JPH08502614A - 情報読み出し装置 - Google Patents

Abstract

(57)【要約】 磁気記録キャリアから情報信号を読み出す装置は、開示されている。この装置は、第１定電位点（１３）に接続された第１端子（３）および第２端子（４）を有する磁気抵抗（ＭＲ）素子（Ｒ_m1）を有する読み出しヘッドと、前記ＭＲ素子にバイアス電流を供給する出力端子（５）を有するバイアス電流発生器（２）と、前記バイアス電流発生器（２）の出力端子（５）に結合された第１端子（６）を有し、かつ前記磁気抵抗ヘッド（Ｒ_m1）の第２端子（４）に結合された第２端子（７）を有する増幅回路（１）とを有し、前記バイアス電流発生器と前記増幅回路と前記磁気抵抗素子とが直列回路を形成する。出力端子（８）において、前記情報信号が利用できる。前記増幅回路（１）は、前記出力端子（８）と前記第２端子（７）との間に結合されたＭＯＳトランジスタ（Ｔ₁）を具える。低いカットオフ周波数を持つ帰還回路（Ｒ₁，Ｃ₁）は、バイアス電圧を前記ＭＯＳトランジスタ（Ｔ₁）に与え、前記バイアス電流発生器（２）のバイアス電流を前記ＭＲ素子を通過して流す。高速な設定が、前記抵抗（Ｒ₁）の短絡化（Ｓ₁）と、バッファ増幅器（３１０）によって供給されるキャパシタ（Ｃ₁）に関する大きい充電電流とによって可能になる。前記バッファ増幅器（３１０）と前記抵抗（Ｒ₁）と前記スイッチ（Ｓ₁）とによって、好ましくないオフセットを発生させることなく、高速に設定を行うことができる。

Description

【発明の詳細な説明】 情報読み出し装置 技術分野 本発明は、磁気記録キャリアから情報信号を読み出す装置に関するものであっ て、 第１定電位点に接続された第１端子および第２端子を有する磁気抵抗素子を有す る読み出しヘッドと、 バイアス電流を供給するバイアス電流手段と、 増幅回路とを具え、 前記増幅回路が、前記情報信号を供給する出力端子、前記バイアス手段および前 記出力端子に結合された第１端子、および前記磁気抵抗ヘッドの第２端子に結合 された第２端子を具え、前記バイアス電流手段と前記増幅回路と前記磁気抵抗素 子とによる直列回路を、第２定電位点と前記第１定電位点との間に形成し、前記 増幅回路が、第１トランジスタと、前記増幅回路の出力端子に結合された入力端 子を有しかつ出力端子を有する帰還回路と、負荷インピーダンスと、キャパシタ 素子とを具え、前記第１トランジスタの第１主電流端子を、前記増幅回路の第２ 端子に結合し、前記第１トランジスタの第２主電流端子を、前記増幅回路の第１ 端子に結合し、前記第１トランジスタの制御端子を、前記帰還回路の出力端子に 結合し、前記制御端子をさらに、前記第１定電位点に少なくとも前記キャパシタ 素子を介して結合し、前記負荷インピーダンスを、前記増幅回路の出力端子に結 合した、情報読み出し装置に関するものである。 背景技術 このような装置は、米国特許明細書第５２７０８８２号により既知である。こ の既知の装置において、磁気抵抗（ＭＲ）素子の電流バイアスと電流検出とを組 み合わせることによって低ノイズの増幅を得ている。アーム上に搭載された、Ｍ Ｒ素子を持つ読み出しヘッドと薄膜誘導書き込みヘッドとが、ディスクドライブ のような大容量記憶装置において使用される。ディスクドライブには、両側が書 き込みおよび読み出しに使用される多数の円盤が設けられる。最新のシステムに おいては、サーボパターンが、ディスク上のデータ間の半径方向のパターン内に 埋設される。データの書き込みは、データの読み出しに相互に切り換えられ、ト ラック上に維持される。読み出しから書き込みへの切り換え時間、並びに書き込 みから読み出しへの切り換え時間は、できるだけ短くすべきである。装置内のキ ャパシタ素子およびフィードバック回路はバンド幅を狭くし、したがって切り換 え応答時間は、本質的に長くなる。短い切り換え時間を実現する方法は、読み出 し増幅器に書き込みの間電力を供給したままにしておくことである。しかしなが らこの方法は、余分な電力を要する。さらに、書き込みドライバから読み出し増 幅器へのクロストークが、読み出し増幅器のＤＣ設定に影響を及ぼす恐れがある 。クロストークによって引き起こされるＤＣオフセットは、読み出し増幅器によ って増幅され、その結果出力段が過負荷になる恐れがある。同様な問題が、円盤 上の情報が「円周状」に配置される場合に生じる。読み出しの間システムは、円 盤から円盤にアームスタックの再位置決めによって発生する機械的な遅延無しに 切り換わる。電気的な遅延を避けるために、ヘッドの切り換えを速くする必要が ある。各読み出しヘッドに関して読み出し増幅器へ電力を供給することは、特に バッテリ駆動される小型装置において、好ましいことではない。他の選択は、１ 個の読み出し増幅器のみを使用して、読み出し増幅器に回路接続された個々の読 み出しヘッドを切り換えることである。 この技術を既知の装置に用いると、異なるＭＲ素子間の切り換えの速度が非常 に制限される恐れがある。ＭＲ素子は、抵抗値とバイアス電流の設定において、 広くばらつきがある。各々のヘッドの切り換えの後、増幅器回路内のキャパシタ 素子を、新たに必要な電圧に充電または放電しなければならない。しかしながら 、帰還回路の十分に低いカットオフ周波数を得るために、帰還回路のＤＣ抵抗を 高くする必要がある。代表的なカットオフ周波数は、１０ＫＨｚである。既知の 装置において、帰還回路は、低い相互コンダクタンスＧｍを有する相互コンダク タンス段である。このような相互コンダクタンス段の最大出力電流は、キャパシ タ素子の充電並びに放電速度を厳しく制限し、数百マイクロ秒の持続時間を有す る過渡電流を生じる。この持続時間は、高速な大容量格納装置に対しては長すぎ る。既知の装置において、相互コンダクタンス段の相互コンダクタンスＧｍは、 そのバイアス電流の増加によって一時的に増加する。しかしながらこの増加は、 相互コンダクタンス段のオフセットが増加するため、許容できないエラーの原因 となる。 発明の開示 本発明の目的は、前記既知の情報読み出し装置において使用する高速設定帰還 回路を提供することである。本発明の特徴によれば、前記既知の装置は、前記帰 還手段が、 前記帰還回路の入力端子に結合された入力端子を有しかつ出力端子を有する電 圧バッファ手段と、 前記電圧バッファ手段の出力端子と前記帰還回路の出力端子との間に接続され た第１直列抵抗と、 前記第１直列抵抗に並列に接続され、制御信号に応じて動作可能なスイッチと を具えることを特徴とする。 直列抵抗が直列抵抗に並列に接続されているスイッチによって短絡されている 場合、電圧バッファ手段は、キャパシタ素子を充電または放電するのに必要な大 電流を供給する。バイアス電流の制限を受けない受動素子のみが短絡され、この 短絡によってオフセットは生じない。このようにして、読み出し増幅器の設定に おいて、望まれる精度を失うことなしに、大変高速な設定をすることが可能とな る。 第１の高速設定装置は、前記電圧バッファ手段が、第１電流源および第２電流 源と、ダイオード接続された第２トランジスタおよび第３トランジスタとを具え 、前記第２トランジスタの第１主電流端子と前記第３トランジスタの第１主電流 端子とを相互接続し、かつ前記第１定電位点に前記第１電流源を介して結合し、 前記第２トランジスタの第２主電流端子を、前記第２定電位点に前記第２電流源 を介して結合し、かつ前記電圧バッファ手段の出力端子として形成し、前記第３ トランジスタの第２主電流端子を、前記第２定電位点に結合し、前記第３トラン ジスタの制御端子を、前記電圧バッファ手段の入力端子として形成し、かつ前記 帰還回路の入力端子に結合したことを特徴とする。 電圧バッファ手段は、増幅器の第１および第２端子間の電圧降下を発生し、こ の電圧降下を出来るだけ小さくし、かつ正確に知ることができる。結果として、 バイアス電流発生器の両端間の電圧降下を、利用できる電源電圧の範囲内で出来 るだけ大きくすることができる。これは、低ノイズを有するバイアス電流源を設 計する可能性を与える。 第１電流源によって吸い込むことができる電流は、キャパシタ素子の放電時間 を制限する。設定速度を改善するために、前記装置はさらに、前記電圧バッファ 手段が前記第３トランジスタの第２主電流端子と前記第２定電位点との間に接続 された第３電流源をさらに具え、前記第１電流源がダイオード装置とバイアス抵 抗と第４トランジスタとを具え、前記第４トランジスタが、前記第１の点に接続 された第１主電流端子と、前記第２および第３トランジスタの第１主電流端子に 接続された第２主電流端子と、前記第３トランジスタの第２主電流端子に前記ダ イオード装置を介して結合され、かつ前記第１の点に前記バイアス抵抗を介して 結合された制御端子とを有することを特徴としてもよい。 第４トランジスタは、第３電流源を流れる電流より２桁大きい値までの電流を 吸い込むことができる。 前記電圧バッファ手段が、第５トランジスタおよびダイオード素子を具え、前 記第５トランジスタの制御端子および第２主電流端子を、相互接続し、かつ前記 第３電流源に前記ダイオード素子を介して結合し、前記第５トランジスタの第１ 主電流端子を、前記第２トランジスタの第１主電流端子に接続し、さらに前記電 圧バッファ手段が、第６トランジスタを具え、前記第６トランジスタが、前記第 ２トランジスタの第２主電流端子結合された第１主電流端子と、前記第２の点に 結合された第２主電流端子と、前記第４トランジスタの第２主電流端子に前記ダ イオード素子を介して結合された制御端子とを有することを特徴とする装置にお いて、前記キャパシタの充電時間を短縮することができる。 この追加の構成要素は、設定している間キャパシタ素子を第６トランジスタを 介して迅速に充電する、Ａ／Ｂ級で低抵抗で大電流の出力バッファ回路を提供す る。 他の好適な高速設定装置は、前記第１端子を、前記増幅回路の出力端子に第２ トランジスタを介して結合し、前記第２トランジスタが、前記第１端子に接続さ れた第１主電流端子と前記増幅回路の出力端子に結合された第２主電流端子を有 することを特徴とし、さらに前記電圧バッファ手段が、 入力端子および出力端子を有する電流ミラーと、 前記第２トランジスタの導電率と反対の導電率を有し、かつ前記電流ミラーの 出力端子に結合された第１主電流端子と、基準電圧を受けるように接続された制 御端子とを有する第３トランジスタと、 前記第３トランジスタの第１主電流端子と前記増幅回路の出力端子との間に接 続された第２直列抵抗と、 前記第１トランジスタの第１主電流端子に接続された第１主電流端子と前記第 ３トランジスタの第２主電流端子に結合された第２主電流端子とを有する、前記 第１トランジスタと同一の形式のダイオード接続された第４トランジスタと、 制御端子と前記第１トランジスタの対応する端子に接続された第１主電流端子 とを有し、かつ前記電流ミラーの入力端子に結合された第２主電流端子を有する 、前記第１トランジスタと同一の形式の第５トランジスタと、 前記第４トランジスタの制御端子に接続された入力端子と前記第１直列抵抗に 接続された出力端子とを有する、バッファ増幅器とを具えることを特徴とする。 低ノイズを得るために、前記第１トランジスタを大きくしなければならない。 この大きなトランジスタに前記第２トランジスタをカスコード化することによっ て、以下の利点が得られる。前記大きな第１トランジスタと前記バイアス電流発 生器とは、これらの各々の電流を極めて低抵抗の前記第２トランジスタの第１主 電流端子に流し込むので、低い出力インピーダンスを持つことができる。前記大 きな第１トランジスタの第２主電流端子と制御端子との間のキャパシタンスは、 ミラー効果を受けない。磁気抵抗素子に関する合計のバイアス電流は、並列に配 置された第２トランジスタによって供給されるので、前記バイアス電流発生器は 、より小さいバイアス電流を供給し、それに対応するより低いノイズを発生する 。バイアス電流発生器は、電流を低い電圧のノードに流すので、最大電圧範囲を バイアス電流源に使用ずることができ、低ノイズに関して最適であるバイアス電 流発生器が可能になる。 設定した後、第２直列抵抗を流れる電流はゼロであり、第２トランジスタを流 れる電流を、第３トランジスタの制御端子に印加される電圧によって調節するこ とができる。 残った不正確さは、第１直列抵抗と短絡している前記スイッチの電荷注入によ るものである。設定が終了した後、前記スイッチは開になり、いくらかの容量性 電荷がキャパシタ素子から抽出される。この電荷は、スイッチングトランジスタ のチャンネル内の電荷の半分にほぼ等しい。この電荷抽出を、キャパシタ素子が 接続されている小さいキャパシタを第２定電位点に切り換えることによって常套 的に補償することができる。しかしながらこれは、電源電圧からキャパシタ素子 へのクロストークを引き起こす。これらの問題を回避するために、本装置は、前 記スイッチが、 第１導電型の第１および第２スイッチングトランジスタを具え、前記第１スイ ッチングトランジスタの第１主電流端子を前記第２スイッチングトランジスタの 第２主電流端子に接続し、前記第１スイッチングトランジスタの第２主電流端子 を前記第２スイッチングトランジスタの第１主電流端子に接続し、さらに前記ス イッチが、第２導電型の第１および第２駆動トランジスタを具え、前記第１およ び第２駆動トランジスタは、電源電圧端子に接続された第１主電流端子を有し、 かつ前記制御信号を受ける制御入力端子に接続された制御端子を有し、前記第１ 駆動トランジスタの第２主電流端子を、前記第１スイッチングトランジスタの制 御端子に接続し、前記第２駆動トランジスタの第２主電流端子を、前記第２スイ ッチングトランジスタの制御端子に接続し、さらに前記スイッチが、前記制御入 力端子に接続された制御端子を有する第１導電型の第３および第４駆動トランジ スタを具え、前記第３駆動トランジスタの第１主電流端子を、前記第１スイッチ ングトランジスタの第２主電流端子に接続し、前記第４駆動トランジスタの第１ 主電流端子を、前記第２スイッチングトランジスタの第２主電流端子に接続し、 前記第３駆動トランジスタの第２主電流端子を、前記第１駆動トランジスタの第 ２主電流端子に接続し、前記第４駆動トランジスタの第２主電流端子を、前記第 ２駆動トランジスタの第２主電流端子に接続したことを特徴とする。 このスイッチ装置は、前記第１および第２スイッチングトランジスタの合計の チャンネル電荷の半分を、前記キャパシタ素子に供給し、キャパシタ素子からの 電荷の抽出を補正する。 すべての実施例を、１個または２個のＭＲ素子と組み合わせた２重構成におい て使用することができる。後者の場合において、２個の素子は、記録キャリアか ら同一のデータトラックを読み出し、ＭＲ素子の非線型性を互いに打ち消し合う 。２個のＭＲ素子の場合において、前記第１の装置の増幅回路のキャパシタ素子 を前記第２の装置の増幅回路の第２端子に結合し、かつ前記第１の装置の増幅回 路のキャパシタ素子を前記第１の装置の増幅回路の第２端子に結合することによ って、第１トランジスタが発生するノイズの割合をさらに減少させることができ る。前記キャパシタ素子を、グランドの代わりに、個々の増幅器の第２端子に交 差結合する。このように交差結合することにより、前記第１トランジスタのノイ ズ抵抗の分流が引き起こされ、前記第１トランジスタのノイズ電圧の寄与が減少 する。 図面の簡単な説明 本発明の上述したならびに他の特徴および利点を、添付した図面の参照ととも に、以下の本発明の典型的な実施例の記述から明らかにする。ここで、 図１は、記録キャリア上のトラックから情報を読み出す既知の装置を示し、 図２Ａ、２Ｂ、２Ｃは、図１の装置において使用する帰還回路の変形例を示し 、 図３Ａ、３Ｂ、４Ａ、４Ｂおよび５は、図１の装置において使用する増幅回路 の変形例を示し、 図６は、本発明による平衡化した装置を示し、 図７は、ＭＲ素子と増幅回路との間の電気的な接続部を覆って設けられたシー ルド手段を有する装置を示し、 図８は、ディスク状記録キャリア上のトラックからの情報の読み出しを示し、 図９Ａおよび９Ｂは、２個またはそれ以上の分離したＭＲ素子による多重読み 出しを実現するために互いに結合することができる回路部分を示し、 図１０は、各々のヘッドが２個のＭＲ素子を有する２個またはそれ以上の分離 したヘッドによる多重読み出しを実現する回路部分を示し、 図１１は、本発明による装置を示し、 図１２は、図１１の装置において使用する電圧フォロワを示し、 図１３は、本発明による装置において使用するトランジスタスイッチを示し、 図１４は、本発明による平衡化した装置の実施例を示す。 図面においてならびに好適な実施例の記述において、同様なまたは大変類似し た項目に対し、同様の参照符号を使用した。 発明を実施するための最良の形態 図１は、米国特許明細書第５２７０８８２号から既知の情報読み出し装置の基 本的な回路構成を示し、この装置は、磁気抵抗（ＭＲ）素子Ｒ_m1を有する読み出 しヘッド（図示せず）と、バイアス電流Ｉ_b1を発生するバイアス電流発生器２と 、増幅回路１とを具える。磁気抵抗素子Ｒ_m1の第１端子３を、接地電位である第 １定電位点１３に接続する。バイアス電流発生器２の出力端子５を、増幅回路１ の第１端子６に結合する。バイアス電流発生器２の第２端子を、定電位点１２（ ＋によって示される正電源電圧）に結合する。増幅回路１の第２端子７を、磁気 抵抗素子Ｒ_m1の第２端子４に結合する。出力端子８、８′は、読み出された情報 信号を供給するのに使用される。 増幅回路１は、トランジスタＴ₁と、帰還回路Ｆ₁と、キャパシタ素子Ｃ₁とを 具える。トランジスタＴ₁は、ＭＯＳＦＥＴまたはｊＦＥＴの形式のものである 。その第１主電流端子であるソース端子を、増幅回路１の第２端子７に結合する 。その第２主電流端子であるドレイン端子を、増幅回路１の第１端子６に結合す る。その制御電極であるゲート端子を、第１定電位点１３にキャパシタ素子Ｃ₁ を介して結合する。さらに、帰還回路Ｆ₁を、トランジスタＴ₁のゲートと増幅回 路１の端子６との間に結合する。トランジスタＴ₁のドレイン端子を、基準点１ ０に負荷インピーダンスＲ₁を介してさらに結合する。基準点１０において電圧 Ｖ_refが得られ、これは一定の電位である必要はなく、後に説明するように変化 させることができる。出力端子８、８′において、負荷インピーダンスＲ₁によ って生じる電圧が存在する。バイアス電流発生器２と、増幅回路１と、さらに特 に増幅回路１内のトランジスタＴ₁と、ＭＲ素子Ｒ_m1とは、端子３と１２との間 に直列回路を形成する。 この図から分かるように、ＭＲ素子Ｒ_m1を、グランドにその端子３を介して接 続する。さらに、ディスク状記録キャリア（図示せず）から情報信号を読みだす 装置において使用する場合、ディスクも好適にはグランドに電気的に接続する。 ディスクを接地すれば、ヘッドとディスクとの間の電位差が発生するのを防止す ることができる。このように構成すれば、そうしなかった場合にヘッドとディス クとの間で発生する恐れがあり、ヘッドを損傷する恐れがある電気的放電を回避 することができる。 ＭＲ素子Ｒ_m1と、増幅器１と、バイアス電流発生器２とは、２個の（電源）端 子３と１２との間に直列回路を形成する。したがって、バイアス電流発生器２に よって供給される電流は、ＭＲ素子をバイアスするようにＭＲ素子Ｒ_m1に流れ、 加えて増幅回路１に流れる。この増幅回路を流れるバイアス電流は、ある程度の ノイズを生じ、このノイズは、増幅回路を流れる電流が大きい場合は小さい。増 幅回路をＭＲ素子およびバイアス電流発生器に並列にした場合、ＭＲ素子をバイ アスし、増幅回路の入力段に増幅回路において小さいノイズを得るために必要な 電流を供給するために、より大きい電流が必要になる。したがって図１の装置は 、発生ずるノイズがより小さく、かつ必要とするバイアス電流がより小さい。こ れは、バッテリ方式の電源電圧の場合において重要な利点である。 増幅回路が、トランジスタを、ロングテイルペアの場合における２個の代わり に、図１に示す実施例におけるように１個のみ有する場合、増幅回路で発生する ノイズの割合は一層小さい。 ＭＲ素子Ｒ_m1によって検出される磁界の変化に伴って、ＭＲ素子の抵抗値も変 化する。トランジスタＴ₁のゲートを、ＡＣ信号に関してキャパシタＣ１によっ てグランドに結合する。これは、ＡＣ信号に関して、ＭＲ素子Ｒ_m1の端子４が実 質的にグランドに位置することを意味する。この結果として、ＭＲ素子の抵抗値 の変化により、前記直列回路を流れる電流における変化のみが発生する。これら の電流の変化は、負荷インピーダンスＲ₁₁を経て端子１０に生じ、負荷インピー ダンスＲ₁₁の両端間の電圧変化が発生する。この電圧変化は、端子８、８′にお いて、増幅回路の出力信号として検出される。 帰還回路Ｆ₁は、低いカットオフ周波数を実現する。キャパシタＣ₁が積分動 作を行うのを可能にするために、Ｆ₁の抵抗値を大きくすべきである。このよう にすると、トランジスタＴ₁は、ＤＣ信号に対してダイオードのような働きをす るので、バイアス電流Ｉ_b1をＭＲ素子Ｒ_m1に流すことができる。帰還回路Ｆ₁を 、インピーダンス回路網とする。その最も簡単な形態において、この帰還回路を １個の抵抗とすることができる。 端子３および１２に印加される低い電源電圧において使用するのに好適な装置 を形成するために、端子４と６との間の電圧降下を出来るかぎり小さくし、バイ アス電流源（２）に最大電圧範囲が得られるようにする必要があり、このように 構成することにより、バイアス電流発生器をノイズレベルに関して最適にするこ とができる。 図２Ａは、帰還回路Ｆ₁をより高抵抗にし、トランジスタＴ₁の両端間の電圧降 下を出来るかぎり小さくした帰還回路Ｆ₁のさらに詳細な変形例を示す。帰還回 路Ｆ₁は、ＭＯＳトランジスタであるトランジスタＴ₃と、バイポーラトランジス タＴ₄と、抵抗Ｒ₁とを具える。トランジスタＴ₁およびＴ₃は、共に同一の形式の ものであり、ＭＯＳＦＥＴまたはｊＦＥＴとする。トランジスタＴ₁のゲート端 子を、帰還回路の端子ｔ₁に結合する。端子ｔ₁を、第３トランジスタＴ₃のゲー ト端子に抵抗Ｒ₁を介して結合する。第３トランジスタＴ₃のソース端子を、第４ トランジスタＴ₄の第１主電流端子であるエミッタ端子に結合する。第４トラン ジスタＴ₄の制御端子であるベース端子を、帰還回路の端子ｔ₂に結合し、この端 子ｔ₂を、増幅回路の端子６に結合する。トランジスタＴ₃のゲートおよびドレイ ン端子を、ダイオードを形成するように相互接続する。さらに、この相互接続さ れたゲートおよびドレイン端子を、定電位点１２に電流源２１を介して結合する 。トランジスタＴ₄のエミッタを、第１定電位点１３に電流源２４を介して結合 する。さらに、トランジスタＴ₄の第２主電流端子であるコレクタを、第２定電 位点１２に結合する。電流源は、トランジスタＴ₃およびＴ₄に電流を供給する。 これらのトランジスタＴ₃およびＴ₄と、電流源２１および２４とから構成される 回路部分は、電圧バッファとして動作する。 図２Ａの帰還回路によって、端子ｔ₁とｔ₂との間に−Ｖ_th＋Ｖ_dの電圧シフト が得られ、ここでＶ_thはトランジスタＴ₁およびＴ₃のようなＭＯＳトランジ スタのしきい電圧であり、Ｖ_dはバイポーラダイオードの両端間の電圧である。 結果として、図１の増幅回路の端子６と７との間の電圧差は、おおよそＶ_dまた はほぼ０．７Ｖである。 さらに特に、端子６と７との間の電圧差は、Ｖ_d＋Ｖ_ch1−Ｖ_ch2であり、ここ でＶ_ch1およびＶ_ch2は、各々トランジスタＴ₁およびＴ₃のチャンネル電圧であり 、これらのトランジスタを流れるドレイン電流に依存する（Ｖ_ch＝Ｖ_gs−Ｖ_thで あり、ここでＶ_gsはゲート−ソース電圧であり、Ｖ_thはトランジスタのしきい電 圧である）。 さらに、帰還回路によって端子ｔ₁とｔ₂との間に形成されるインピーダンスは 高い値なので、増幅回路の周波数特性の低いバンドエッジのカットオフ周波数に 関して所望の低い値が得られる。図２Ａの回路は、正（１２）および負（１３） 電源端子の双方に結合された電流源を有する。 図２Ｂは、正電源端子のみに接続された電流源を有する図２Ａの帰還回路のさ らに詳細な変形例を示す。図２Ｂの回路は、１個またはそれ以上のダイオードか ら成るダイオード装置２５と、バイポーラトランジスタＴ₂₄と、電流源２２と、 抵抗Ｒ₂₄とをさらに具える。電流源２２を、定電位点１２とトランジスタＴ₄の コレクタとの間に結合し、さらにダイオード装置２５を介してトランジスタＴ₂₄ のベース端子に結合する。前記トランジスタＴ₂₄のベース端子を、定電位点１３ にも抵抗Ｒ₂₄を介して結合する。トランジスタＴ₂₄のエミッタを定電位点１３に 結合し、そのコレクタをトランジスタＴ₄およびＴ₃各々の相互接続されたエミッ タおよびソースに接続する。 素子２２、２５、Ｒ₂₄およびＴ₂₄によって形成される回路部分は、図２Ａにお ける電流源２４に有効に置き換えることができる。 図２Ａおよび２Ｂの回路はさらに、抵抗Ｒ₁に並列に接続されたスイッチＳ₁を 示す。図１の増幅回路の動作時か、ＭＲ素子を流れる電流値を変化させる場合、 増幅回路が新たな状況を設定することができるように、キャパシタＣ₁を初めに 充電（放電）しなければならない。高速に設定するために、抵抗Ｒ₁を制御信号 入力端子１００に供給されるスイッチング信号によって制御されるスイッチＳ₁ によって短絡し、キャパシタＣ₁を充電する電流を電流源２１によって供給で きるように、または放電が電流源２４によって起こるようにする。したがってキ ャパシタＣ₁の充電時間は、電流源２１によって供給することができる最大電流 によって制限され、放電時間は、電流源２４によって受けることができる最大電 流によって制限される。図２Ａの電流源２４を図２Ｂの素子２２、２５、Ｒ₂₄お よびＴ₂₄に置き換えると、トランジスタＴ₂₄が電流源２２を流れる電流より２桁 大きい値までの電流を吸い込むことができるので、放電時間が短縮されることは すでに示した。 図２Ｃは、キャパシタＣ₁の充電時間を短縮することができる帰還回路を示す 。図２Ｃの回路は、ＭＯＳトランジスタＴ₅と、バイポーラトランジスタＴ₆と、 バイポーラダイオード素子４０とをさらに具える。トランジスタＴ₅のゲートお よびドレイン端子を相互接続し、かつ双方を、電流源２１とトランジスタＴ₆の ベース端子とに、ダイオード素子４０を介して結合する。トランジスタＴ₃およ びＴ₅のソース端子を、相互接続する。トランジスタＴ₆のコレクタ端子を、定電 位点１２に結合する。トランジスタＴ₆のエミッタ端子を、トランジスタＴ₃の相 互接続されたゲートおよびドレイン端子に接続する。トランジスタＴ₃、Ｔ₆およ びＴ₅と、ダイオード素子４０とを具える回路は、Ａ／Ｂ級回路を形成し、装置 の初期化の間に、トランジスタＴ₆によって供給される電流によって、キャパシ タ素子Ｃ₁をより高速に充電する。 図３Ａは、図１の増幅回路のさらに詳細な変形例を示す。図３Ａの回路は、バ イボーラトランジスタＴ₈を具え、このトランジスタは、トランジスタＴ₁のソー ス端子に結合されたベース端子と、定電位点１３に結合されたコレクタと、基準 点１０に結合されたエミッタとを有する。さらに電流源３６を、基準点１０と第 ２定電位点１２との間に結合する。この回路は、基準点１０において生じるＤＣ 電圧が、増幅回路の端子７において生じるＤＣ電圧に従うという利点を持つ。こ れは、ＭＲ素子Ｒ_m1の両端間で生じる電圧変化が、負荷抵抗Ｒ₁₁の両端間に現れ ないことを意味する。 端子７と１０との間の電圧差は、Ｖ_dと等しい。Ｆ₁が、図２Ａ、２Ｂまたは２ Ｃの回路の一つだとすると、端子６と７との間の電圧差は、上述したようにＶ_d ＋Ｖ_ch1−Ｖ_ch2と等しくなるので、負荷抵抗Ｒ₁₁の両端間のＤＣオフセット は小さくなる（Ｖ_ch1−Ｖ_ch2）。トランジスタＴ₁を流れる電流変化によって生 じるトランジスタＴ₁における電圧変化のみが、負荷抵抗Ｒ₁₁の両端間に依然と して現れる。 図３Ａの増幅回路をさらに改良したものを、図３Ｂにおいて開示する。増幅回 路１は、ＭＯＳトランジスタＴ₁₀とバイポーラトランジスタＴ₁₁とをさらに有す る。トランジスタＴ₁₀のゲートを、トランジスタＴ₁のゲートに接続し、ドレイ ンを定電位点１２に電流源５４を介して結合し、加えてトランジスタＴ₁₁のベー スに１個またはそれ以上の直列に接続されたダイオードから構成されるダイオー ド装置４４を介して結合する。トランジスタＴ₁₀のソースを、トランジスタＴ₁₁ のコレクタに結合し、加えてトランジスタＴ₈のベースに結合する。トランジス タＴ₁₁のエミッタを、定電位点１３に結合する。 トランジスタＴ₁のゲートと端子１０との間の電圧差は、Ｖ_gs−Ｖ_dと等しく、 ここでＶ_gsはトランジスタＴ₁₀のゲート−ソース電圧である。Ｆ₁が再び、図２ Ａ、２Ｂまたは２Ｃの回路の一つだとすると、トランジスタＴ₁のゲートと端子 ６との間の電圧差は、Ｖ_gs′−Ｖ_dと等しく、ここでＶ_gs′はトランジスタＴ₃の ゲート−ソース電圧である。負荷抵抗Ｒ₁₁の両端間の電圧は、この時Ｖ_gs′−Ｖ_gs と等しい。トランジスタＴ₁₀を流れる電流を、トランジスタＴ₃を流れる電流 と等しくし、さらにトランジスタＴ₁₀とＴ₃とが等しい容量を持っているとする と、前記電圧は、ＭＲバイアス電流の値とは独立に実質的にゼロになる。 電流源５４と、ダイオード装置４４と、トランジスタＴ₁₁との組合せの代わり に、電流源を、トランジスタＴ₁₁のエミッタと接地電位との間に結合してもよい ことは明らかである。 図４Ａは、図３Ａの増幅回路をさらに改良したものを示す。増幅回路は、トラ ンジスタＴ₁のドレイン端子と端子６との間に結合されたバイポーラトランジス タＴ₇を具える。そのベース端子を、定電圧点１２に電流源３６を介して結合し 、かつ点１０に抵抗Ｒ₅を介して結合する。 トランジスタＴ₇によって、トランジスタＴ₁をカスコード化し、端子６におい てより高いインピーダンス値を獲得し、トランジスタＴ₁のドレイン−ゲートキ ャパシタンスのミラー効果を防止する。 図４Ｂは、図４Ａの増幅回路の代わりの実施例を示す。この回路は、トランジ スタＴ₉と、抵抗Ｒ₂、Ｒ₃およびＲ₄と、電流源３１をさらに具える。トランジス タＴ₇のベース端子を、トランジスタＴ₉のエミッタ端子に接続し、トランジスタ Ｔ₉のベース端子を、トランジスタＴ₁のソース端子に抵抗Ｒ₂を介して結合する 。トランジスタＴ₉のコレクタを、定電位点１３に結合する。トランジスタＴ₉の エミッタを、定電位点１２に電流源３１を介してさらに結合する。トランジスタ Ｔ₉のベースを、トランジスタＴ₈のエミッタに抵抗Ｒ₃を介して結合し、かつ基 準点１０に抵抗Ｒ₃およびＲ₄を介して結合する。 さらに、トランジスタＴ₇およびトランジスタＴ₉の構成は、トランジスタＴ₇ のエミッタとトランジスタＴ₁のドレインとの相互接続ノード３２における電圧 を発生させ、この電圧は、端子７と６とに生ずる電圧のおおよそ中間値である。 このことは、上述したように、端子６と７との間の電圧差がＶ_dであるため、Ｖ_d ／２の電圧差が、ノード３２と端子７との間と、ノード３２と端子６との間とに 存在することを意味する。 図４Ａおよび図４Ｂは、カスコードトランジスタＴ₇を追加し、異なったバイ アス構成を使用することによって、図３Ａから派生したことに注意されたい。同 様のカスコード原理を、図３Ｂの回路に追加することができる。 図５は、増幅回路の他の実施例を示す。図５の増幅回路は、図３Ｂの回路をさ らに改良したものである。この場合においても、カスコード化を用いることがで きる。 図５の増幅回路は、インピーダンス回路網７１をさらに具える点が、図３Ｂの 増幅回路と異なっている。さらに、ダイオード４６とキャパシタＣ₃が、存在す る。トランジスタＴ₈のエミッタを、増幅回路の第１端子６にインピーダンス回 路網７１を介して結合し、さらに電流源３６の出力端子に結合する。トランジス タＴ₈のコレクタ端子を、負荷インピーダンスＲ₁₁′の端子に結合する。この図 から、ここでは図３Ｂにおける基準点１０は、グランドである第１定電位点１３ と同一の電位を持つ基準点１０′になることは明らかである。 トランジスタＴ₁₁のベース端子を、ダイオード４６を介して定電位点１３に結 合する。トランジスタＴ₈のベース端子を、第１定電位点１３にキャパシタ素子 Ｃ₃を介して結合する。 ＭＲ素子Ｒ_m1によって発生した信号電流Ｉ_sは、ＭＲ素子から端子７に流れ、 トランジスタＴ₁とインピーダンス回路網７１とトランジスタＴ₈とを経て負荷イ ンビーダンスＲ₁₁に流れ、その端子４８および４８′は、ここでは装置の出力端 子を形成する。キャパシタ素子Ｃ₃は、出力端子４８，４８′において出力信号 中に存在ずるノイズ成分を除去する。 図３Ａ、３Ｂ、４Ａおよび４Ｂの実施例は、増幅回路の出力端子８および８′ が、負荷インピーダンスＲ₁₁の端子に接続されており、ただ１個のＭＲ素子Ｒ_m1 が設けられている装置において使用するのに、特に好適であることに注意された い。図５の実施例は、増幅回路の出力端子が端子４８および４８′によって形成 されており、２個のＭＲ素子Ｒ_m1、Ｒ_m2を有する装置において特に有効である。 同様に、図３Ａ、３Ｂ、４Ａおよび４Ｂの回路には、トランジスタＴ₈コレク タと定電位点１３との間に接続された負荷インピーダンスＲ₁₁′を設けることが でき、これは２個のＭＲ素子を有する装置に好適であることに、さらに注意され たい。 ２個のＭＲ素子Ｒ_m1およびＲ_m2を設けたこのような装置において、図６の装置 を見ても、各々のＭＲ素子を、上述したような形式の増幅回路に結合する。この ような装置の出力端子は、ここでは２個の増幅回路の各々の端子４８によって形 成される。 図６は、平衡回路の形式で、２個のＭＲ素子を具える装置の実施例を示す。本 装置は、第１および第２磁気抵抗素子Ｒ_m1およびＲ_m2を各々有する読み出しヘッ ドを具える。ヘッドのＭＲ素子Ｒ_m1およびＲ_m2の双方は、同一のトラック（図示 せず）を走査し、トラックから同一の信号を読み出すようにする。図６に示す回 路の左半分は、図１に示す回路図と大部分等しい。ＭＲ素子Ｒ_m2の第１端子６３ を、第１定電位（グランド）点１３に接続する。さらに、第２バイアス電流発生 器６２を利用でき、この発生器は、第２バイアス電流（Ｉ_b2）を供給する出力端 子を有する。バイアス電流発生器６２の他方の端子を、端子１２に結合し、この 端子において正電源電圧を利用できる。増幅回路６１は、第２バイアス電流発生 器６２の出力端子に結合された第１端子６６と、第２磁気抵抗ヘッドＲ_m2の第２ 端子６４に結合された第２端子６７とを有する。第２バイアス電流発生器６２と 、第２増幅回路６１と、第２磁気抵抗素子Ｒ_m2とは、端子１２と１３との間に直 列回路を形成する。 第２増幅回路６１は、ＭＯＳトランジスタの形式のトランジスタＴ₂と、負荷 インピーダンスＲ₁₂と、帰還回路Ｆ₂と、キャパシタ素子Ｃ₂とを具える。トラン ジスタＴ₂のソース端子を、増幅回路６１の第２端子６７に結合する。トランジ スタＴ₂のドレイン端子を、増幅回路６１の第１端子６６に結合する。トランジ スタＴ₂のゲート端子を、増幅回路６１の第１端子６６に帰還回路Ｆ₂を介して結 合する。さらに、トランジスタＴ₂のゲート端子を、トランジスタＴ₁のソース端 子に第２キャパシタ素子Ｃ₂を介して結合する。さらに、トランジスタＴ₁のゲー ト端子を、トランジスタＴ₂のソース端子にキャパシタ素子Ｃ₁を介して結合する 。しかしながら、双方のキャパシタ素子を、定電位（グランド）点１３に結合す ることもできる。しかしながら、図６に示すようなキャパシタ素子の相互結合さ れた関係が、ノイズを減少させるのに好適である。負荷インピーダンスＲ₁₂を、 増幅回路６１の端子６６と基準点１０″との間に結合し、この基準点においては 基準電圧Ｖ_ref2が利用できる。ＭＲ素子Ｒ_m1およびＲ_m2の両端間のＤＣ電圧を、 ＭＲ素子の抵抗値の異なった組合せおよび／または等しくないＭＲバイアス電流 Ｉ_b1およびＩ_b2によって異ならせることができるため、基準電圧Ｖ_{re f2} を、基準電圧Ｖ_ref1と異ならせてもよい。 図２Ａ、２Ｂまたは２Ｃの帰還回路と同様な構成を、図６の帰還回路Ｆ₂に使 用することができる。さらに、図３Ａ、図３Ｂ、図４Ａ、図４Ｂおよび５に示す ような増幅回路を、図６の増幅回路６１に使用できることは明らかである。 ２個のＭＲ素子が、同一のトラックから信号を読み出すことは、上述した。２ つの出力信号Ｖ_1outとＶ_2out、とを加算した場合、双方の信号の和である出力信 号が現れ、双方の増幅回路１および６１における系統的なＤＣオフセットが打ち 消される。この系統的なＤＣオフセットは、例えば上述したノード６と１０（図 ３Ａ）との間の項Ｖ_ch1−Ｖ_ch2であるか、図５におけるＲ₁₁のような接地された 負荷抵抗の両端間のＤＣ電圧である。 図７は、ＭＲ素子を１個のみ有する装置のさらに改良したものを示す。図７は 、ＭＲ素子Ｒ_m1の端子４と増幅回路１の端子７とを接続する電気的な接続部７６ を覆う電磁シールド７５の対策を示す。シールド７５を、グランドに電気的な接 続部７７を介して接続する。このシールドは、電磁漂遊磁界がヘッドによって読 み出される信号を擾乱するのを防止する。シールドを、一種の同軸ケーブルによ って実現することができる。しかしながら、より簡単な構造をシールド手段に使 用することもでき、例えば接地導線を信号搬送導線の回りに巻き付ける。 図８は、２個のＭＲ素子を有する読み出しヘッドによる、ディスク状記録キャ リア上のトラックからの情報の読み出しの上面図を示す。双方のＭＲ素子Ｒ_m1お よびＲ_m2を、絶縁層９０を介して相互に結合し、これら双方の素子は、同一のト ラック８１の全幅を読む。 開示した装置は、３．３Ｖ±１０％や５．０Ｖ±１０％のような低い電源電圧 のハードディスク装置用に好適である。バイアス電流は、実質的にはＭＲ素子に のみ必要なので、バイアス電流を小さく保つことができる。低ノイズの信号読み 出し装置を得ることができる。記録キャリアを、好適にはグランドに電気的な接 続部を介して接続する。 図９Ａおよび９Ｂは、記録キャリア上のトラックから２個またはそれ以上のＭ Ｒ素子による情報の多重読み出しを実現するために、互いに結合することができ るユニットを示す。図９Ａは、すべてのＭＲ素子に共通する回路部分を示し、図 ９Ｂは、各々のＭＲ素子に関する回路部分を示す。ＭＲ素子Ｒ_m1に関する回路１ 個のみを示す。他のＭＲ素子に関しては、図９Ｂの回路部分を複製すべきである 。図９Ａの共通回路部分は、垂直の破線の左側において参照番号１００によって 示される回路部分を示し、この回路部分は、図２Ｃの帰還回路と多くの共通点が ある。図９Ｂにおいて示される回路部分に含まれる抵抗Ｒ₁およびスイッチＳ₁は 、欠けている。破線の右側において、回路部分１０１は、図４および５の増幅回 路と多くの共通部分がある。 ２個またはそれ以上の図９Ｂの回路を、図９Ａの共通回路に、図９Ａの共通回 路の端子ｋ₁′を、２個またはそれ以上の図９Ｂの回路部分の端子ｋ₁に相互接続 することによって結合する。同様にして、端子ｋ₂およびｋ₂′と、ｋ₃およびｋ₃ ′と、ｋ₄およびｋ₄とを、相互接続する。多重送信を、各々の図９Ｂの 回路内のスイッチＳ₂によって実現する。図９Ａの共通回路に結合されたある図 ９Ｂの回路のあるスイッチＳ₂は開であり、他の図９Ｂの回路は閉である。この ような状況において、１個を除いてすべてのＭＲ素子Ｒ_m1はオフに切り換えられ 、ＭＲ素子によって読み出された信号が、図９Ａの回路部分に供給され、図９Ａ の回路部分によって増幅される。 図１０は、図６において示されるような形式の、２個のＭＲ素子Ｒ_m1およびＲ_m2 を具えるヘッドの平衡化した変形例の回路部分を示す。図１０は、２個のＭＲ 素子を含む回路部分を示し、２個のＭＲ素子を具える各々のヘッドに関して分離 している。この回路部分は、大部分鏡面対称であり、図１０における垂直の破線 から左の左側部分は、図９Ｂの回路部分と同一である。トランジスタＴ₁および Ｔ₂と、キャパシタＣ₁およびＣ₂とは、図６におけるこれらの素子の対応する回 路部分と同一である。 図９Ａの回路部分を二重にして、各々のヘッドに関する共通回路部分を得る。 したがって、図９Ａの回路部分を、図９Ａおよび９Ｂの回路間の相互接続に関し て上述したように、図１０の左側部分に結合する。図１０の右側回路部分を図１ ０Ａの回路部分と同一の回路部分に結合する。図１０のヘッドを回路に切り換え ることは、スイッチＳ₂およびＳ₃の双方が、図示したように開の位置にあること を意味する。したがって、共通回路に結合された他方の側の対応するスイッチＳ₂ およびＳ₃は、閉の位置にある。ヘッドのオフへの切り換えを、双方のスイッチ Ｓ₂およびＳ₃を閉にすることによって実現する。 図１１は、図１の増幅回路の代わりのさらに改良した変形例である。増幅回路 １の第１端子６を、バイアス電流源２の出力端子５に直接接続する。しかしなが ら、図１と対比して、負荷インピーダンスＲ₁₁と帰還回路Ｆ₁とを相互接続する 端子８を、トランジスタＴ₁のドレインに、ＮＰＮトランジスタＴ₃₁のコレクタ −エミッタ経路を介して接続する。トランジスタＴ₃₁のエミッタを、トランジス タＴ₁のドレインに接続し、ベースを、基準電圧Ｖ_ref4を供給する基準点３０８ に接続し、コレクタを、負荷インピーダンスＲ₁₁に結合する。トランジスタＴ₁ およびＴ₃₁は、カスコード化した出力段を形成する。トランジスタＴ₃₁のコレク タを、負荷インピーダンスＲ₁₁、追加の他のＮＰＮカスコードトランジスタ（ 図示せず）のコレクターエミッタ経路を介して接続してもよい。出力端子８に接 続された端子ｔ₂と、トランジスタＴ₁のゲートに接続された端子ｔ₁との間の帰 還回路Ｆ₁は、電流ミラー３００と、電流ミラー３００の出力端子３０４に結合 されたエミッタを有し、かつ基準電圧Ｖ_ref3を受ける基準電圧端子３０６に結合 されたベースを有するＰＮＰトランジスタＴ₃₀と、トランジスタＴ₁のゲートお よびソースに接続されたゲートおよびソースを有しかつ電流ミラー３００の入力 端子３０２に結合されたドレインを有する、トランジスタＴ₁と同じ形式のダイ オード接続されたトランジスタＴ₃₂と、トランジスタＴ₃₀のエミッタと増幅回路 １の出力端子８との間に接続された直列抵抗Ｒ_aと、トランジスタＴ₁のゲートお よびソースに接続されたゲートおよびソースを有しかつ電流ミラー３００の入力 端子３０２に結合されたドレインを有する、トランジスタＴ₁と同一の形式のト ランジスタＴ₃₃と、トランジスタＴ₃₂のゲートに接続された入力端子を有する電 圧フォローバッファ増幅器３１０と、バッファ増幅器３１０の出力端子とトラン ジスタＴ₁のゲートとの間に接続された高抵抗直列抵抗Ｒ₁と、直列抵抗Ｒ₁に並 列に接続された制御可能スイッチＳ₁とを具える。 抵抗Ｒ₁の抵抗値は、代表的に１Ｍオームであり、キャパシタＣ₁のキャパシタ ンスは、代表的に２００ｐＦであり、積分することができる値である。バイアス 電流発生器２は、プログラム可能電流出力ディジタルアナログ変換器（ＩＤＡＣ ）によって、磁気抵抗素子Ｒ_m1のバイアス電流の供給を行うことができる。図１ １の装置において、ＩＤＡＣは、ＭＲ素子のバイアス電流の、例えば０ｍＡから １５．５ｍＡまで０．５ｍＡの間隔で可変の部分を供給し、一方、例えば５ｍＡ の固定した電流は、低抵抗値カスコード出力段Ｔ₃₁によって供給される。低いノ イズを得るために、トランジスタＴ₁を大容量にする必要がある。カスコード化 装置の利点は、（１）ＭＯＳトランジスタＴ₁およびＩＤＡＣは、これらが各々 の電流をカスコードトランジスタの大変低抵抗値のエミッタに流すため、低い出 力インピーダンスを有することができ、（２）大容量トランジスタＴ₁のドレイ ンからゲートへのキャパシタンスがミラー化されず、（３）ＩＤＡＣが小さいバ イアス電流と、対応する低いノイズとを提供し、（４）ＩＤＡＣが、低電圧ノー ドに電流を流し、ＩＤＡＣの両端間の高い電圧降下を許可し、さらにノイズを 減少させることである。 トランジスタＴ₃₂およびＴ₃₃は、トランジスタＴ₁に対して小さいが、同一の 形式のものである。トランジスタＴ₁のゲート−ソース電圧を、トランジスタＴ_{3 2} に、トランジスタＴ₃₃および電流ミラー３００によって複製する。したがって 、抵抗Ｒ₁の両側において、グランドに関してはＤＣ電圧がほぼ等しい。設定し ている間、適切な制御信号は、抵抗Ｒ₁と交差しているスイッチＳ₁を閉じ、バッ ファ増幅器３１０は、キャパシタＣ₁を再充電する大きい充電または放電電流を 供給する。受動部品、すなわち抵抗Ｒ₁のみが、設定の間短絡される。 設定した後、抵抗Ｒ₁における電流は、ゼロである。抵抗Ｒ_aにおける電流は、 同様にゼロであり、これは抵抗Ｒ_aを流れるいかなる電流も抵抗Ｒ_aを流れる電流 がゼロになるまで、トランジスタＴ₁を流れる増加したまたは減少した電流によ って打ち消されるからである。出力端子８における電圧は、トランジスタＴ₃₀の ベースにおける基準電圧Ｖ_ref3にトランジスタＴ₃₆のベース−エミッタ電圧Ｖ_be を加えたものに等しい。したがって、負荷抵抗Ｒ₁₁の両端間の電圧降下は、Ｖ_cc −Ｄ−Ｖ_ref3と等しい。このことは、ＭＲ素子を流れるバイアス電流の固定され た部分を、基準電圧Ｖ_ref3によって調節できることを意味する。 図１２は、図１１の装置において使用する電圧フォロア３１０の一例を示す。 フォロア３１０の入力端子４００を、ＰＮＰトランジスタＴ₄₁ベースに接続する 。このトランジスタのエミッタを、定電位点１２に、直列に配置された抵抗４０ ２とバイアス電流源４０４とによる直列回路を介して結合する。トランジスタＴ₄₁ のコレクタを、点１３（グランド）に、ダイオード接続されたＰＮＰトランジ スタＴ₄₂と抵抗Ｒ４０６とによる直列回路を介して接続する。抵抗４０２と４０ ６とは、等しい抵抗値を有する。トランジスタＴ₄₁とＴ₄₂とは、等しいエミッタ 面積を有する。その結果、定常状態において、電流源４０４によって引き起こさ れるトランジスタＴ₄₁のベース−エミッタ接続部と抵抗４０２とによる直列回路 の両端間の電圧降下は、ダイオード接続されたトランジスタＴ₄₂と抵抗４０６と による直列回路の両端間の電圧降下と等しい。電流源４０４と抵抗４０２との相 互接続ノードを、ＮＰＮトランジスタＴ₄₃のベースに接続する。このトランジス タＴ₄₃のコレクタを、点１２に結合し、エミッタを、フォロア３１０の出力端 子４０８に抵抗４１０を介して接続する。トランジスタＴ₄₂のコレクタと、直列 接続したトランジスタＴ₄₂および抵抗４０６との相互接続ノードを、ＮＰＮトラ ンジスタＴ₄₄のベースに接続し、そのコレクタを出力端子４０８に接続し、その エミッタをグランドに抵抗４１２を介して接続する。抵抗４１０と４１２とは、 等しい抵抗値を有し、トランジスタＴ₄₃とＴ₄₄とは、等しい寸法を有する。定常 状態において、トランジスタＴ₄₄のベース−エミッタ接続部と抵抗４１２とを直 列に配置したものの両端間の電圧降下は、トランジスタＴ₄₃のベース−エミッタ 接続部と抵抗４１０とによる直列回路の両端間の電圧降下と等しい。 設定後、出力端子４０８において電流がまったく流れない場合、入力端子４０ ０と出力端子４０８との間の電圧差は、ゼロである。抵抗４１０および４１２に 関して適切な低い抵抗値を選択することによって、設定中、大きい充電電流をト ランジスタＴ₄₃によって、または大きい放電電流をトランジスタＴ₄₄によって出 力端子４０８に供給することができる。したがって、図１２の電圧フォロアは、 設定中に大きい再充電電流を与え、かつ設定後の入力端子と出力端子との間の低 いオフセットのため、素早く、正確に設定を行うことができる。 図１１において示す装置内のスイッチＳ₁を、従来的にＭＯＳトランジスタに よって構成することができる。依然として残っている主な不正確は、スイッチＳ₁ キャパシタＣ₁への電荷注入によって引き起こされる。この電荷は、ＭＯＳトラ ンジスタのチャンネル内の電荷の半分にほぼ等しい。この電荷抽出を、キャパシ タＣ₁と点１２との間に接続された小さい追加のキャパシタを切り換えることに よって、通常は補償することができる。しかしながらこのようにすると、電源電 圧からキャパシタＣ₁へのクロストークが発生する。 図１３は、チャンネル電荷の半分をキャパシタＣ₁に戻して、キャパシタＣ₁か らの電荷抽出を補償する、ＭＯＳスイッチング装置Ｓ₁を示す。スイッチＳ₁は、 第１ＮＭＯＳスイッチングトランジスタＳＴ₁と第２ＮＭＯＳスイッチングトラ ンジスタＳＴ₂とから構成される。第１スイッチングトランジスタＳＴ₁のソース を、第２スイッチングトランジスタＳＴ₂のドレインに接続し、第１スイッチン グトランジスタＳＴ₁のドレインを、第２スイッチングトランジスタＳＴ₂のソー スに接続する。スイッチングトランジスタＳＴ₁およびＳＴ₂を、第１ および第２ＰＭＯＳ駆動トランジスタＤＴ₁およびＤＴ₂によって駆動する。これ らのＰＭＯＳトランジスタは、点１２に接続されたソースを有し、制御信号を受 ける制御入力端子１００に接続されたゲートを有する。第１駆動トランジスタＤ Ｔ₁のドレインを、第１スイッチングトランジスタＳＴ₁のゲートへに接続し、第 ２駆動トランジスタＤＴ₂のドレインを、第２スイッチングトランジスタＳＴ₂の ゲートに接続する。さらに、第３ＮＭＯＳ駆動トランジスタＤＴ₃および第４Ｎ ＭＯＳ駆動トランジスタＤＴ₄を設ける。これらのＮＭＯＳ駆動トランジスタは 、制御入力端子１００に接続されたゲートを有し、一方、第３駆動トランジスタ ＤＴ₃のソースを、第１スイッチングトランジスタＳＴ₁のドレインに接続し、第 ４駆動トランジスタＤＴ₄のソースを、第２スイッチングトランジスタＳＴ₂のド レインに接続し、第３駆動トランジスタＤＴ₃のドレインを、第１駆動トランジ スタＤＴ₁のドレインに接続し、第４駆動トランジスタＤＴ₄のドレインを、第２ 駆動トランジスタＤＴ₂のドレインに接続する。 制御端子１００における制御信号がロウ（グランド）の場合、ＰＭＯＳ駆動ト ランジスタＤＴ₁およびＤＴ₂は導通し、スイッチングトランジスタＳＴ₁および ＳＴ₂をスイッチオンし、抵抗Ｒ₁が設定を高速にするために短絡する。制御端子 １００において高い電圧が印加されることによって、設定が終了する。このよう な場合、ＰＭＯＳ駆動トランジスタＤＴ₁およびＤＴ₂は遮断され、ＮＭＯＳ駆動 トランジスタＤＴ₃およびＤＴ₄は導通する。導通した駆動トランジスタＤＴ₃は 、スイッチングトランジスタＳＴ₁のゲートからキャパシタＣ₁へ導通経路を設け 、スイッチングトランジスタＳＴ₁のチャンネル電荷の半分をキャパシタＣ₁内に 流すことによって、キャパシタＣ₁から抽出されるスイッチングトランジスタＳ Ｔ₂のチャンネル電荷の半分を打ち消す。スイッチングトランジスタＳＴ₂のチャ ンネル電荷の他の半分は、駆動トランジスタＤＴ₄によってバッファ３１０の低 抵抗値出力端子に伝送され、このバッファは、スイッチングトランジスタＳＴ₁ のチャンネル電荷の他の半分も吸収する。図１２のスイッチング装置を、上述し た実施例において使用できることは明らかである。 図１４は、図１１の装置の平衡化した変形例を示す。２個の増幅器１と６１と を、特にキャパシタＣ₁と第₂増幅器の対応するキャパシタＣ₂とを、図６に示 したのと同様の方法で相互接続する。高い周波数において、キャパシタＣ₁およ びＣ₂は、短絡回路を形成し、ＭＯＳトランジスタＴ₁およびＴ₂の２個の独立し た等しいソースノイズ抵抗Ｒ_nに分路をつくる。Ｒ_nはＲ。とほぼ等しく、Ｒ。は トランジスタＴ₁およびＴ₂の相互コンダクタンスの逆である。図１２の装置の第 １増幅器１における合計の有効なノイズ抵抗は、図１１の装置の第１増幅器１の Ｒ_m1＋Ｒ_nの代わりにＲ_ml＋Ｒ_n／２である。したがって平衡化した変形例は、ノ イズの減少を与える。 ＭＲ素子Ｒ_m1またはＲ_m2の一つを、シングルストライプＭＲ読み出しヘッドを 使用した場合、省略してもよい。省略した場合、端子７または６７を、グランド １３に結合する。電流ミラーの入力端子を有利性をもって相互接続し、信号成分 を無効にしてもよい。 ヘッドの切り換えを行うために、２個の他のスイッチを平衡化した装置の各々 の半分に設ける。一方の他のスイッチＳ₂はトランジスタＴ₁のゲートをグランド に接続し、第２の並列に動作する他のスイッチＳ₃はトランジスタＴ₃₂のゲート をグランドに接続する。他方の増幅器６１において、同様のスイッチを設け、ス イッチＳ₂およびＳ₃と同時に動作させる。各々の複式読み出しヘッドに関して対 にしなければならない素子を、破線によって取り囲んだ。平衡化した装置の残り の部分は、すべての複式読み出しヘッドに共通である。複式読み出しヘッドは、 平衡化した装置の双方の部分のスイッチＳ₃およびＳ₄を閉じることによって無効 になる。スイッチＳ₁を一時的に閉じることによって、高速に設定を行うことが できる。 これらの図において示した実施例において、あるトランジスタ、例えばＴ₁、 Ｔ₂、Ｔ₃、Ｔ₅およびＴ₁₀を、好適にはユニポーラＭＯＳトランジスタとし、ト ランジスタＴ₄、Ｔ₂₄、Ｔ₆、Ｔ₇、Ｔ₈、Ｔ₉、Ｔ₁₁およびＴ₃₁のような他のトラ ンジスタを、好適にはバイポーラトランジスタとする。しかしながら、ユニポー ラトランジスタの代わりにバイポーラトランジスタを使用することや、その逆に することができ、またはバイポーラトランジスタのみまたはユニポーラトランジ スタのみを使用することができる。トランジスタの第１主電流端子、第２主電流 端子、および制御端子は、各々、バイポーラトランジスタのエミッタ端子 、コレクタ端子、およびベース端子に対応する。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ 【要約の続き】 幅器（３１０）によって供給されるキャパシタ（Ｃ₁） に関する大きい充電電流とによって可能になる。前記バ ッファ増幅器（３１０）と前記抵抗（Ｒ₁）と前記スイ ッチ（Ｓ₁）とによって、好ましくないオフセットを発 生させることなく、高速に設定を行うことができる。

Claims (1)

1. 【特許請求の範囲】 １．磁気記録キャリアから情報信号を読み出す装置であって、 第１定電位点（１３）に接続された第１端子（３）を持ち、かつ第２端子（４） を持つ磁気抵抗素子（Ｒ_m1）を有する読み出しヘッドと、 バイアス電流を供給するバイアス電流手段（２；Ｔ₃₀，Ｔ₃₁）と、 増幅回路（１）とを具え、 前記増幅回路（１）が、前記情報信号を供給する出力端子（８）と、前記バイア ス電流手段（２；Ｔ₃₀，Ｔ₃₁）および前記出力端子（８）に結合された第１端子 （６）と、前記磁気抵抗ヘッド（Ｒ_m1）の第２端子（４）に結合された第２端子 （７）とを具え、前記バイアス電流手段（２；Ｔ₃₀，Ｔ₃₁）と前記増幅回路（１ ）と前記磁気抵抗素子（Ｒ_m1）とが、第２定電位点（１２）と前記第１定電位点 （１３）との間に直列回路を形成するようにし、前記増幅回路（１）が、第１ト ランジスタ（Ｔ₁）と、前記増幅回路（１）の出力端子（８）に結合された入力 端子（ｔ₂）を有し、かつ出力端子（ｔ₁）を有する帰還回路（Ｆ₁）と、負荷イ ンピーダンス（Ｒ₁₁）と、キャパシタ素子（Ｃ₁）とを具え、前記第１トランジ スタ（Ｔ₁）の第１主電流端子を前記増幅回路（１）の第２端子（７）に接続し 、前記第１トランジスタ（Ｔ₁）の第２主電流端子を前記増幅回路（１）の第１ 端子（６）に結合し、前記第１トランジスタ（１）の制御端子を前記帰還回路（ Ｆ₁）の出力端子（ｔ₁）に結合し、前記制御端子を前記第１定電位点（１３）に 少なくとも前記キャパシタ素子（Ｃ₁）を介してさらに結合し、前記負荷インピ ーダンス（Ｒ₁₁）を前記増幅回路（１）の出力端子（８）に結合した、情報読み 出し装置において、前記帰還手段が、前記帰還回路（Ｆ₁）の入力端子（ｔ₂）に 結合された入力端子を有し、かつ出力端子を有する電圧バッファ手段と、 前記電圧バッファ手段の出力端子と前記帰還回路（Ｆ₁）の出力端子（ｔ₁）との 間に接続された第１直列抵抗（Ｒ₁）と、 前記第１直列抵抗（Ｒ₁）に並列に接続され、制御信号に応じて動作可能なスイ ッチ（Ｓ₁）とを具えることを特徴とする、情報読み出し装置。 ２．請求の範囲１に記載の情報読み出し装置において、前記電圧バッファ手段が 、第１電流源（２４）および第２電流源（２１）と、ダイオード接続された第２ トランジスタ（Ｔ₃）および第３トランジスタ（Ｔ₄）とを具え、前記第２トラン ジスタ（Ｔ₃）の第１主電流端子と前記第３トランジスタ（Ｔ₄）の第１主電流端 子とを相互接続し、前記第１定電位点（１３）に前記第１電流源（２４）を介し て結合し、前記第２トランジスタ（Ｔ₃）の第２主電流端子を、前記第２定電位 点（１２）に前記第２電流源（２１）を介して結合し、かつ前記電圧バッファ手 段の出力端子として形成し、前記第３トランジスタの第２主電流端子を、前記第 ２定電位点（１２）に結合し、前記第３トランジスタ（Ｔ₄）の制御端子を、前 記電圧バッファ手段の入力端子として形成し、かつ前記帰還回路（Ｆ₁）の入力 端子（ｔ₂）に結合したことを特徴とする、情報読み出し装置。 ３．請求の範囲２に記載の情報読み出し装置において、前記電圧バッファ手段が 前記第３トランジスタ（Ｔ₄）の第２主電流端子と前記第２定電位点（１２）と の間に接続された第３電流源（２２）をさらに具え、前記第１電流源（２）がダ イオード装置（２５）とバイアス抵抗（Ｒ₂₄）と第４トランジスタ（Ｔ₂₄）とを 具え、前記第４トランジスタ（Ｔ₂₄）が、前記第１の点（１３）に接続された第 １主電流端子と、前記第２（Ｔ₃）および第３トランジスタ（Ｔ₄）の第１主電流 端子に接続された第２主電流端子と、前記第３トランジスタ（Ｔ₄）の第２主電 流端子に前記ダイオード装置（２５）を介して結合され、かつ前記第１の点（１ ３）に前記バイアス抵抗（Ｒ₂₄）を介して結合された制御端子とを有することを 特徴とする、情報読み出し装置。 ４．請求の範囲３に記載の情報読み出し装置において、前記電圧バッファ手段が 、第５トランジスタ（Ｔ₅）およびダイオード素子（４０）を具え、前記第５ト ランジスタ（Ｔ₅）の制御端子と第２主電流端子とを相互接続し、かつ前記第３ 電流源（２１）に前記ダイオード素子（４０）を介して結合し、前記第５トラン ジスタ（Ｔ₅）の第１主電流端子を、前記第２トランジスタ（Ｔ₃）の 第１主電流端子に接続し、前記電圧バッファ手段が、第６トランジスタ（Ｔ₆） を具え、前記第６トランジスタ（Ｔ₆）が、前記第２トランジスタ（Ｔ₃）の第２ 主電流端子に結合された第１主電流端子と、前記第２定電位点（１２）に結合さ れた第２主電流端子と、前記第５トランジスタ（Ｔ₅）の第２主電流端子にダイ オード素子（４０）を介して結合された制御端子とを有することを特徴とする、 情報読み出し装置。 ５．請求の範囲１、２、３または４に記載の情報読み出し装置において、前記増 幅回路が、前記第１トランジスタ（Ｔ₁）の第２主電流端子に接続された第１主 電流端子と、前記増幅回路（１）の第１端子（６）に結合された第２主電流端子 とを有する第７トランジスタ（Ｔ₇）を具えることを特徴とする、情報読み出し 装置。 ６．請求の範囲１、２、３、４または５に記載の情報読み出し装置において、前 記増幅回路（１）が、前記増幅回路（１）の第２端子（７）に結合された制御端 子と、前記第２定電位点（１２）にバイアス電流源（３６）を介して結合された 第１主電流端子と、前記第１定電位点（１３）に結合された第２主電流端子とを 有する第８トランジスタ（Ｔ₈）を具え、前記負荷インピーダンス（Ｒ₁₁）を、 前記増幅回路（１）の出力端子（８）と前記第８トランジスタ（Ｔ₈）の第１主 電流端子との間に結合したことを特徴とする、情報読み出し装置。 ７．請求の範囲６に記載の情報読み出し装置において、前記増幅回路（１）が、 前記第７トランジスタ（Ｔ₇）の制御端子に結合された第１主電流端子と、前記 第８トランジスタ（Ｔ₈）の第１主電流端子に接続された制御端子とを有する第 ９トランジスタ（Ｔ₉）をさらに具えることを特徴とする、情報読み出し装置。 ８．請求の範囲７に記載の情報読み出し装置において、前記増幅回路（１）が、 前記第１トランジスタ（Ｔ₁）の制御端子に結合された制御端子と、前記第８ トランジスタ（Ｔ₈）の制御端子に結合された第１主電流端子とを有する第１０ トランジスタ（Ｔ₁₀）をさらに具えることを特徴とする、情報読み出し装置。 ９．請求の範囲６、７または８に記載の情報読み出し装置において、前記第８ト ランジスタ（Ｔ₈）の第２主電流端子を、前記第１定電位点（１３）に、前記情 報信号を供給する他の負荷インピーダンス（Ｒ₁₁′）を介して結合したことを特 徴とする情報読み出し装置。 10．請求の範囲１に記載の情報読み出し装置において、前記第１端子（６）を、 前記増幅回路（１）の出力端子（８）に、前記第１端子（６）に接続された第１ 主電流端子と前記増幅回路（１）の出力端子（８）に結合された第２主電流端子 とを有する第２トランジスタ（Ｔ₃₁）を介して結合したことを特徴とし、前記電 圧バッファ手段が、 入力端子（３０２）および出力端子（３０４）を有する電流ミラー（３００）と 、 前記第２トランジスタ（Ｔ₃₁）の伝導性と反対の伝導性を有し、かつ前記電流ミ ラー（３００）の出力端子（３０４）に結合された第１主電流端子および基準電 圧を受けるように接続された制御端子を有する第３トランジスタ（Ｔ₃₀）と、 前記第３トランジスタ（Ｔ₃₀）の第１主電流端子と前記増幅回路（１）の出力端 子（８）との間に接続された第２直列抵抗（Ｒ_a）と、 前記第１トランジスタ（Ｔ₁）の第１主電流端子に接続された第１主電流端子お よび前記第３トランジスタ（Ｔ₃₀）の第２主電流端子に結合された第２主電流端 子を有する、前記第１トランジスタ（Ｔ₁）と同一の形式の、ダイオード接続さ れた第４トランジスタ（Ｔ₃₂）と、 制御端子および前記第１トランジスタ（Ｔ₁）の対応する端子に接続された第１ 主電流端子を有し、かつ前記電流ミラー（３００）の入力端子（３０２）に結合 された第２主電流端子を有ずる、前記第１トランジスタ（Ｔ₁）と同一の 形式の第５トランジスタ（Ｔ₃₃）と、 前記第４トランジスタ（Ｔ₃₂）の制御端子に接続された入力端子および前記第１ 直列抵抗（Ｒ₁）に接続された出力端子を有するバッファ増幅器（３１０）とを 具えることを特徴とする、情報読み出し装置。 11．請求の範囲１０に記載の情報読み出し装置において、前記バイアス電流手段 が、前記増幅回路（１）の第１端子（６）に接続された出力端子（５）を有する バイアス電流発生器（２）を具えることを特徴とする、情報読み出し装置。 12．請求の範囲１、２、３、４、５、６、７、８、９、１０または１１に記載の 情報読み出し装置において、前記スイッチ（Ｓ₁）が、 第１導電型の第１（ＳＴ₁）および第２（ＳＴ₂）スイッチングトランジスタを具 え、前記第１スイッチングトランジスタ（ＳＴ₁）の第１主電流端子を前記第２ スイッチングトランジスタ（ＳＴ₂）の第２主電流端子に接続し、前記第１スイ ッチングトランジスタ（ＳＴ₁）の第２主電流端子を前記第２スイッチングトラ ンジスタ（ＳＴ₂）の第１主電流端子に接続したことを特徴とし、前記スイッチ （Ｓ₁）が、 電源電圧端子（１２）に接続された第１主電流端子を有し、かつ制御信号を受け る制御入力端子（１００）に接続された制御端子を有する、第２導電型の第１（ ＤＴ₁）および第２（ＤＴ₂）駆動トランジスタを具え、前記第１駆動トランジス タ（ＤＴ₁）の第２主電流端子を前記第１スイッチングトランジスタ（ＳＴ₁）制 御端子に接続し、前記第２駆動トランジスタ（ＤＴ₂）の第２主電流端子を前記 第２スイッチングトランジスタ（ＳＴ₂）の制御端子に接続したことを特徴とし 、 前記スイッチ（Ｓ₁）が、 前記制御入力端子（１００）に接続された制御端子を有する第１導電型の第３（ ＤＴ₃）および第４（ＤＴ₄）駆動トランジスタを具え、前記第３駆動トランジス タ（ＤＴ₃）の第１主電流端子を前記第１スイッチングトランジスタ（ＳＴ₁）の 第２主電流端子に接続し、前記第４駆動トランジスタ（ＤＴ₄）の 第１主電流端子を前記第２スイッチングトランジスタ（ＳＴ₂）の第２主電流端 子に接続し、前記第３駆動トランジスタ（ＤＴ₃）の第２主電流端子を前記第１ 駆動トランジスタ（ＤＴ₁）の第２主電流端子に接続し、前記第４駆動トランジ スタ（ＤＴ₄）の第２主電流端子を前記第２駆動トランジスタ（ＤＴ₂）の第２主 電流端子に接続したことを特徴とする、情報読み出し装置。 13．請求の範囲１から１２のいずれか１つに記載の情報読み出し装置において、 この第１の情報読み出し装置と実質的に同一の第２装置をさらに具え、前記第 １装置の増幅回路（１）のキャパシタ（Ｃ₁）を、前記第２装置の増幅回路（６ １）の第２端子（６７）に結合し、前記第２装置の増幅回路（６１）のキャパシ タ（Ｃ₂）を、前記第１装置の増幅回路（１）の第２端子（７）に結合した、情 報読み出し装置。