JPH0846796A - ラスタ／ブロック変換用メモリアドレス発生器 - Google Patents

Abstract

(57)【要約】 【目的】 画像処理に関し、簡単にラスタ／ブロック変
換を行うことができるメモリアドレス発生器を提供す
る。 【構成】 カウンタによりカウントされるデータの番
号、ブロックセットの番号およびラインの番号に応じ
て、少なくともｎライン分の画像を読み書きするための
メモリアドレスを連続して生成するアドレス生成手段
（６）と、順次インクリメントを行うことによりメモリ
アドレスを生成するアドレスインクリメンタ（７）とを
有し、外部のメモリからラスタデータを入力する際には
アドレス生成手段が生成するアドレスを出力し、外部の
メモリへブロックデータを出力する際にはアドレスイン
クリメンタが生成するアドレスを出力して、ラスタデー
タからブロックデータへの変換を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理に関し、特にラ
スタデータとブロックデータとの間の変換を行う際に用
いるメモリアドレス発生器に関する。

【０００２】

【従来の技術】通常のＣＲＴ等の表示装置は、ラスタデ
ータを受け取ることにより、画像を表示する。ラスタデ
ータとは、ＣＲＴ等の画面上をラスタスキャンする順番
に並べられたデータ列である。ラスタスキャンは、表示
装置の画面上において左から右への水平走査を、上から
下まで順番に行う走査である。

【０００３】ディジタル画像において、画像データ量を
減らすために、ＪＰＥＧ（ｊｏｉｎｔ ｐｈｏｔｏｇｒ
ａｐｈｉｃ ｅｘｐｅｒｔ ｇｒｏｕｐ）方式等のデー
タ圧縮および伸張が広く用いられている。ＪＰＥＧ方式
等により、画像データを圧縮したり伸張する際には、ラ
スタデータではなく、ブロックデータとして扱われる。
ブロックデータとは、画像を例えば８×８画素のブロッ
ク毎に分割し、分割した１つのブロックを単位として順
番に並べられたデータである。

【０００４】表示用の画像データをデータ圧縮する際に
は、ラスタデータからブロックデータへの変換が必要で
あり、圧縮された画像データを表示装置に表示するに
は、ブロックデータからラスタデータへの変換が必要に
なる。ラスタデータとブロックデータは、データの並び
が異なるだけであり、それぞれ対応する画素値は同じで
ある。

【０００５】従来のカラー画像のラスタ／ブロック変換
は、例えばラスタデータを一旦輝度データと色データに
分けたレジスタアレイに数十画素ずつ蓄え、その後デー
タの並び換えを行い、複数回に分けてブロックデータを
生成する。

【０００６】

【発明が解決しようとする課題】レジスタアレイを用い
て、カラー画像のラスタ／ブロック変換を行うと、輝度
データと色データを分けるためのレジスタアレイを含む
ために回路構成が増大してしまう。また、一旦レジスタ
アレイにデータを蓄えるために、扱うデータの遅延が生
じる。さらに、複数回に分けてレジスタアレイにデータ
を蓄えるために、データの並び換え制御が複雑である。

【０００７】本発明の目的は、簡単にラスタ／ブロック
変換を行うことができるメモリアドレス発生器を提供す
ることである。

【０００８】

【課題を解決するための手段】本発明のメモリアドレス
発生器は、ラスタデータと１ブロックがｎライン×ｍ画
素からなるブロックデータとの間の変換を行うためのメ
モリアドレス発生器であって、１ブロックセット内の１
ライン内のデータの番号を先頭から最後まで順次増加す
るための画素カウンタと、画素カウンタが最後の番号ま
で増加し終わると、ブロックセットの番号を増加し、１
ライン中に含まれるブロックセットの番号を先頭から最
後まで順次増加するためのブロックセットカウンタと、
ブロックセットカウンタが最後の番号まで増加し終わる
と、ラインの番号を増加し、１ブロック内のラインの番
号を先頭から最後まで順次増加するためのラインカウン
タと、データの番号、ブロックセットの番号およびライ
ンの番号に応じて、少なくともｎライン分の画像を読み
書きするためのメモリアドレスを連続して生成するアド
レス生成手段とを有する。

【０００９】

【作用】画素カウンタとブロックセットカウンタとライ
ンカウンタを用いることにより、アドレス生成手段は、
ｎライン分のラスタ形式の画像データに対してブロック
形式のメモリアドレスを連続して生成することができる
ので、レジスタアレイを用いずに直接外部のメモリにア
クセスすることが可能である。

【００１０】

【実施例】図１は、ラスタデータとブロックデータとの
間の変換を行う変換回路の全体構成を示す。

【００１１】ラスタデータ３は、横方向がｐａｘ画素、
縦方向がｐ×ｎ画素の画像データである。ラスタデータ
３の並びは、ラスタスキャンの順番であり、左から右へ
の水平走査を上から下まで順番に行う並びである。

【００１２】ブロックデータ４は、ｍ×ｎ画素のブロッ
ク５が複数集まった画像のデータである。ブロックデー
タ４の並びは、左上のブロックから右下のブロックまで
ラスタスキャンの順番で並ぶ。また、各ブロック５内の
データは、ブロック内をラスタスキャンするような並び
になっている。

【００１３】ラスタ／ブロック変換により、ラスタデー
タ３とブロックデータ４との間の相互間の変換を行うこ
とができる。まず、画像データが一種類であるとして、
ラスタデータ３からブロックデータ４への変換方法を簡
単に説明する。この場合、ブロックデータ４内の各画素
の位置は、ラスタデータ３内の画素の位置と同じである
が、そのアドレスが異なる。

【００１４】ラスタデータ３は、メモリコントローラ１
によりブロック形式のメモリアドレスの指定がされて、
バッファ２Ａまたはバッファ２Ｂに書き込まれる。バッ
ファ２Ａまたはバッファ２Ｂに、ｐａｘ×ｎ画素のデー
タが書き込まれると、次はメモリコントローラ１により
指定されるバッファ２Ａまたはバッファ２Ｂのメモリア
ドレスからデータが読み出される。

【００１５】バッファ２Ａまたはバッファ２Ｂから、ｐ
回読み出しが行われると、ｐａｘ×（ｐ×ｎ）画素のブ
ロックデータ４が生成される。次は、逆にブロックデー
タ４からラスタデータ３への変換方法を説明する。ブロ
ックデータ４は、メモリコントローラ１によりメモリア
ドレスの指定がされて、バッファ２Ａまたはバッファ２
Ｂに書き込まれる。

【００１６】バッファ２Ａまたはバッファ２Ｂに、ｐａ
ｘ×ｎ画素のデータが書き込まれると、次はメモリコン
トローラ１により指定されるバッファ２Ａまたは２Ｂの
メモリアドレスからデータが読み出される。バッファ２
Ａまたはバッファ２Ｂから、ｐ回読み出しが行われる
と、ｐａｘ×（ｐ×ｎ）画素のラスタデータ３が生成さ
れる。

【００１７】図２は、ラスタデータからブロックデータ
への変換を行う動作例を示す。外部から順番にラスタデ
ータ、ラスタデータ、ラスタデータが入力された
ときに、ラスタ／ブロック変換により、ブロックデータ
、ブロックデータ、ブロックデータが順次出力さ
れる。

【００１８】図２（Ａ）は、先頭のラスタデータが最初
にメモリコントローラ１に供給されたときの動作を示
す。メモリコントローラ１は、アドレス発生回路６とイ
ンクリメンタ７を有する。

【００１９】最初のデータであるラスタデータは、外
部からアドレス発生回路６に供給される。アドレス発生
回路６は、ラスタデータをブロック形式のアドレスを
付与して、バッファ２Ａに書き込む。バッファ２Ａに
は、ｐａｘ×ｎ画素のブロックデータが書き込まれ
る。

【００２０】図２（Ｂ）は、図２（Ａ）においてバッフ
ァ２Ａにｐａｘ×ｎ画素のデータの書き込みが終了した
後の動作を示す。メモリコントローラ１に対して、ブロ
ックデータの出力とラスタデータの入力は、並列に
処理が行われる。

【００２１】図２（Ａ）においてバッファ２Ａに書き込
まれたｐａｘ×ｎ画素のブロックデータは、ブロック
形式のアドレスを順次増加させるインクリメンタ７によ
り、そのままｐａｘ×ｎ画素分のデータがブロックデー
タとして外部に出力される。

【００２２】一方、外部から新たに供給されるラスタデ
ータは、アドレス発生回路６によりブロックデータ
に変換されて、ｐａｘ×ｎ画素分がバッファ２Ｂに書き
込まれる。

【００２３】図２（Ｃ）は、図２（Ｂ）においてｐａｘ
×ｎ画素のデータの入出力が終了した後の動作を示す。
メモリコントローラ１に対して、ブロックデータの出
力とラスタデータの入力は並列に処理が行われる。

【００２４】図２（Ｂ）においてバッファ２Ｂに書き込
まれたｐａｘ×ｎ画素のブロックデータは、インクリ
メンタ７により読み出され、そのままブロックデータと
して外部に出力される。

【００２５】一方、外部から新たに供給されるラスタデ
ータは、アドレス発生回路６によりブロックデータ
に変換されて、ｐａｘ×ｎ画素分のデータがバッファ２
Ａに書き込まれる。

【００２６】以降は、図２（Ｂ）と図２（Ｃ）の動作を
交互に繰り返し、バッファ２Ａとバッファ２Ｂを交互に
利用してｐ回のラスタ／ブロック変換を行うことによ
り、図１に示した１画面分のブロックデータ４が生成さ
れる。

【００２７】図３は、ブロックデータからラスタデータ
への変換を行う動作例を示す。外部から順番にブロック
データ、ブロックデータ、ブロックデータが入力
されたときに、ラスタ／ブロック変換により、ラスタデ
ータ、ラスタデータ、ラスタデータが順次出力さ
れる。

【００２８】図３（Ａ）は、先頭のブロックデータが最
初にメモリコントローラ１に供給されたときの動作を示
す。メモリコントローラ１は、図２と同様にアドレス発
生回路６とインクリメンタ７を有する。

【００２９】最初のデータであるブロックデータは、
外部からインクリメンタ７に供給される。インクリメン
タ７は、ブロック形式のアドレスを順次増加させて、ブ
ロックデータをそのままバッファ２Ｂに書き込む。バ
ッファ２Ｂには、ｐａｘ×ｎ画素のブロックデータが
書き込まれる。

【００３０】図３（Ｂ）は、図３（Ａ）においてバッフ
ァ２Ｂにｐａｘ×ｎ画素のデータの書き込みが終了した
後の動作を示す。メモリコントローラ１に対して、ラス
タデータの出力とブロックデータの入力は、並列に
処理が行われる。

【００３１】図３（Ａ）においてバッファ２Ｂに書き込
まれたｐａｘ×ｎ画素のブロックデータは、アドレス
発生回路６により、ラスタデータに変換されてｐａｘ
×ｎ画素分のデータが外部に出力される。アドレス発生
回路６は、ブロック形式のバッファ２Ｂからラスタ形式
のライン毎の読み出しを行うためのアドレスの生成を行
う。

【００３２】一方、外部から新たに供給されるブロック
データは、インクリメンタ７により、そのままｐａｘ
×ｎ画素分のデータがブロックデータとしてバッファ２
Ａに書き込まれる。

【００３３】図３（Ｃ）は、図３（Ｂ）においてｐａｘ
×ｎ画素のデータの入出力が終了した後の動作を示す。
メモリコントローラ１に対して、ラスタデータの出力
とブロックデータの入力は、並列に処理が行われる。

【００３４】図３（Ｂ）においてバッファ２Ａに書き込
まれたｐａｘ×ｎ画素のブロックデータは、アドレス
発生回路６によりラスタ形式のライン毎に読み出され、
ラスタデータに変換されて外部に出力される。

【００３５】一方、外部から新たに供給されるブロック
データは、インクリメンタ７により、そのままｐａｘ
×ｎ画素のデータがブロックデータとしてバッファ２Ｂ
に書き込まれる。

【００３６】以降は、図３（Ｂ）と図３（Ｃ）の動作を
交互に繰り返し、バッファ２Ａとバッファ２Ｂを交互に
利用して、ｐ回のラスタ／ブロック変換を行うことによ
り、図１に示した１画面分のラスタデータ３が生成され
る。

【００３７】以上のアドレス発生回路６およびインクリ
メンタ７を用いれば、ｐａｘ×ｎ画素のデータをレジス
タアレイを用いずに直接バッファ２Ａまたはバッファ２
Ｂに蓄積することができる。バッファにｐａｘ×ｎ画素
のデータさえ生成できれば、後はバッファ２Ａとバッフ
ァ２Ｂを交互にｐ回用いることにより、連続的にラスタ
／ブロック変換を行うことができる。

【００３８】次は、アドレス発生回路６の構成を説明す
るために必要な用語または定数の説明を行う。図４は、
ＹＣｂＣｒ画像において３種類のデータフォーマットを
示す。

【００３９】例えば、カラー（ＹＣｂＣｒ）画像は、輝
度（Ｙ）画像と２つの色（Ｃｂ，Ｃｒ）画像からなる。
しかし、色画像データ（Ｃｂ，Ｃｒ）は、輝度画像デー
タ（Ｙ）に比べ重要度が低いために、データ量の削減の
ため、しばしば間引きして用いられる。データ圧縮等に
おいては、同一種類の画像データをブロック単位にす
る。ここでは、輝度データと色データが分離されてブロ
ック形式に再配列される。

【００４０】Ｙ，Ｃｂ，Ｃｒの３つのデータ比は、１：
１：１とは限られない。Ｙ，Ｃｂ，Ｃｒの比率により、
以下の３種類のデータフォーマットが一般に用いられ
る。ブロックセットフォーマットには、（Ｙ，Ｃｂ，Ｃ
ｒ）のそれぞれの成分の比率に対応して、４：２：２，
４：１：１，４：４：４がある。ここで、ブロックセッ
トとは、ｍ×ｎ画素のブロック中に含まれるＹ，Ｃｂ，
Ｃｒの各成分ブロックの集合をいう。

【００４１】４：２：２のブロックセットは、ＹＹＣｂ
Ｃｒで構成され、第１コンポーネント（Ｙ）は２、第２
コンポーネント（Ｃｂ）は１、第３コンポーネント（Ｃ
ｒ）は１である。

【００４２】４：１：１のブロックセットは、ＹＹＹＹ
ＣｂＣｒで構成され、第１コンポーネント（Ｙ）は４、
第２コンポーネント（Ｃｂ）は１、第３コンポーネント
（Ｃｒ）は１である。

【００４３】４：４：４のブロックセットは、ＹＣｂＣ
ｒで構成され、第１コンポーネント（Ｙ）は１、第２コ
ンポーネント（Ｃｂ）は１、第３コンポーネント（Ｃ
ｒ）は１である。

【００４４】まず、４：２：２における種々の定数の説
明を行う。図５は、４：２：２における定数ｂｌｅｎｄ
を説明するための概略図である。ｂｌｅｎｄは、１ブロ
ックセット内における１ライン分のデータ数である。
４：２：２における１ブロックセットは、Ｙ，Ｙ，Ｃ
ｂ，Ｃｒの４つのブロックデータからなる。各ブロック
データは、ｍ×ｎ画素のデータからなる。ｂｌｅｎｄ
は、この内の１ライン分のデータ数であるので、｛１ラ
イン分のデータ数（ｍ）｝×｛ブロックデータ（Ｙ，
Ｙ，Ｃｂ，Ｃｒ）の数｝となる。したがって、４：２：
２の場合は、 ｂｌｅｎｄ＝ｍ×４ ・・・（１） となる。

【００４５】図６は、４：２：２における定数ｂｌｅｎ
ｇｔｈを説明するための概略図である。ｂｌｅｎｇｔｈ
は、１ブロックセットのデータ数である。１ブロックセ
ットは、Ｙ，Ｙ，Ｃｂ，Ｃｒの４つのブロックデータか
らなり、各ブロックデータはｍ×ｎ画素のデータからな
る。したがって、４：２：２の場合は、 ｂｌｅｎｇｔｈ＝ｍ×ｎ×４ ・・・（２） となる。

【００４６】図７は、４：２：２における定数ｂｅｎｄ
を説明するための概略図である。ここで、ｐａｘを１ラ
イン中の画素数とすると、第１コンポーネント（Ｙ，
Ｙ）の１ライン中のデータ数はｐａｘとなり、第２コン
ポーネント（Ｃｂ）および第３コンポーネント（Ｃｒ）
の１ライン中のデータ数は共にｐａｘ／２となる。

【００４７】ｂｅｎｄは、１ライン中のブロックセット
数である。第１コンポーネント（Ｙ，Ｙ）を例にしてｂ
ｅｎｄを説明する。１ライン中には、ｐａｘのデータが
存在する。１ラインのｐａｘのデータ中に含まれる１ブ
ロック（Ｙ）は、ｍ個のデータからなる。さらに、ｐａ
ｘ中の１ブロックセットには２つのＹブロック（Ｙ，
Ｙ）が存在する。したがって、４：２：２の場合は、 ｂｅｎｄ＝ｐａｘ／ｍ／２ ・・・（３） となる。

【００４８】図４の表において、４：２：２におけるｂ
ｌｅｎｄとｂｌｅｎｇｔｈとｂｅｎｄについて以上説明
した。残りの定数ｌｅｎｄは、１ブロック内のライン数
である。１ブロックは、ｍ×ｎ画素からなるので、 ｌｅｎｄ＝ｎ ・・・（４） となる。

【００４９】４：１：１の場合について、各定数を同様
にして求めると、以下のようになる。 ｂｌｅｎｄ ＝ｍ×６ ｂｌｅｎｇｔｈ＝ｍ×ｎ×６ ｂｅｎｄ ＝ｐａｘ／ｍ／４ ｌｅｎｄ ＝ｎ ４：４：４の場合の各定数は、以下のようになる。

【００５０】ｂｌｅｎｄ ＝ｍ×３ ｂｌｅｎｇｔｈ＝ｍ×ｎ×３ ｂｅｎｄ ＝ｐａｘ／ｍ ｌｅｎｄ ＝ｎ 図８は、図２および図３に示したアドレス発生回路６の
構成を示す。以後は、４：２：２の画像を例に説明す
る。その際、画像の１ブロックは、８×８（ｍ×ｎ）で
あり、１ラインの画素数ｐａｘは１０２４とする。

【００５１】上記の条件における各定数は、以下のよう
になる。式（１）より、１ブロックセット内における１
ライン分のデータ数ｂｌｅｎｄは、 ｂｌｅｎｄ ＝ｍ×４ ＝８×４ ＝３２ となる。

【００５２】式（２）より、１ブロックセットのデータ
数ｂｌｅｎｇｔｈは、 ｂｌｅｎｇｔｈ＝ｍ×ｎ×４ ＝８×８×４ ＝２５６ となる。

【００５３】式（３）より、１ライン中のブロックセッ
ト数ｂｅｎｄは、 ｂｅｎｄ ＝ｐａｘ／ｍ／２ ＝１０２４／８／２ ＝６４ となる。

【００５４】式（４）より、１ブロック内のライン数ｌ
ｅｎｄは、 ｌｅｎｄ ＝ｎ ＝８ となる。

【００５５】アドレス発生回路６は、画素カウンタ１
１、ブロックセットカウンタ１３およびラインカウンタ
１５の３つのカウンタを有する。画素カウンタ１１は、
ブロックセット内の１ライン内において、先頭から順番
に位置を指定し、１ライン内の最後まで指定し終わる
と、ブロックセットカウンタ１３は、同一の１ラインに
おける次（隣）のブロックセットを指定する。１ライン
内の先頭から最後までのブロックセットが指定される
と、ラインカウンタ１５は、次のラインを指定する。全
てのラインが指定されると、ｐａｘ×ｎ画素分のアドレ
ス生成が終了する。

【００５６】アドレスは、以上の画素カウンタ１１、ブ
ロックセットカウンタ１３、ラインカウンタ１５により
カウントされた値を基にアドレス合成部１８でアドレス
合成することにより生成される。以下、回路の詳細な説
明を行う。

【００５７】画素カウンタ１１は、ブロックセット内の
１ライン内の位置をカウントする５ビットのカウンタで
あり、カウント値ｐｉｘｅｌｃｔを出力する。ｐｉｘｅ
ｌｃｔは、比較器１２において、定数ｂｌｅｎｄ（＝３
２＝２⁵ ）と比較される。

【００５８】カウント値ｐｉｘｅｌｃｔが定数ｂｌｅｎ
ｄまで達すると、ブロックセット内の１ラインが終了す
るので、画素カウンタ１１はリセットされる。つまり、
ｐｉｘｅｌｃｔは、０から、１ブロックセット内におけ
る１ライン分のデータ数（ｂｌｅｎｄ＝３２）までのカ
ウントを繰り返す。

【００５９】ブロックセットカウンタ１３は、６ビット
のカウンタであり、カウント値ｂｌｏｃｋｃｔを出力す
る。ｂｌｏｃｋｃｔは、比較器１４において定数ｂｅｎ
ｄ（＝６４＝２⁶ ）と比較される。

【００６０】カウント値ｂｌｏｃｋｃｔが定数ｂｅｎｄ
まで達すると、ブロックセットカウンタ１３はリセット
される。なお、ブロックセットカウンタ１３は、画素カ
ウンタ１１におけるカウント値ｐｉｘｅｌｃｔが定数ｂ
ｌｅｎｄ（＝３２）に達した時にカウントアップされ
る。

【００６１】カウント値ｂｌｏｃｋｃｔは、０から、１
ライン中のブロックセット数（ｂｅｎｄ＝６４）までの
カウントを繰り返す。ラインカウンタ１５は、３ビット
のカウンタであり、カウント値ｌｉｎｅｃｔを出力す
る。ｌｉｎｅｃｔは、比較器１６において定数ｌｅｎｄ
（＝８＝２³ ）と比較される。

【００６２】カウント値ｌｉｎｅｃｔが定数ｌｅｎｄま
で達すると、ラインカウンタ１５はリセットされる。な
お、ラインカウンタ１５は、ブロックセットカウンタ１
３におけるカウント値ｂｌｏｃｋｃｔが定数ｂｅｎｄ
（＝６４）に達した時にカウントアップされる。

【００６３】カウント値ｂｌｏｃｋｃｔは、０から、１
ブロック内のライン数（ｌｅｎｄ＝８）までのカウント
を繰り返す。ブロック先頭アドレス合成部１７は、ブロ
ックセットカウンタ１３におけるカウント値ｂｌｏｃｋ
ｃｔを受けて、ブロック先頭アドレスｂｈｅａｄを出力
する。ｂｈｅａｄは０から始まり、ｂｌｏｃｋｃｔがカ
ウントアップする毎に定数ｂｌｅｎｇｔｈ（＝２５６）
分増加して行く。ブロック先頭アドレスｂｈｅａｄは、
各ブロックセットの先頭アドレスを示す変数レジスタで
ある。

【００６４】なお、この場合は、定数ｂｌｅｎｇｔｈが
２５６（＝２⁸ ）であるので、８ビットシフタによりブ
ロック先頭アドレス合成部１７を構成し、ｂｈｅａｄを
生成してもよい。８ビットシフタであれば、回路構成が
簡単である。

【００６５】アドレス合成部１８は、画素カウンタ１１
のカウント値ｐｉｘｅｌｃｔとラインカウンタ１５のカ
ウント値ｌｉｎｅｃｔとブロック先頭アドレスｂｈｅａ
ｄを受けて、アドレスの合成を行う。合成されたアドレ
スは、１４ビットのアドレスデータを構成し、バッファ
（２Ａ，２Ｂ）をアクセスするためのアドレスとして用
いられる。

【００６６】図９は、図８のアドレス発生回路がアドレ
ス生成を行う処理手順を示すフローチャートである。ま
ず、ステップＳ１において、初期化のため、画素カウン
タ（１１）のカウント値ｐｉｘｅｌｃｔ、ラインカウン
タ（１５）のカウント値ｌｉｎｅｃｔ、ブロックセット
カウンタ（１３）のカウント値ｂｌｏｃｋｃｔおよびブ
ロック先頭アドレス合成部（１７）のブロック先頭アド
レスｂｈｅａｄをそれぞれ０にリセットする。

【００６７】ステップＳ２では、比較器（１２）により
画素カウント値ｐｉｘｅｌｃｔが定数ｂｌｅｎｄ（＝３
２）であるか否かが調べられる。初期時のカウント値ｐ
ｉｘｅｌｃｔは、０にリセットされているので、最初は
ステップＳ３へ進む。

【００６８】ステップＳ３では、アドレス合成部（１
８）が、カウント値ｐｉｘｅｌｃｔ，ｌｉｎｅｃｔ，ｂ
ｈｅａｄを用いて、アドレスの合成を行い、バッファ
（２Ａ，２Ｂ）のアドレスを出力する。アドレス合成の
詳細は、後に説明する。

【００６９】ステップＳ４では、画素カウンタ（１１）
がカウント値ｐｉｘｅｌｃｔをインクリメントする。そ
の後、ステップＳ２へ戻る。ステップＳ２において、カ
ウント値ｐｉｘｅｌｃｔが定数ｂｌｅｎｄ（＝３２）に
達するまで、以上のアドレス合成（ステップＳ３）の処
理とカウント値ｐｉｘｅｌｃｔのインクリメント（ステ
ップＳ４）の処理を繰り返す。

【００７０】カウント値ｐｉｘｅｌｃｔが定数ｂｌｅｎ
ｄ（＝３２）に達すると、１ブロックセット内の１ライ
ン分のデータのアドレス合成（ステップＳ３）が終了し
たことを示すので、ステップＳ５へ進む。

【００７１】ステップＳ５では、ブロックセットカウン
タ（１３）がカウント値ｂｌｏｃｋｃｔをインクリメン
トし、ブロック先頭アドレス合成部（１７）が変数レジ
スタｂｈｅａｄに定数ｂｌｅｎｇｔｈ（＝２５６）を加
算する。

【００７２】定数ｂｌｅｎｇｔｈは、１ブロックセット
のデータ数であるので、ｂｈｅａｄに定数ｂｌｅｎｇｔ
ｈを加算することにより、次のブロックセットの先頭ア
ドレスを指定することができる。

【００７３】ステップＳ６では、比較器（１４）により
ブロックセットカウント値ｂｌｏｃｋｃｔが定数ｂｅｎ
ｄ（＝６４）であるか否かが調べられる。初回は、カウ
ント値ｂｌｏｃｋｃｔが１であるので、ステップＳ７へ
進む。

【００７４】ステップＳ７では、画素カウンタ（１１）
がカウント値ｐｉｘｅｌｃｔを０にリセットする。その
後、ステップＳ３へ戻り、ステップＳ２〜ステップＳ４
のループ処理を繰り返すことにより、ブロックセットカ
ウント値ｂｌｏｃｋｃｔ＝１について、画素カウント値
ｐｉｘｅｌｃｔが０から定数ｂｌｅｎｄ（＝３２）まで
のアドレス合成を行う。

【００７５】ステップＳ６において、ブロックセットカ
ウント値ｂｌｏｃｋｃｔが定数ｂｅｎｄ（＝６４）に達
すると、１ライン中の全てのデータのアドレスが合成さ
れることを示すので、ステップＳ８へ進む。定数ｂｅｎ
ｄは、１ライン中のブロックセット数であるので、１ラ
イン中の全てのブロックセットについてのアドレスが合
成されたことになる。

【００７６】ステップＳ８では、ラインカウンタ（１
５）がカウント値ｌｉｎｅｃｔをインクリメントする。
ステップＳ９では、比較器（１４）により、ラインカウ
ント値ｌｉｅｎｃｔが定数ｌｅｎｄ（＝８）であるか否
かが調べられる。初回は、カウント値ｌｉｎｅｃｔが１
であるので、ステップＳ１０へ進む。

【００７７】ステップＳ１０では、ブロックセットカウ
ンタ（１５）が、カウント値ｂｌｏｃｋｃｔを０にリセ
ットする。その後、ステップＳ７へ戻り、ステップＳ２
〜ステップＳ７のループ処理を繰り返し、ラインカウン
ト値ｌｉｎｅｃｔ＝１におけるアドレス合成を行う。

【００７８】ステップＳ９において、ラインカウント値
ｌｉｎｅｃｔが定数ｌｅｎｄ（＝８）に達すると、全て
のラインのデータのアドレスが合成されたことを示すの
で、処理は終了する。定数ｌｅｎｄは、１ブロック内の
ライン数であるので、全てのラインのデータのアドレス
が合成され、図１に示すバッファ２Ａまたはバッファ２
Ｂの容量ｐａｘ×ｎ画素分のアドレスが生成される。

【００７９】図１０は、ｍ×ｎ画素のブロックに分割さ
れるカラー（ＹＣｂＣｒ）画像を示す。このＹＣｂＣｒ
画像は、４：２：２であり、Ｙ画像、Ｃｂ画像、Ｃｒ画
像に分けることができる。

【００８０】Ｙ画像は、ｍ×ｎ画素からなるＹ０，Ｙ
１，Ｙ２，Ｙ３等のブロックからなり、Ｃｂ画像はｍ×
ｎ画素からなるＣｂ０，Ｃｂ２等のブロックからなり、
Ｃｒ画像はｍ×ｎ画素からなるＣｒ０，Ｃｒ２等のブロ
ックからなる。１ブロックセットは、（Ｙ０，Ｙ１，Ｃ
ｂ０，Ｃｒ０）または（Ｙ２，Ｙ３，Ｃｂ２，Ｃｒ２）
の組み等で表される。

【００８１】図１１は、図１０に示すブロックＹ０のブ
ロックデータの並びを示す概略図である。以下、１６進
表示は数字の後に（ｈ）を付けて表す。ブロックＹ０
は、例えばｍ×ｎ（８×８）画素で２次元に構成され
る。その場合、ブロックＹ０は８ラインＬ０〜Ｌ７で構
成され、１つのラインＬは８画素からなる。

【００８２】ライン０（Ｌ０）は８つの輝度データｙ０
〜ｙ７、ライン１（Ｌ１）は輝度データｙ８〜ｙｆ
（ｈ）、ライン２（Ｌ２）は輝度データｙ１０（ｈ）〜
ｙ１７（ｈ）、ライン３（Ｌ３）は輝度データｙ１８
（ｈ）〜ｙ１ｆ（ｈ）、ライン４（Ｌ４）は輝度データ
ｙ２０（ｈ）〜ｙ２７（ｈ）、ライン５（Ｌ５）は輝度
データｙ２８（ｈ）〜ｙ２ｆ（ｈ）、ライン６（Ｌ６）
は輝度データｙ３０（ｈ）〜ｙ３７（ｈ）、ライン７
（Ｌ７）は輝度データｙ３８（ｈ）〜ｙ３ｆ（ｈ）から
なる。

【００８３】ブロックデータは、ｙ０〜ｙ７、ｙ８〜ｙ
ｆ（ｈ）、ｙ１０（ｈ）〜ｙ１７（ｈ）、ｙ１８（ｈ）
〜ｙ１ｆ（ｈ）、ｙ２０（ｈ）〜ｙ２７（ｈ）、ｙ２８
（ｈ）〜ｙ２ｆ（ｈ）、ｙ３０（ｈ）〜ｙ３７（ｈ）、
ｙ３８（ｈ）〜ｙ３ｆ（ｈ）の順番で構成される。

【００８４】図１２は、図２または図３に示したバッフ
ァ２Ａ，２Ｂに記憶される４：２：２のブロックデータ
の例を示すメモリマップである。アドレス発生回路
（６）またはインクリメンタ（７）は、バッファ（２
Ａ，２Ｂ）に対して、ブロックデータの書き込みまたは
読み出しを行う。

【００８５】図１２（Ａ）は、バッファメモリ（２Ａ，
２Ｂ）に記憶されるブロックデータのメモリマップであ
る。バッファメモリには、Ｙ０，Ｙ１，Ｃｂ０，Ｃｒ
０，Ｙ２，Ｙ３，Ｃｂ２，Ｃｒ２，・・・の順番で各ブ
ロックのデータが記憶される。各ブロックの先頭アドレ
スは、それぞれ０，４０（ｈ），８０（ｈ），ｃ０
（ｈ），１００（ｈ），１４０（ｈ），１８０（ｈ），
１ｃ０（ｈ），・・・である。各ブロックは、ｍ×ｎ
（８×８＝４０（ｈ））のデータからなる。

【００８６】ブロックセットは、（Ｙ０，Ｙ１，Ｃｂ
０，Ｃｒ０）または（Ｙ２，Ｙ３，Ｃｂ２，Ｃｒ２）の
組み等により構成される。また、各ブロックセットの先
頭アドレスは、定数ｂｌｅｎｇｔｈが１ブロックセット
のデータ数であることから、０，１００（ｈ）等のよう
に定数ｂｌｅｎｇｔｈ（２５６＝１００（ｈ））の倍数
になる。

【００８７】Ｙ成分ブロック（Ｙ０，Ｙ１，Ｙ２，Ｙ
３，・・・）とＣ成分ブロック（Ｃｂ０，Ｃｒ０，・・
・）に分けずに、図のように各成分のブロックを混ぜた
形式（例えば、（Ｙ０，Ｙ１，Ｃｂ０，Ｃｒ０）、（Ｙ
２，Ｙ３，Ｃｂ２，Ｃｒ２）、・・・）をブロックイン
ターリーブという。

【００８８】各成分ブロックに分かれているのであれ
ば、アドレス生成にさほど困らないが、本実施例のアド
レス発生回路によればブロックインターリーブの形式の
アドレスの生成をも可能にする。

【００８９】図１２（Ｂ）は、図１２（Ａ）のブロック
Ｙ０のブロックデータの詳細なメモリマップを示す。ブ
ロックＹ０は、ｎ（＝８）ライン分のデータ（Ｌ０〜Ｌ
７）を有する。ブロックデータは、ライン０（Ｌ０）か
らライン７（Ｌ７）まで順に並ぶ。各ラインは、図１１
に対応してｍ（＝８）のデータからなり、それぞれのラ
インの先頭アドレスは、０，８，１０（ｈ），１８
（ｈ），２０（ｈ），２８（ｈ），３０（ｈ），３８
（ｈ）となる。

【００９０】図１３は、４：２：２のアドレス発生回路
によるアドレス発生の例を示す。図８に示したようにア
ドレス合成部１８は、カウント値ｐｉｘｅｌｃｔ等を受
けて、バッファのアドレスを生成する。

【００９１】画素カウンタ（１１）のカウント値ｐｉｘ
ｅｌｃｔは、４ビットのデータである。０ビット目のデ
ータをｐｉｘｅｌｃｔ０、１ビット目のデータをｐｉｘ
ｅｌｃｔ１、２ビット目のデータをｐｉｘｅｌｃｔ２、
３ビット目のデータをｐｉｘｅｌｃｔ３、４ビット目の
データをｐｉｘｅｌｃｔ４とする。

【００９２】図の表に示す画素カウント値ｐｉｘｅｌｃ
ｔが０〜１ｆ（ｈ）のときは、最初の１ブロックセット
内のライン０（Ｌ０）のアドレス発生を示す。それ以降
のデータについても同様にして、アドレスが生成され
る。

【００９３】カウント値ｐｉｘｅｌｃｔが示す値の順
は、ラスタデータの並び順に相当し、生成されるアドレ
スはバッファに記憶されるブロックデータの並びであ
る。カウント値ｐｉｘｅｌｃｔ＝０〜３による最初のラ
スタデータＹＹＣｂＣｒのデータは、それぞれ０，１，
８０（ｈ），ｃ０（ｈ）のアドレスにおいてアクセスさ
れる。アドレス＝０，１は、図１２（Ａ）に示すブロッ
クＹ０の最初の２つのデータのアドレスであり、アドレ
ス＝８０（ｈ）はブロックＣｂ０の最初のデータのアド
レスであり、アドレス＝ｃ０（ｈ）はブロックＣｒ０の
最初のデータのアドレスである。

【００９４】表に示されるＣｂ成分またはＣｒ成分のｐ
ｉｘｅｌｃｔ１は常に１であり、Ｙ成分のｐｉｘｅｌｃ
ｔ１は０である。Ｙ成分のブロックとＣ成分のブロック
の各々のアドレスを同定するには、ｐｉｘｅｌｃｔ０，
ｐｉｘｅｌｃｔ２，ｐｉｘｅｌｃｔ３，ｐｉｘｅｌｃｔ
４を用いればよい。ただし、Ｃ成分のブロックについて
は、Ｙ成分と異なるアドレスを生成するためｐｉｘｅｌ
ｃｔ２も用いる。

【００９５】以上の表に示すアドレスを発生させるアド
レス発生回路の構成を次に示す。図１４は、図８に示し
たアドレス発生回路の４：２：２の場合のアドレス合成
部１８の構成を示す。アドレス合成部１８は、カウント
値ｐｉｘｅｌｃｔ，ｌｉｎｅｃｔ，ｂｈｅａｄを受け
て、バッファ（２Ａ，２Ｂ）のアドレスを出力する。ｐ
ｉｘｅｌｃｔは、画素カウンタ（１１）のカウント値で
あり、ｌｉｎｅｃｔはラインカウンタ（１５）のカウン
ト値であり、ｂｈｅａｄはブロック先頭アドレス合成部
（１７）により合成されるブロック先頭アドレスであ
る。

【００９６】Ｙアドレス発生回路２１およびＣアドレス
発生回路２２は、入力値ｐｉｘｅｌｃｔ，ｌｉｎｅｃ
ｔ，ｂｈｅａｄを受けて、バッファのアドレスを生成す
る。Ｙアドレス発生回路２１は、Ｙ成分のデータのアド
レスを生成し、Ｃアドレス発生回路２２はＣｂ成分およ
びＣｒ成分のデータのアドレスを生成する。

【００９７】入力値ｐｉｘｅｌｃｔは、５ビットのカウ
ント値であり、その中の第１ビット（下位から２ビット
目）のビットデータがｐｉｘｅｌｃｔ１である。図１３
の表に示すように、ビットデータｐｉｘｅｌｃｔ１が０
のときにはＹ成分のデータが処理され、ｐｉｘｅｌｃｔ
１が１のときにはＣｂ成分またはＣｒ成分のデータが処
理される。

【００９８】図１４において、ｐｉｘｅｌｃｔ１は、ス
イッチ２３に入力される。スイッチ２３は、Ｙアドレス
発生回路２１により生成されるアドレスとＣアドレス発
生回路２２により生成されるアドレスのいずれかを選択
する。スイッチ２３により選択されたアドレスが、アド
レス合成部１８の出力アドレスとなる。

【００９９】スイッチ２３は、ｐｉｘｅｌｃｔ１が０で
あれば、Ｙ成分のデータについての処理であるので、Ｙ
アドレス発生回路２１を選択し、ｐｉｘｅｌｃｔ１が１
であればＣｂ成分またはＣｒ成分の処理であるので、Ｃ
アドレス発生回路２２を選択して、バッファのアドレス
を特定する。

【０１００】図１５は、４：２：２の場合の図１４に示
したＹアドレス発生回路２１およびＣアドレス発生回路
２２の構成を示す。ビットデータｐｉｘｅｌｃｔ１が０
のときには、Ｙアドレス発生回路によりアドレスが生成
され、ｐｉｘｅｌｃｔ１が１のときには、Ｃアドレス発
生回路によりアドレスが生成される。

【０１０１】図１５（Ａ）は、Ｙアドレス発生回路２１
の構成を示す。Ｙアドレス発生回路２１は、入力値ｐｉ
ｘｅｌｃｔ，ｌｉｎｅｃｔ，ｂｈｅａｄを受けて、バッ
ファのアドレスを生成する。

【０１０２】ｐｉｘｅｌｃｔは、５ビットのデータであ
り、下位から順番にｐｉｘｅｌｃｔ０，ｐｉｘｅｌｃｔ
１，ｐｉｘｅｌｃｔ２，ｐｉｘｅｌｃｔ３，ｐｉｘｅｌ
ｃｔ４の５つのビットデータに分けることができる。Ｙ
アドレス発生回路２１は、この５つのビットデータの内
の４つ（ｐｉｘｅｌｃｔ０，ｐｉｘｅｌｃｔ２，ｐｉｘ
ｅｌｃｔ３，ｐｉｘｅｌｃｔ４）を入力値として用い
る。

【０１０３】したがって、Ｙアドレス発生回路２１への
入力信号は、４つのビットデータｐｉｘｅｌｃｔ０，ｐ
ｉｘｅｌｃｔ２，ｐｉｘｅｌｃｔ３，ｐｉｘｅｌｃｔ４
と、複数ビットのデータｌｉｎｅｃｔ，ｂｈｅａｄであ
る。

【０１０４】各データは、それぞれ所定の係数倍が行わ
れた後に加算器３５により加算される。まず、ｐｉｘｅ
ｌｃｔ０は、直接加算器３５に入力される。ｐｉｘｅｌ
ｃｔ２は、１ビットシフタ３１により左１ビットシフト
されることにより、２（＝２ ¹ ）倍されて加算器３５に
入力される。ｐｉｘｅｌｃｔ３は、２ビットシフタ３２
により左２ビットシフトされることにより、４（＝
２² ）倍されて加算器３５に入力される。ｐｉｘｅｌｃ
ｔ４は、６ビットシフタ３３により左６ビットシフトさ
れることにより、６４（＝２⁶ ）倍されて加算器３５に
入力される。

【０１０５】ｌｉｎｅｃｔは、３ビットシフタ３４によ
り左３ビットシフトされることにより、８（＝２³ ）倍
されて加算器３５に入力される。ｂｈｅａｄは、直接加
算器３５に入力される。

【０１０６】加算器３５は、以上により入力された値を
全て加算する。加算された値は、Ｙ成分のデータのアド
レスとして出力される。以上のＹアドレス発生回路２１
により生成されるアドレスａｄｄｒｅｓｓは、以下の式
で表すことができる。

【０１０７】ａｄｄｒｅｓｓ＝ｂｈｅａｄ＋ｐｉｘｅｌ
ｃｔ４×６４＋ｌｉｎｅｃｔ×８＋ｐｉｘｅｌｃｔ３×
４＋ｐｉｘｅｌｃｔ２×２＋ｐｉｘｅｌｃｔ０ 図１５（Ｂ）は、Ｃアドレス発生回路２２の構成を示
す。Ｃアドレス発生回路２２は、入力値ｐｉｘｅｌｃｔ
０〜ｐｉｘｅｌｃｔ４，ｌｉｎｅｃｔ，ｂｈｅａｄを受
けて、バッファのアドレスを生成する。

【０１０８】ｐｉｘｅｌｃｔ０は、直接加算器３７に入
力される。ｐｉｘｅｌｃｔ１は、１ビットシフタ３６に
より左１ビットシフトされることにより、２（＝２¹ ）
倍されて加算器３７に入力される。加算器３７により加
算された値は、６ビットシフタ３８により左６ビットシ
フトされることにより、６４（＝２⁶ ）倍されて加算器
４２に入力される。

【０１０９】ｐｉｘｅｌｃｔ２は、直接加算器４２に入
力される。ｐｉｘｅｌｃｔ３は、１ビットシフタ３９に
より左１ビットシフトされることにより、２（＝２¹ ）
倍されて加算器４２に入力される。ｐｉｘｅｌｃｔ４
は、２ビットシフタ４０により左２ビットシフトされる
ことにより、４（＝２² ）倍されて加算器４２に入力さ
れる。

【０１１０】ｌｉｎｅｃｔは、３ビットシフタ４１によ
り左３ビットシフトされることにより、８（＝２³ ）倍
されて加算器４２に入力される。ｂｈｅａｄは、直接加
算器４２に入力される。

【０１１１】加算器４２は、以上により入力された値を
全て加算する。加算された値は、Ｃｂ成分またはＣｒ成
分のデータのアドレスとして出力される。以上のＣアド
レス発生回路２２により生成されるアドレスａｄｄｒｅ
ｓｓは、以下の式で表すことができる。

【０１１２】ａｄｄｒｅｓｓ＝ｂｈｅａｄ＋（ｐｉｘｅ
ｌｃｔ１×２＋ｐｉｘｅｌｃｔ０）×６４＋ｌｉｎｅｃ
ｔ×８＋ｐｉｘｅｌｃｔ４×４＋ｐｉｘｅｌｃｔ３×２
＋ｐｉｘｅｌｃｔ２ 生成されたアドレスａｄｄｒｅｓｓは、バッファにブロ
ックデータを書き込んだり、バッファからブロックデー
タを読み出したりする際のアドレスとして用いられる。

【０１１３】以上のように、Ｙアドレス発生回路２１お
よびＣアドレス発生回路２２は、ビットシフタおよび加
算器により構成することが可能であるので、回路構成が
簡単になる。

【０１１４】以上の４：２：２の場合は、ＹＹＣｂＣｒ
の順のラスタデータを扱う場合についてであるが、同じ
４：２：２であっても異なる順序のラスタデータ方式も
ある。次は、ＹＣｂＹＣｒのデータ順の４：２：２の場
合について説明する。

【０１１５】図１６は、ＹＣｂＹＣｒの順の４：２：２
の場合において、バッファメモリに記憶されるブロック
データの例である。アドレス発生回路（６）またはイン
クリメンタ（７）は、バッファメモリ（２Ａ，２Ｂ）に
対して、ブロックデータの書き込みまたは読み出しを行
う。

【０１１６】バッファメモリには、前述のＹＹＣｂＣｒ
の例と同様にＹ０，Ｙ１，Ｃｂ０，Ｃｒ０，Ｙ２，Ｙ
３，Ｃｂ２，Ｃｒ２，・・・の順番で各ブロックのデー
タが記憶される。各ブロックの先頭アドレスは、それぞ
れ０，４０（ｈ），８０（ｈ），ｃ０（ｈ），１００
（ｈ），１４０（ｈ），１８０（ｈ），１ｃ０（ｈ），
・・・である。

【０１１７】ブロックセットは、（Ｙ０，Ｙ１，Ｃｂ
０，Ｃｒ０）または（Ｙ２，Ｙ３，Ｃｂ２，Ｃｒ２）の
組み等により構成される。各ブロックセットの先頭アド
レスは、０，１００（ｈ）等のように定数ｂｌｅｎｇｔ
ｈ（２５６＝１００（ｈ））の倍数である。

【０１１８】ブロックＹ０内のメモリマップは、図１２
（Ｂ）に示したものと同じである。図１７は、ＹＣｂＹ
Ｃｒの順の４：２：２の場合におけるアドレス発生の例
を示す。アドレス発生回路は、前述の実施例と同様に画
素カウント値ｐｉｘｅｌｃｔ等を受けて、バッファのア
ドレスを生成する。

【０１１９】画素カウント値ｐｉｘｅｌｃｔは、５つの
ビットデータｐｉｘｅｌｃｔ０，ｐｉｘｅｌｃｔ１，ｐ
ｉｘｅｌｃｔ２，ｐｉｘｅｌｃｔ３，ｐｉｘｅｌｃｔ４
からなる。

【０１２０】図の表に示す、画素カウント値ｐｉｘｅｌ
ｃｔ＝０〜１ｆ（ｈ）は、最初の１ブロックセット内の
ライン０（Ｌ０）のアドレス発生例である。カウント値
ｐｉｘｅｌｃｔが示す値の順は、ラスタデータの並び順
に相当し、生成されるアドレスはバッファに記憶される
ブロックデータのアドレスである。

【０１２１】例えば、カウント値ｐｉｘｅｌｃｔ＝０〜
３による最初のデータＹＣｂＹＣｒのアドレスは、それ
ぞれ０，８０（ｈ），１，ｃ０（ｈ）となる。アドレス
＝０は、図１６に示すブロックＹ０の最初のデータのア
ドレスであり、アドレス＝８０（ｈ）はブロックＣｂ０
の最初のデータのアドレスであり、アドレス＝１はブロ
ックＹ０の２番目のデータのアドレスであり、アドレス
＝ｃ０（ｈ）はブロックＣｒ０の最初のデータのアドレ
スである。これにより、ラスタデータはＹＣｂＹＣｒの
順になる。

【０１２２】図１３に示したＹＹＣｂＣｒの場合は、ｐ
ｉｘｅｌｃｔ１が１のときにＣｂまたはＣｒ成分であ
り、０のときにＹ成分であった。今回のＹＣｂＹＣｒの
場合は、ｐｉｘｅｌｃｔ１が１のときにＣｂまたはＣｒ
成分であり、０のときにＹ成分である。Ｙ成分のブロッ
クとＣ成分のブロックの各々のアドレスを同定するに
は、ｐｉｘｅｌｃｔ１，ｐｉｘｅｌｃｔ２，ｐｉｘｅｌ
ｃｔ３，ｐｉｘｅｌｃｔ４を用いればよい。ただし、Ｃ
成分のブロックについては、Ｙ成分と異なるアドレスを
生成するためｐｉｘｅｌｃｔ０も用いる。

【０１２３】以上の表に示すアドレスを発生させるため
のアドレス発生回路の構成を次に示す。図１８は、ＹＣ
ｂＹＣｒの４：２：２の場合におけるＹアドレス発生回
路２１およびＣアドレス発生回路２２の構成を示す。

【０１２４】図１４のアドレス合成部１８では、ビット
データｐｉｘｅｌｃｔ１がスイッチ２３を制御して、Ｙ
アドレス発生回路２１またはＣアドレス発生回路２２の
いずれかを選択していたが、今回の場合はビットデータ
ｐｉｘｅｌｃｔ０がスイッチを制御する。ビットデータ
ｐｉｘｅｌｃｔ０が０のときには、Ｙアドレス発生回路
２１によりアドレスが生成され、ｐｉｘｅｌｃｔ０が１
のときには、Ｃアドレス発生回路２２によりアドレスが
生成される。

【０１２５】図１８（Ａ）は、Ｙアドレス発生回路２１
の構成を示す。Ｙアドレス発生回路２１は、入力値ｐｉ
ｘｅｌｃｔ，ｌｉｎｅｃｔ，ｂｈｅａｄを受けて、バッ
ファのアドレスを生成する。

【０１２６】ｐｉｘｅｌｃｔは、５ビットのデータであ
り、５つのビットデータの内の４つ（ｐｉｘｅｌｃｔ
１，ｐｉｘｅｌｃｔ２，ｐｉｘｅｌｃｔ３，ｐｉｘｅｌ
ｃｔ４）がＹアドレス発生回路２１に入力される。

【０１２７】Ｙアドレス発生回路２１への入力信号は、
４つのビットデータｐｉｘｅｌｃｔ１，ｐｉｘｅｌｃｔ
２，ｐｉｘｅｌｃｔ３，ｐｉｘｅｌｃｔ４、および複数
ビットのデータｌｉｎｅｃｔ，ｂｈｅａｄである。

【０１２８】ｐｉｘｅｌｃｔ１は、直接加算器４９に入
力される。ｐｉｘｅｌｃｔ２は、１ビットシフタ４５に
より左１ビットシフトされることにより、２（＝２¹ ）
倍されて加算器４９に入力される。ｐｉｘｅｌｃｔ３
は、２ビットシフタ４６により左２ビットシフトされる
ことにより、４（＝２² ）倍されて加算器４９に入力さ
れる。ｐｉｘｅｌｃｔ４は、６ビットシフタ４７により
左６ビットシフトされることにより、６４（＝２⁶ ）倍
されて加算器４９に入力される。

【０１２９】ｌｉｎｅｃｔは、３ビットシフタ４８によ
り左３ビットシフトされることにより、８（＝２³ ）倍
されて加算器４９に入力される。ｂｈｅａｄは、直接加
算器４９に入力される。

【０１３０】加算器４９は、以上により入力された値を
全て加算する。加算された値は、Ｙ成分のデータのバッ
ファアドレスとして出力される。以上のＹアドレス発生
回路２１により生成されるアドレスａｄｄｒｅｓｓは、
以下の式で表すことができる。

【０１３１】ａｄｄｒｅｓｓ＝ｂｈｅａｄ＋ｐｉｘｅｌ
ｃｔ４×６４＋ｌｉｎｅｃｔ×８＋ｐｉｘｅｌｃｔ３×
４＋ｐｉｘｅｌｃｔ２×２＋ｐｉｘｅｌｃｔ１ 図１８（Ｂ）は、Ｃアドレス発生回路２２の構成を示
す。Ｃアドレス発生回路２２は、入力値ｐｉｘｅｌｃｔ
０〜ｐｉｘｅｌｃｔ４，ｌｉｎｅｃｔ，ｂｈｅａｄを受
けて、バッファのアドレスを生成する。

【０１３２】ｐｉｘｅｌｃｔ０は、１ビットシフタ５０
により左１ビットシフトされることにより、２（＝
２¹ ）倍されて加算器５１に入力される。ｐｉｘｅｌｃ
ｔ１は、直接加算器５１に入力される。加算器５１によ
り加算された値は、６ビットシフタ５２により左６ビッ
トシフトされることにより、６４（＝２⁶ ）倍されて加
算器５６に入力される。

【０１３３】ｐｉｘｅｌｃｔ２は、直接加算器５６に入
力される。ｐｉｘｅｌｃｔ３は、乗算器５３により３倍
されて加算器５６に入力される。ｐｉｘｅｌｃｔ４は、
２ビットシフタ５４により左２ビットシフトされること
により、４（＝２² ）倍されて加算器５６に入力され
る。

【０１３４】ｌｉｎｅｃｔは、３ビットシフタ５５によ
り左３ビットシフトされることにより、８（＝２³ ）倍
されて加算器５６に入力される。ｂｈｅａｄは、直接加
算器５６に入力される。

【０１３５】加算器５６は、以上により入力された値を
全て加算する。加算された値は、Ｃｂ成分またはＣｒ成
分のデータのバッファアドレスとして出力される。以上
のＣアドレス発生回路２２により生成されるアドレスａ
ｄｄｒｅｓｓは、以下の式で表すことができる。

【０１３６】ａｄｄｒｅｓｓ＝ｂｈｅａｄ＋（ｐｉｘｅ
ｌｃｔ０×２＋ｐｉｘｅｌｃｔ１）×６４＋ｌｉｎｅｃ
ｔ×８＋ｐｉｘｅｌｃｔ４×４＋ｐｉｘｅｌｃｔ３×３
＋ｐｉｘｅｌｃｔ２ 生成されたアドレスａｄｄｒｅｓｓは、バッファにブロ
ックデータを書き込んだり、バッファからブロックデー
タを読み出したりする際のアドレスとして用いられる。

【０１３７】次は、４：１：１の場合のアドレス発生に
ついて説明する。図１９は、４：１：１の場合におい
て、バッファメモリに記憶されるブロックデータの例で
ある。アドレス発生回路（６）またはインクリメンタ
（７）は、バッファメモリ（２Ａ，２Ｂ）に対して、ブ
ロックデータの書き込みまたは読み出しを行う。

【０１３８】バッファメモリには、Ｙ０，Ｙ１，Ｙ２，
Ｙ３，Ｃｂ０，Ｃｒ０，Ｙ４，Ｙ５，・・・の順番で各
ブロックのデータが記憶される。各ブロックの先頭アド
レスは、それぞれ０，４０（ｈ），８０（ｈ），ｃ０
（ｈ），１００（ｈ），１４０（ｈ），１８０（ｈ），
１ｃ０（ｈ），・・・である。ブロックセットは、例え
ば（Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｃｂ０，Ｃｒ０）の組み
である。

【０１３９】図２０は、４：１：１の場合のアドレス発
生例を示す。アドレス発生回路は、画素カウント値ｐｉ
ｘｅｌｃｔ等を受けて、バッファのアドレスを生成す
る。画素カウント値ｐｉｘｅｌｃｔは、６ビットのデー
タであり、下位から順番にｐｉｘｅｌｃｔ０，ｐｉｘｅ
ｌｃｔ１，ｐｉｘｅｌｃｔ２，ｐｉｘｅｌｃｔ３，ｐｉ
ｘｅｌｃｔ４，ｐｉｘｅｌｃｔ５の６つのビットデータ
からなる。

【０１４０】図の表に示す画素カウント値ｐｉｘｅｌｃ
ｔ＝０〜３ｆ（ｈ）は、最初の１ブロックセット内のラ
イン０（Ｌ０）のアドレス発生例である。図９のフロー
チャートのステップＳ２に示したように、カウント値ｐ
ｉｘｅｌｃｔは０から定数ｂｌｅｎｄまでカウントされ
る。図４の表における４：１：１の場合は、 ｂｌｅｎｄ＝ｍ×６ ＝８×６ ＝３０（ｈ） であると示した。

【０１４１】しかし、実際には、定数ｂｌｅｎｄ’（＝
４０（ｈ））との比較を行うことにより、ｐｉｘｅｌｃ
ｔ＝０〜３ｆ（ｈ）のカウントを行う。その理由を次に
説明する。

【０１４２】４：２：２の場合は、１ブロックセットが
ＹＹＣｂＣｒの４つで構成されるので、Ｙ成分（Ｙ，
Ｙ）とＣ成分（Ｃｂ，Ｃｒ）が共に２つずつである。し
かし、４：１：１の場合は、１ブロックセットがＹＹＹ
ＹＣｂＣｒの６つで構成されるため、Ｙ成分（Ｙ，Ｙ，
Ｙ，Ｙ）とＣ成分（Ｃｂ，Ｃｒ）の数が異なる。したが
って、図２０の表に示すように、ラスタデータはＹＹＣ
ｂＣｒＹＹ××としている。×は、何の値でもよいダミ
ーデータに相当し、画像のデータとしては扱われない箇
所である。このようなダミーデータを扱うために、定数
ｂｌｅｎｄ’は ｂｌｅｎｄ’＝ｂｌｅｎｄ＋ｂｌｅｎｄ／３ ＝３０（ｈ）＋３０（ｈ）／３ ＝４０（ｈ） となる。定数ｂｌｅｎｄは、１ブロックセット内の１ラ
イン分のデータ数である。

【０１４３】カウント値ｐｉｘｅｌｃｔが示す順は、ラ
スタデータの並び順に相当し、生成されるアドレスはバ
ッファに記憶されるブロックデータを構成するアドレス
である。

【０１４４】例えば、カウント値ｐｉｘｅｌｃｔ＝０〜
７による最初のデータＹＹＣｂＣｒＹＹ××のアドレス
は、それぞれ０，１，１００（ｈ），１４０（ｈ），
２，３，×，×となる。アドレス＝０，１は、図１９に
示すブロックＹ０の最初の２つのデータのアドレスであ
り、アドレス＝１００（ｈ）はブロックＣｂ０の最初の
データであり、アドレス＝１４０（ｈ）はブロックＣｒ
０の最初のデータであり、アドレス＝２，３はブロック
Ｙ０の３番目と４番目のデータのアドレスであり、アド
レス＝×はダミーデータのアドレスであり、所定のアド
レスに特定する必要はない。

【０１４５】表に示されるＣｂ成分またはＣｒ成分のｐ
ｉｘｅｌｃｔ１が常に１であり、Ｙ成分のｐｉｘｅｌｃ
ｔ１は０である。Ｙ成分のブロックとＣ成分のブロック
の各々のアドレスを同定するには、ｐｉｘｅｌｃｔ０，
ｐｉｘｅｌｃｔ２，ｐｉｘｅｌｃｔ３，ｐｉｘｅｌｃｔ
４，ｐｉｘｅｌｃｔ５を用いればよい。ただし、Ｃ成分
のブロックについては、Ｙ成分と異なるアドレスを生成
するためｐｉｘｅｌｃｔ１も用いる。

【０１４６】以上の表に示すアドレスを発生させるため
のアドレス発生回路の構成を次を示す。図２１は、４：
１：１の場合におけるＹアドレス発生回路２１およびＣ
アドレス発生回路２２の構成を示す。

【０１４７】図１４に示したように、アドレス合成部１
８は、ビットデータｐｉｘｅｌｃｔ１が０のときには、
Ｙアドレス発生回路２１によりアドレスが生成され、ｐ
ｉｘｅｌｃｔ１が１のときには、Ｃアドレス発生回路２
２によりアドレスが生成される。

【０１４８】図２１（Ａ）は、Ｙアドレス発生回路の構
成を示す。Ｙアドレス発生回路２１は、５つのビットデ
ータｐｉｘｅｌｃｔ０，ｐｉｘｅｌｃｔ２，ｐｉｘｅｌ
ｃｔ３，ｐｉｘｅｌｃｔ４，ｐｉｘｅｌｃｔ５、および
複数ビットのデータｌｉｎｅｃｔ，ｂｈｅａｄを受け
て、バッファのアドレスを生成する。

【０１４９】ｐｉｘｅｌｃｔ０は、直接加算器６７に入
力される。ｐｉｘｅｌｃｔ２は、１ビットシフタ６１に
より左１ビットシフトされることにより、２（＝２¹ ）
倍されて加算器６７に入力される。ｐｉｘｅｌｃｔ３
は、２ビットシフタ６２により左２ビットシフトされる
ことにより、４（＝２² ）倍されて加算器６７に入力さ
れる。

【０１５０】ｐｉｘｅｌｃｔ４は、直接加算器６４に入
力される。ｐｉｘｅｌｃｔ５は、１ビットシフタ６３に
より左１ビットシフトされることにより、２（＝２¹ ）
倍されて加算器６４に入力される。加算器６４により加
算された値は、６ビットシフタ６５により左６ビットシ
フトされることにより、６４（＝２⁶ ）倍されて加算器
６７に入力される。

【０１５１】ｌｉｎｅｃｔは、３ビットシフタ６６によ
り左３ビットシフトされることにより、８（＝２³ ）倍
されて加算器６７に入力される。ｂｈｅａｄは、直接加
算器６７に入力される。

【０１５２】加算器６７は、以上により入力された値を
全て加算する。加算された値は、Ｙ成分のデータのアド
レスとして出力される。以上のＹアドレス発生回路２１
により生成されるアドレスａｄｄｒｅｓｓは、以下の式
で表すことができる。

【０１５３】ａｄｄｒｅｓｓ＝ｂｈｅａｄ＋（ｐｉｘｅ
ｌｃｔ５×２＋ｐｉｘｅｌｃｔ４）×６４＋ｌｉｎｅｃ
ｔ×８＋ｐｉｘｅｌｃｔ３×４＋ｐｉｘｅｌｃｔ２×２
＋ｐｉｘｅｌｃｔ０ 図２１（Ｂ）は、Ｃアドレス発生回路２２の構成を示
す。Ｃアドレス発生回路２２は、入力値ｐｉｘｅｌｃｔ
０，ｐｉｘｅｌｃｔ１，ｐｉｘｅｌｃｔ３〜ｐｉｘｅｌ
ｃｔ５，ｌｉｎｅｃｔ，ｂｈｅａｄを受けて、アドレス
を生成する。

【０１５４】ｐｉｘｅｌｃｔ０は、直接加算器６９に入
力される。ｐｉｘｅｌｃｔ１は、２ビットシフタ６８に
より左２ビットシフトされることにより、４（＝２² ）
倍されて加算器６９に入力される。加算器６９により加
算された値は、６ビットシフタ７０により左６ビットシ
フトされることにより、６４（＝２⁶ ）倍されて加算器
７４に入力される。

【０１５５】ｐｉｘｅｌｃｔ３は、直接加算器７４に入
力される。ｐｉｘｅｌｃｔ４は、１ビットシフタ７１に
より左１ビットシフトされることにより、２（＝２¹ ）
倍されて加算器７４に入力される。ｐｉｘｅｌｃｔ５
は、２ビットシフタ７２により左２ビットシフトされる
ことにより、４（＝２² ）倍されて加算器７４に入力さ
れる。

【０１５６】ｌｉｎｅｃｔは、３ビットシフタ７３によ
り左３ビットシフトされることにより、８（＝２³ ）倍
されて加算器７４に入力される。ｂｈｅａｄは、直接加
算器７４に入力される。

【０１５７】加算器７４は、以上により入力された値を
全て加算する。加算された値は、Ｃｂ成分またはＣｒ成
分のデータのアドレスとして出力される。以上のＣアド
レス発生回路２２により生成されるアドレスａｄｄｒｅ
ｓｓは、以下の式で表すことができる。

【０１５８】ａｄｄｒｅｓｓ＝ｂｈｅａｄ＋（ｐｉｘｅ
ｌｃｔ１×４＋ｐｉｘｅｌｃｔ０）×６４＋ｌｉｎｅｃ
ｔ×８＋ｐｉｘｅｌｃｔ５×４＋ｐｉｘｅｌｃｔ４×２
＋ｐｉｘｅｌｃｔ３ 生成されたアドレスａｄｄｒｅｓｓは、バッファにブロ
ックデータを書き込んだり、バッファからブロックデー
タを読み出したりする際のアドレスとして用いられる。

【０１５９】次は、４：４：４の場合のアドレス発生に
ついて説明する。図２２は、４：４：４の場合におい
て、バッファメモリに記憶されるブロックデータの例で
ある。アドレス発生回路（６）またはインクリメンタ
（７）は、バッファメモリ（２Ａ，２Ｂ）に対して、ブ
ロックデータの書き込みまたは読み出しを行う。

【０１６０】バッファメモリには、Ｙ０，Ｃｂ０，Ｃｒ
０，Ｙ１，Ｃｂ１，Ｃｒ１，・・・の順番で各ブロック
のデータが記憶される。各ブロックの先頭アドレスは、
それぞれ０，４０（ｈ），８０（ｈ），ｃ０（ｈ），１
００（ｈ），１４０（ｈ），・・・である。ブロックセ
ットは、例えば（Ｙ０，Ｃｂ０，Ｃｒ０）または（Ｙ
１，Ｃｂ１，Ｃｒ１）等の組みである。

【０１６１】図２３は、４：４：４の場合のアドレス発
生例を示す。アドレス発生回路は、画素カウント値ｐｉ
ｘｅｌｃｔ等を受けて、アドレスを生成する。図の表に
示す画素カウント値ｐｉｘｅｌｃｔ＝０〜１ｆ（ｈ）
は、最初の１ブロックセット内のライン０（Ｌ０）のア
ドレス発生例である。図４の表において、４：４：４の
場合は、 ｂｌｅｎｄ＝ｍ×３ ＝８×３ ＝２４ であるとした。

【０１６２】しかし、４：１：１の場合と同様にダミー
データを用いるため、図９のフローチャートのステップ
Ｓ２では、定数ｂｌｅｎｄに代えて定数ｂｌｅｎｄ’を
用いる。この際の定数ｂｌｅｎｄ’は、 ｂｌｅｎｄ’＝ｂｌｅｎｄ＋ｂｌｅｎｄ／３ ＝２４＋２４／３ ＝３２＝２０（ｈ） となる。したがって、カウント値ｐｉｘｅｌｃｔ＝０〜
１ｆ（ｈ）のカウントが行われる。

【０１６３】カウント値ｐｉｘｅｌｃｔが示す値の順
は、ラスタデータの並び順に相当し、生成されるアドレ
スはバッファに記憶されるブロックデータを構成するア
ドレスである。

【０１６４】例えば、カウント値ｐｉｘｅｌｃｔ＝０〜
３による最初のデータＹＣｂＣｒ×のアドレスは、それ
ぞれ０，４０（ｈ），８０（ｈ），×となる。アドレス
＝０は、図２２に示すブロックＹ０の最初のデータのア
ドレスであり、アドレス＝４０（ｈ）はブロックＣｂ０
の最初のデータのアドレスであり、アドレス＝８０
（ｈ）はブロックＣｒ０の最初のデータであり、アドレ
ス＝×はダミーデータのアドレスであり、所定のアドレ
スに特定する必要はない。

【０１６５】以上の表に示すアドレスを発生させるため
のアドレス発生回路の構成を次に示す。図２４は、４：
４：４の場合におけるＹＣアドレス発生回路の構成を示
す。ＹＣアドレス発生回路は、図８のアドレス発生回路
中のアドレス合成部１８に相当し、全ての成分（Ｙ，Ｃ
ｂ，Ｃｒ）のデータのアドレスを生成する。

【０１６６】ＹＣアドレス発生回路は、入力値ｐｉｘｅ
ｌｃｔ０〜ｐｉｘｅｌｃｔ４，ｌｉｎｅｃｔ，ｂｈｅａ
ｄを受けて、アドレスを生成する。ｐｉｘｅｌｃｔ０
は、直接加算器８２に入力される。ｐｉｘｅｌｃｔ１
は、１ビットシフタ８１により左１ビットシフトされる
ことにより、２（＝２¹ ）倍されて加算器８２に入力さ
れる。加算器８２により加算された値は、６ビットシフ
タ８３により左６ビットシフトされることにより、６４
（＝２⁶ ）倍されて加算器８７に入力される。

【０１６７】ｐｉｘｅｌｃｔ２は、直接加算器８７に入
力される。ｐｉｘｅｌｃｔ３は、１ビットシフタ８４に
より左１ビットシフトされることにより、２（＝２¹ ）
倍されて加算器８７に入力される。ｐｉｘｅｌｃｔ４
は、２ビットシフタ８５により左２ビットシフトされる
ことにより、４（＝２² ）倍されて加算器８７に入力さ
れる。

【０１６８】ｌｉｎｅｃｔは、３ビットシフタ８６によ
り左３ビットシフトされることにより、８（＝２³ ）倍
されて加算器８７に入力される。ｂｈｅａｄは、直接加
算器８７に入力される。

【０１６９】加算器８７は、以上により入力された値を
全て加算し、Ｙ，Ｃｂ，Ｃｒの各成分のデータのアドレ
スを出力する。以上のＹＣアドレス発生回路により生成
されるアドレスａｄｄｒｅｓｓは、以下の式で表すこと
ができる。

【０１７０】ａｄｄｒｅｓｓ＝ｂｈｅａｄ＋（ｐｉｘｅ
ｌｃｔ１×２＋ｐｉｘｅｌｃｔ０）×６４＋ｌｉｎｅｃ
ｔ×８＋ｐｉｘｅｌｃｔ４×４＋ｐｉｘｅｌｃｔ３×２
＋ｐｉｘｅｌｃｔ２ 生成されたアドレスａｄｄｒｅｓｓは、バッファにブロ
ックデータを書き込んだり、バッファからブロックデー
タを読み出したりする際のアドレスとして用いられる。

【０１７１】本実施例によるアドレス発生回路は、図８
に示したように、４：２：２の場合には５ビットの画素
カウンタ１１と６ビットのブロックセットカウンタ１３
と３ビットのラインカウンタ１５の３つの小さなカウン
タを用いて構成することができる。カウンタ以外では、
ブロック先頭アドレス合成部１７は、８ビットシフタで
構成でき、アドレス合成部１８はビットシフタと加算器
で構成することができるので、単純な回路構成で実現す
ることができる。

【０１７２】また、外部から供給されるラスタデータま
たはブロックデータに対して、レジスタアレイを介さず
に、ラスタ／ブロック変換を行い直接バッファに書き込
んだり、バッファに記憶されているデータをラスタ／ブ
ロック変換して直接外部に供給することができるので、
変換回路全体の規模を小さくすることができ、変換され
るデータの遅延を抑えることができる。

【０１７３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１７４】

【発明の効果】以上説明したように、本発明によれば、
１ブロックの行数であるｎラインの全ての画像データに
ついてのメモリアドレスを連続して生成することによ
り、レジスタアレイを用いずに直接メモリにアクセスす
ることが可能であるので、回路規模の縮小または処理時
間の短縮を実現することができる。

【図面の簡単な説明】

【図１】ラスタデータとブロックデータへの変換を行う
変換回路の全体構成を示すブロック図である。

【図２】図２（Ａ）〜（Ｃ）は、ラスタデータからブロ
ックデータへの変換を行う動作例を示す概略図である。

【図３】図３（Ａ）〜（Ｃ）は、ブロックデータからラ
スタデータへの変換を行う動作例を示す概略図である。

【図４】ＹＣｂＣｒ画像において３種類のデータフォー
マットの定数を示す図表である。

【図５】４：２：２における定数ｂｌｅｎｄを説明する
ための概略図である。

【図６】４：２：２における定数ｂｌｅｎｇｔｈを説明
するための概略図である。

【図７】４：２：２における定数ｂｅｎｄを説明するた
めの概略図である。

【図８】図２または図３に示すアドレス発生回路の構成
を示すブロック図である。

【図９】図８のアドレス発生回路がアドレス生成を行う
処理手順を示すフローチャートである。

【図１０】ｍ×ｎ画素のブロックに分割されるカラー
（ＹＣｂＣｒ）画像を示す概略図である。

【図１１】図１０に示すブロックＹ０のブロックデータ
の並びを示す概略図である。

【図１２】図１２（Ａ）は、ＹＹＣｂＣｒの順の４：
２：２の場合において、バッファメモリに記憶されるブ
ロックデータのメモリマップであり、図１２（Ｂ）は、
ブロックＹ０の詳細なメモリマップである。

【図１３】ＹＹＣｂＣｒの４：２：２のアドレス発生回
路によるアドレス発生の例を示す図表である。

【図１４】図８に示すアドレス発生回路のアドレス合成
部の構成を示すブロック図である。

【図１５】ＹＹＣｂＣｒの４：２：２の場合のアドレス
発生回路を示す。図１５（Ａ）はＹアドレス発生回路の
構成を示すブロック図であり、図１５（Ｂ）はＣアドレ
ス発生回路の構成を示すブロック図である。

【図１６】ＹＣｂＹＣｒの順の４：２：２の場合におい
て、バッファメモリに記憶されるブロックデータのメモ
リマップである。

【図１７】ＹＣｂＹＣｒの４：２：２のアドレス発生回
路によるアドレス発生の例を示す図表である。

【図１８】ＹＣｂＹＣｒの４：２：２の場合のアドレス
発生回路を示す。図１８（Ａ）はＹアドレス発生回路の
構成を示すブロック図であり、図１８（Ｂ）はＣアドレ
ス発生回路の構成を示すブロック図である。

【図１９】４：１：１の場合において、バッファメモリ
に記憶されるブロックデータのメモリマップである。

【図２０】４：１：１のアドレス発生回路によるアドレ
ス発生の例を示す図表である。

【図２１】４：１：１の場合のアドレス発生回路を示
す。図２１（Ａ）はＹアドレス発生回路の構成を示すブ
ロック図であり、図２１（Ｂ）はＣアドレス発生回路の
構成を示すブロック図である。

【図２２】４：４：４の場合において、バッファメモリ
に記憶されるブロックデータのメモリマップである。

【図２３】４：４：４のアドレス発生回路によるアドレ
ス発生の例を示す図表である。

【図２４】４：４：４の場合のＹＣアドレス発生回路の
構成を示すブロック図である。

【符号の説明】

１ メモリコントローラ ２Ａ，２Ｂ バッファ ３ ラスタデータ ４ ブロックデータ ５ ブロック ６ アドレス発生回路 ７ インクリメンタ １１ 画素カウンタ １３ ブロックセットカウンタ １５ ラインカウンタ １２，１４，１６ 比較器 １７ ブロック先頭アドレス合成部 １８ アドレス合成部 ２１ Ｙアドレス発生回路 ２２ Ｃアドレス発生回路 ２３ スイッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ラスタデータと１ブロックがｎライン×
   ｍ画素からなるブロックデータとの間の変換を行うため
   のメモリアドレス発生器であって、 １ブロックセット内の１ライン内のデータの番号を先頭
   から最後まで順次増加するための画素カウンタ（１１）
   と、 前記画素カウンタが最後の番号まで増加し終わると、ブ
   ロックセットの番号を増加し、１ライン中に含まれるブ
   ロックセットの番号を先頭から最後まで順次増加するた
   めのブロックセットカウンタ（１３）と、 前記ブロックセットカウンタが最後の番号まで増加し終
   わると、ラインの番号を増加し、１ブロック内のライン
   の番号を先頭から最後まで順次増加するためのラインカ
   ウンタ（１５）と、 前記データの番号、ブロックセットの番号およびライン
   の番号に応じて、少なくともｎライン分の画像を読み書
   きするためのメモリアドレスを連続して生成するアドレ
   ス生成手段（１８）とを有するメモリアドレス発生器。
2. 【請求項２】 さらに、順次インクリメントを行うこと
   によりメモリアドレスを生成するアドレスインクリメン
   タ（７）と、 前記アドレス生成手段が生成するアドレス、または前記
   アドレスインクリメンタが生成するアドレスのいずれか
   一方を出力するアドレス出力手段（１）とを有する請求
   項１記載のメモリアドレス発生器。
3. 【請求項３】 前記アドレス出力手段は、ブロック構成
   の外部のメモリと共に用いるのに適し、前記外部のメモ
   リからラスタデータを入力する際には前記アドレス生成
   手段が生成するアドレスを出力し、外部のメモリへデー
   タをブロックデータとして出力する際には前記アドレス
   インクリメンタが生成するアドレスを出力して、ラスタ
   データからブロックデータへの変換を行う請求項２記載
   のメモリアドレス発生器。
4. 【請求項４】 前記アドレス出力手段は、ブロック構成
   の外部のメモリと共に用いるのに適し、前記外部のメモ
   リからブロックデータを入力する際には前記アドレスイ
   ンクリメンタが生成するアドレスを出力し、外部のメモ
   リへデータをラスタデータとして出力する際には前記ア
   ドレス生成手段が生成するアドレスを出力して、ブロッ
   クデータからラスタデータへの変換を行う請求項２記載
   のメモリアドレス発生器。