JPH0846488A - 切換コンデンサ回路およびそれを用いた切換コンデンサ・フィルター - Google Patents
切換コンデンサ回路およびそれを用いた切換コンデンサ・フィルターInfo
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- JPH0846488A JPH0846488A JP7097299A JP9729995A JPH0846488A JP H0846488 A JPH0846488 A JP H0846488A JP 7097299 A JP7097299 A JP 7097299A JP 9729995 A JP9729995 A JP 9729995A JP H0846488 A JPH0846488 A JP H0846488A
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Abstract
(57)【要約】
【目的】 回路の複雑さと，集積回路としての集積のた
めに必要な面積を大幅に増大させずに，調波ひずみが低
い切換コンデンサ回路を得る。 【構成】 少なくとも第１および第２の入力端子，およ
び，少なくとも第１の出力端子とを有しており，第１の
入力端子が第１の基準電位に接続されている少なくとも
１つの演算増幅器ＯＡ２を有し，演算増幅器ＯＡ２が，
スイッチＳＷ１を介して演算増幅器ＯＡ２の第２の入力
端子と第１の基準電位に交互に接続される第１の端子
と，スイッチＳＷ２を介して演算増幅器ＯＡ２の第１の
入力端子と第１の出力端子に交互に接続される回路ノー
ドＡに接続された第２の端子とを有するコンデンンサＣ
２を含んでいる少なくとも１つの負フィードバック・ネ
ットワークを備えた切換コンデンサ回路において，少な
くとも，回路ノードＡと第２の基準電位との間に接続さ
れたコンデンサＣＸを含んでいるものである。
めに必要な面積を大幅に増大させずに，調波ひずみが低
い切換コンデンサ回路を得る。 【構成】 少なくとも第１および第２の入力端子，およ
び，少なくとも第１の出力端子とを有しており，第１の
入力端子が第１の基準電位に接続されている少なくとも
１つの演算増幅器ＯＡ２を有し，演算増幅器ＯＡ２が，
スイッチＳＷ１を介して演算増幅器ＯＡ２の第２の入力
端子と第１の基準電位に交互に接続される第１の端子
と，スイッチＳＷ２を介して演算増幅器ＯＡ２の第１の
入力端子と第１の出力端子に交互に接続される回路ノー
ドＡに接続された第２の端子とを有するコンデンンサＣ
２を含んでいる少なくとも１つの負フィードバック・ネ
ットワークを備えた切換コンデンサ回路において，少な
くとも，回路ノードＡと第２の基準電位との間に接続さ
れたコンデンサＣＸを含んでいるものである。
Description
【０００１】
【産業上の利用分野】本発明は，切換コンデンサ回路お
よびそれを用いた切換コンデンサ・フィルターに関し，
特に，調波ひずみが少ない切換コンデンサ回路およびそ
れを用いた切換コンデンサ・フィルターに関するもので
ある。
よびそれを用いた切換コンデンサ・フィルターに関し，
特に，調波ひずみが少ない切換コンデンサ回路およびそ
れを用いた切換コンデンサ・フィルターに関するもので
ある。
【０００２】
【従来の技術】各種文献においては，簡略化されてＳＣ
回路とも呼ばれる切換コンデンサ回路は，クロック信号
およびそのクロック信号によって駆動される切換手段を
用いてサンプルされたアナログ信号に対して各種処理を
実行することができる回路である。
回路とも呼ばれる切換コンデンサ回路は，クロック信号
およびそのクロック信号によって駆動される切換手段を
用いてサンプルされたアナログ信号に対して各種処理を
実行することができる回路である。
【０００３】このＳＣ回路の一例としては，ＳＣフィル
ターを得るための基本回路を構成する，例えば，図６に
示すようなＳＣインテグレータ１がある。この例にあっ
ては，図６において，ＳＷ１，ＳＷ２，ＳＷ３およびＳ
Ｗ４により示されている４つの切換手段は，ＭＯＳトラ
ンジスタにより構成された電子スイッチであり，それぞ
れ，２つの別個の非重複位相クロック信号によって駆動
される。
ターを得るための基本回路を構成する，例えば，図６に
示すようなＳＣインテグレータ１がある。この例にあっ
ては，図６において，ＳＷ１，ＳＷ２，ＳＷ３およびＳ
Ｗ４により示されている４つの切換手段は，ＭＯＳトラ
ンジスタにより構成された電子スイッチであり，それぞ
れ，２つの別個の非重複位相クロック信号によって駆動
される。
【０００４】このような構成のＳＣインテグレータ１に
あっては，原則的に，ＳＣ回路のコンデンサ（Ｃ１〜Ｃ
３）に保存されている電荷には変化があってはならず，
したがって，電荷の伝送は正確なものでなければならな
い。
あっては，原則的に，ＳＣ回路のコンデンサ（Ｃ１〜Ｃ
３）に保存されている電荷には変化があってはならず，
したがって，電荷の伝送は正確なものでなければならな
い。
【０００５】しかしながら，上記切換手段として用いら
れるＭＯＳトランジスタのチャンネルに関連する寄生的
なキャパシタンスが存在するため，実際には，電荷の伝
送が正確には行われない。
れるＭＯＳトランジスタのチャンネルに関連する寄生的
なキャパシタンスが存在するため，実際には，電荷の伝
送が正確には行われない。
【０００６】実際，これらの寄生的なキャパシタンス
は，それぞれの切換手段の端子に現れる信号に比例した
量の電荷を保存してしまい，これらの電荷がコンデンサ
に送り込まれると，その信号が一定の（ＤＣ）信号であ
る場合には，システム内に電圧オフセットをつくりだし
てしまい，また，その信号が可変信号の場合には，ゲイ
ンのエラーや出力信号における一定量の調波ひずみをつ
くりだしてしまうという問題点があった。
は，それぞれの切換手段の端子に現れる信号に比例した
量の電荷を保存してしまい，これらの電荷がコンデンサ
に送り込まれると，その信号が一定の（ＤＣ）信号であ
る場合には，システム内に電圧オフセットをつくりだし
てしまい，また，その信号が可変信号の場合には，ゲイ
ンのエラーや出力信号における一定量の調波ひずみをつ
くりだしてしまうという問題点があった。
【０００７】また，「切換制御端子に関連した寄生的キ
ャパシタンスの影響を減らす切換コンデンサ・フィルタ
ーに関する切換方式』と題するＤ．Ｇ．Ｈａｉｇｈおよ
びＢ．Ｓｉｇｔｈによる１９８３年のＩＳＣＡＳには，
２つの非重複位相クロック信号を有するＳＣ回路は，こ
うした調波ひずみが４０−５０ｄＢと計算されている一
定のレベル以下に下げることは絶対に不可能であると記
述されているが，この切換コンデンサ回路における調波
ひずみの原因を減らすためのいくつかの方法が文献中に
述べられている。この問題は，実際に，切換手段として
用いられているＭＯＳトランジスタのチャンネルに関連
した上記の寄生的キャパシタンスの存在が原因となって
いる。
ャパシタンスの影響を減らす切換コンデンサ・フィルタ
ーに関する切換方式』と題するＤ．Ｇ．Ｈａｉｇｈおよ
びＢ．Ｓｉｇｔｈによる１９８３年のＩＳＣＡＳには，
２つの非重複位相クロック信号を有するＳＣ回路は，こ
うした調波ひずみが４０−５０ｄＢと計算されている一
定のレベル以下に下げることは絶対に不可能であると記
述されているが，この切換コンデンサ回路における調波
ひずみの原因を減らすためのいくつかの方法が文献中に
述べられている。この問題は，実際に，切換手段として
用いられているＭＯＳトランジスタのチャンネルに関連
した上記の寄生的キャパシタンスの存在が原因となって
いる。
【０００８】上記の調波ひずみを最小限に減少させるた
めの上記文献に提案されている方法とは，非重複位相を
有する４つの別個のクロック信号の使用に基づいている
ものであり，この方法は，当業者において「４位相クロ
ッキング」方式として知られている。
めの上記文献に提案されている方法とは，非重複位相を
有する４つの別個のクロック信号の使用に基づいている
ものであり，この方法は，当業者において「４位相クロ
ッキング」方式として知られている。
【０００９】さらに，別の論文（「切換コンデンサ回路
におけるスイッチ誘導ひずみについて」，ＩＳＣＡＳ，
１９８８年）で，Ｄ．Ｇ．ＨａｉｇｈおよびＪ．Ｔ．Ｔ
ａｙｌｏｒは，切換コンデンサ・フィルターにおいて
は，４クロック信号方式を用いた場合でも，調波ひずみ
は−６８ｄＢ範囲以下には決して低下しないと述べてい
る。
におけるスイッチ誘導ひずみについて」，ＩＳＣＡＳ，
１９８８年）で，Ｄ．Ｇ．ＨａｉｇｈおよびＪ．Ｔ．Ｔ
ａｙｌｏｒは，切換コンデンサ・フィルターにおいて
は，４クロック信号方式を用いた場合でも，調波ひずみ
は−６８ｄＢ範囲以下には決して低下しないと述べてい
る。
【００１０】こうした問題を解決するために，上記論文
では，クロック信号が１つの位相から別の位相に切り換
るための遷移時間を増大させることが提案されている。
しかしながら，ＳＣフィルターを，さらに調波ひずみレ
ベルを低くするように設計するためには，クロック信号
が１つの位相から別の位相に切り換るための遷移時間を
増大させるような方法は実際的なものではない。という
のは，それは非常に長い遷移時間を含んでいるからであ
る。
では，クロック信号が１つの位相から別の位相に切り換
るための遷移時間を増大させることが提案されている。
しかしながら，ＳＣフィルターを，さらに調波ひずみレ
ベルを低くするように設計するためには，クロック信号
が１つの位相から別の位相に切り換るための遷移時間を
増大させるような方法は実際的なものではない。という
のは，それは非常に長い遷移時間を含んでいるからであ
る。
【００１１】図６に示した通常の構成に基づくＳＣイン
テグレータ１の回路において，図中に示すＳＷ１，ＳＷ
２，ＳＷ３およびＳＷ４により示されている電子スイッ
チは，それぞれ，例えば，一対のｎ−チャンネルＭＯＳ
トランジスタ，あるいは，一対のｐ−チャンネル・トラ
ンジスタ，あるいは，一対のＣＭＯＳトランジスタによ
り構成することができる。この方式は，最も妥当な方法
で，電源供給信号と比較し得る入力／出力信号の値から
見て，現在の段階においては採用されるべき方式である
と考えられる。
テグレータ１の回路において，図中に示すＳＷ１，ＳＷ
２，ＳＷ３およびＳＷ４により示されている電子スイッ
チは，それぞれ，例えば，一対のｎ−チャンネルＭＯＳ
トランジスタ，あるいは，一対のｐ−チャンネル・トラ
ンジスタ，あるいは，一対のＣＭＯＳトランジスタによ
り構成することができる。この方式は，最も妥当な方法
で，電源供給信号と比較し得る入力／出力信号の値から
見て，現在の段階においては採用されるべき方式である
と考えられる。
【００１２】結合して１つのスイッチを構成する２つの
トランジスタは，それらの波長が図７に示されている信
号Ｆ１およびＦ２および信号Ｆ１ａおよびＦ２ａなどの
ように，時間上で重複していない２つのクロック信号に
よって駆動される。
トランジスタは，それらの波長が図７に示されている信
号Ｆ１およびＦ２および信号Ｆ１ａおよびＦ２ａなどの
ように，時間上で重複していない２つのクロック信号に
よって駆動される。
【００１３】ＭＯＳトランジスタによってそのチャンネ
ル内に蓄積された電荷の影響を分析するためには，図８
に示したように，コンデンサＣ３と２つのスイッチＳＷ
３およびＳＷ４によって構成される，ＳＣインテグレー
タ１の入力回路を考慮すべきである。同様のことは，そ
のインテグレータに含まれている演算増幅器ＯＡ１に，
スイッチＳＷ１およびＳＷ２と共にフィードバック接続
されている他方の切換コンデンサＣ２にもあてはまる。
ル内に蓄積された電荷の影響を分析するためには，図８
に示したように，コンデンサＣ３と２つのスイッチＳＷ
３およびＳＷ４によって構成される，ＳＣインテグレー
タ１の入力回路を考慮すべきである。同様のことは，そ
のインテグレータに含まれている演算増幅器ＯＡ１に，
スイッチＳＷ１およびＳＷ２と共にフィードバック接続
されている他方の切換コンデンサＣ２にもあてはまる。
【００１４】スイッチＳＷ３を構成する２つのｎ−チャ
ンネルＭＯＳトランジスタＭ１およびＭ２は，クロック
信号Ｆ１およびＦ２によって駆動され，一方，スイッチ
ＳＷ４の２つのトランジスタＭ３およびＭ４は信号Ｆ１
ａおよびＦ２ａによって駆動される。図７に示すよう
に，信号Ｆ１ａのレベルは信号Ｆ１の前段階において変
化し，信号Ｆ２ａのレベルは信号Ｆ２の前段階において
変化する。
ンネルＭＯＳトランジスタＭ１およびＭ２は，クロック
信号Ｆ１およびＦ２によって駆動され，一方，スイッチ
ＳＷ４の２つのトランジスタＭ３およびＭ４は信号Ｆ１
ａおよびＦ２ａによって駆動される。図７に示すよう
に，信号Ｆ１ａのレベルは信号Ｆ１の前段階において変
化し，信号Ｆ２ａのレベルは信号Ｆ２の前段階において
変化する。
【００１５】伝導状態での，スイッチＳＷ３のトランジ
スタＭ１およびＭ２のチャンネルに蓄積された電荷は，
それらのトランジスタが駆動信号Ｆ１およびＦ２によっ
て遮断されると，内部で信号Ｆ１ａおよびＦ２ａがすで
にロウ（ＬＯＷ）になっているコンデンサＣ３の他方の
端部がフローティング状態になっているので，コンデン
サＣ３には投入されない。
スタＭ１およびＭ２のチャンネルに蓄積された電荷は，
それらのトランジスタが駆動信号Ｆ１およびＦ２によっ
て遮断されると，内部で信号Ｆ１ａおよびＦ２ａがすで
にロウ（ＬＯＷ）になっているコンデンサＣ３の他方の
端部がフローティング状態になっているので，コンデン
サＣ３には投入されない。
【００１６】次に，スイッチＳＷ４のトランジスタＭ３
およびＭ４に蓄積された電荷について検討する。トラン
ジスタＭ３が遮断されると，そのチャンネル内に蓄積さ
れている電荷は部分的にコンデンサＣ３に投入される。
しかしながら，トランジスタＭ３の電荷が固定されてお
り（演算増幅器の仮想接地），また，コンデンサＣ３の
他方の端部も，伝導状態にあるトランジスタＭ２経由で
固定（接地）基準電圧に接続されているので，この電荷
の量は常時一定である。この一定の電荷が投入される
と，出力信号に電圧オフセットがつくりだされるが，調
波ひずみは発生しない。
およびＭ４に蓄積された電荷について検討する。トラン
ジスタＭ３が遮断されると，そのチャンネル内に蓄積さ
れている電荷は部分的にコンデンサＣ３に投入される。
しかしながら，トランジスタＭ３の電荷が固定されてお
り（演算増幅器の仮想接地），また，コンデンサＣ３の
他方の端部も，伝導状態にあるトランジスタＭ２経由で
固定（接地）基準電圧に接続されているので，この電荷
の量は常時一定である。この一定の電荷が投入される
と，出力信号に電圧オフセットがつくりだされるが，調
波ひずみは発生しない。
【００１７】伝導状態から遮断状態への遷移中にコンデ
ンサＣ３に投入される，トランジスタＭ４内に蓄積され
る電荷は，Ｍ４を通じての電圧が固定（接地）電圧にあ
るにもかかわらず，図８にＢで示されている回路ノード
に接続されているコンデンサＣ３の他方の端部が入力電
圧ＶINにあるので量的には一定である。回路ノードＢ
は，アースに対して，２つのトランジスタＭ１およびＭ
２のソースおよびドレイン拡散（diffusion)，および，
トランジスタＭ１の伝導抵抗Ｒｏｎによる内生的寄生的
キャパシタンスＣｐを発生する。この寄生的キャパシタ
ンスＣｐおよび抵抗Ｒｏｎは電圧に対して非線形パター
ンを示す。
ンサＣ３に投入される，トランジスタＭ４内に蓄積され
る電荷は，Ｍ４を通じての電圧が固定（接地）電圧にあ
るにもかかわらず，図８にＢで示されている回路ノード
に接続されているコンデンサＣ３の他方の端部が入力電
圧ＶINにあるので量的には一定である。回路ノードＢ
は，アースに対して，２つのトランジスタＭ１およびＭ
２のソースおよびドレイン拡散（diffusion)，および，
トランジスタＭ１の伝導抵抗Ｒｏｎによる内生的寄生的
キャパシタンスＣｐを発生する。この寄生的キャパシタ
ンスＣｐおよび抵抗Ｒｏｎは電圧に対して非線形パター
ンを示す。
【００１８】
【発明が解決しようとする課題】しかしながら，上記従
来の方式にあっては，回路ノードＢの電圧が，入力信号
ＶINの電圧に対応して変化するので，したがって，回路
ノードＢから接地の方向を見た場合における，そして，
並列関係にある寄生的キャパシタンスＣｐおよびトラン
ジスタＭ１の伝導抵抗Ｒｏｎによって構成されるインピ
ーダンスも入力電圧と共に変化する。これによって，ト
ランジスタＭ４によってコンデンサＣ３に投入される電
荷の量が一定でなく，入力信号ＶINと共に変化するた
め，システムの線形性に悪影響を及ぼし，出力信号に調
波ひずみを発生させる原因となっていた。
来の方式にあっては，回路ノードＢの電圧が，入力信号
ＶINの電圧に対応して変化するので，したがって，回路
ノードＢから接地の方向を見た場合における，そして，
並列関係にある寄生的キャパシタンスＣｐおよびトラン
ジスタＭ１の伝導抵抗Ｒｏｎによって構成されるインピ
ーダンスも入力電圧と共に変化する。これによって，ト
ランジスタＭ４によってコンデンサＣ３に投入される電
荷の量が一定でなく，入力信号ＶINと共に変化するた
め，システムの線形性に悪影響を及ぼし，出力信号に調
波ひずみを発生させる原因となっていた。
【００１９】本発明は，上記に鑑みてなされたものであ
って，回路の複雑さと，集積回路としての集積のために
必要な面積を大幅に増大させずに，調波ひずみが低い切
換コンデンサ回路を得ることを目的とする。
って，回路の複雑さと，集積回路としての集積のために
必要な面積を大幅に増大させずに，調波ひずみが低い切
換コンデンサ回路を得ることを目的とする。
【００２０】
【課題を解決するための手段】この発明に係る切換コン
デンサ回路（請求項１）にあっては，少なくとも第１お
よび第２の入力端子，および，少なくとも第１の出力端
子とを有しており，前記第１の入力端子が第１の基準電
位に接続されている少なくとも１つの演算増幅器を有
し，第１の切換手段を介して前記演算増幅器の第２の入
力端子と前記第１の基準電位に交互に接続される第１の
端子と，第２の切換手段を介して前記演算増幅器の第１
の入力端子と前記第１の出力端子に交互に接続される回
路ノードに接続された第２の端子とを有する第１の容量
性素子を含んでいる少なくとも１つの負フィードバック
・ネットワークを備えた切換コンデンサ回路において，
少なくとも，前記回路ノードと第２の基準電位との間に
接続された第２の容量性素子を含んでいるものである。
デンサ回路（請求項１）にあっては，少なくとも第１お
よび第２の入力端子，および，少なくとも第１の出力端
子とを有しており，前記第１の入力端子が第１の基準電
位に接続されている少なくとも１つの演算増幅器を有
し，第１の切換手段を介して前記演算増幅器の第２の入
力端子と前記第１の基準電位に交互に接続される第１の
端子と，第２の切換手段を介して前記演算増幅器の第１
の入力端子と前記第１の出力端子に交互に接続される回
路ノードに接続された第２の端子とを有する第１の容量
性素子を含んでいる少なくとも１つの負フィードバック
・ネットワークを備えた切換コンデンサ回路において，
少なくとも，前記回路ノードと第２の基準電位との間に
接続された第２の容量性素子を含んでいるものである。
【００２１】また，この発明に係る切換コンデンサ回路
（請求項２）にあっては，前記第２の基準電位が，前記
第１の基準電位と同じである。
（請求項２）にあっては，前記第２の基準電位が，前記
第１の基準電位と同じである。
【００２２】また，この発明に係る切換コンデンサ回路
（請求項３）にあっては，半導体物質基板に一体的に集
積され，前記第２の容量性素子のキャパシタンスが，前
記回路ノードから前記第１の基準電位の方向を見た場合
に，前記集積構造の内在的キャパシタンスより高いもの
である。
（請求項３）にあっては，半導体物質基板に一体的に集
積され，前記第２の容量性素子のキャパシタンスが，前
記回路ノードから前記第１の基準電位の方向を見た場合
に，前記集積構造の内在的キャパシタンスより高いもの
である。
【００２３】また，この発明に係る切換コンデンサ回路
（請求項４）にあっては，前記第２の容量性素子の等価
抵抗が，前記第２の切換手段の伝導抵抗より低いもので
ある。
（請求項４）にあっては，前記第２の容量性素子の等価
抵抗が，前記第２の切換手段の伝導抵抗より低いもので
ある。
【００２４】また，この発明に係る切換コンデンサ回路
（請求項５）にあっては，少なくとも第１および第２の
入力端子，および，少なくとも第１の出力端子とを有し
ており，前記第１の入力端子が第１の基準電位に接続さ
れている少なくとも１つの演算増幅器を有し，第１の切
換手段を介して前記演算増幅器の第２の入力端子と前記
第１の基準電位に交互に接続される第１の端子と，第２
の切換手段を介して信号入力端子と第２の基準電位とに
交互に接続される第１の回路ノードに接続された第２の
端子とを有する第１の容量性素子を含んでいる切換コン
デンサ回路において，前記回路ノードおよび第３の基準
電位との間に接続された第２の容量性素子を含んでいる
ものである。
（請求項５）にあっては，少なくとも第１および第２の
入力端子，および，少なくとも第１の出力端子とを有し
ており，前記第１の入力端子が第１の基準電位に接続さ
れている少なくとも１つの演算増幅器を有し，第１の切
換手段を介して前記演算増幅器の第２の入力端子と前記
第１の基準電位に交互に接続される第１の端子と，第２
の切換手段を介して信号入力端子と第２の基準電位とに
交互に接続される第１の回路ノードに接続された第２の
端子とを有する第１の容量性素子を含んでいる切換コン
デンサ回路において，前記回路ノードおよび第３の基準
電位との間に接続された第２の容量性素子を含んでいる
ものである。
【００２５】また，この発明に係る切換コンデンサ回路
（請求項６）にあっては，前記第２の基準電位が，前記
第１の基準電位と同じである。
（請求項６）にあっては，前記第２の基準電位が，前記
第１の基準電位と同じである。
【００２６】また，この発明に係る切換コンデンサ回路
（請求項７）にあっては，前記第３の基準電位が，少な
くとも前記第１あるいは第２の基準電位の１つと同じで
ある。
（請求項７）にあっては，前記第３の基準電位が，少な
くとも前記第１あるいは第２の基準電位の１つと同じで
ある。
【００２７】また，この発明に係る切換コンデンサ回路
（請求項８）にあっては，半導体物質基板に一体的に集
積され，前記第２の容量性素子のキャパシタンスが，前
記回路ノードから前記第１の基準電位の方向を見た場合
に，前記集積構造の内在的キャパシタンスより高いもの
である。
（請求項８）にあっては，半導体物質基板に一体的に集
積され，前記第２の容量性素子のキャパシタンスが，前
記回路ノードから前記第１の基準電位の方向を見た場合
に，前記集積構造の内在的キャパシタンスより高いもの
である。
【００２８】また，この発明に係る切換コンデンサ回路
（請求項９）にあっては，前記第２の容量性素子の等価
抵抗が，前記第２の切換手段の伝導抵抗より低いもので
ある。
（請求項９）にあっては，前記第２の容量性素子の等価
抵抗が，前記第２の切換手段の伝導抵抗より低いもので
ある。
【００２９】また，この発明に係る切換コンデンサ回路
（請求項１０）にあっては，少なくとも第１および第２
の入力端子，および，少なくとも１つの出力端子を有し
ており，前記第１の入力端子が第１の基準電位に接続さ
れている少なくとも１つの演算増幅器を有し，第１の切
換手段を介して前記演算増幅器の第２の入力端子と前記
第１の基準電位に交互に接続される第１の端子と，第２
の切換手段を介して第２の基準電位および前記演算増幅
器の出力端子に交互に接続される第１の回路ノードに接
続された第２の端子とを有する第１の容量性素子と，さ
らに，第３の切換手段を介して前記演算増幅器の第２の
入力端子と前記第１の基準電位に交互に接続される第１
の端子と，第２の切換手段を介して信号入力端子と前記
第２の基準電位に交互に接続される第２の回路ノードに
接続された第２の端子とを有する第２の容量性素子とを
含んでいる少なくとも１つの負フィードバック・ネット
ワークを備えた切換コンデンサ回路において，それぞ
れ，前記第１の回路ノードと第３の基準電位との間，お
よび，第２の回路ノードと第４の基準電位との間に接続
された，少なくとも第３および第４の容量性素子を，そ
れぞれ含んでいるものである。
（請求項１０）にあっては，少なくとも第１および第２
の入力端子，および，少なくとも１つの出力端子を有し
ており，前記第１の入力端子が第１の基準電位に接続さ
れている少なくとも１つの演算増幅器を有し，第１の切
換手段を介して前記演算増幅器の第２の入力端子と前記
第１の基準電位に交互に接続される第１の端子と，第２
の切換手段を介して第２の基準電位および前記演算増幅
器の出力端子に交互に接続される第１の回路ノードに接
続された第２の端子とを有する第１の容量性素子と，さ
らに，第３の切換手段を介して前記演算増幅器の第２の
入力端子と前記第１の基準電位に交互に接続される第１
の端子と，第２の切換手段を介して信号入力端子と前記
第２の基準電位に交互に接続される第２の回路ノードに
接続された第２の端子とを有する第２の容量性素子とを
含んでいる少なくとも１つの負フィードバック・ネット
ワークを備えた切換コンデンサ回路において，それぞ
れ，前記第１の回路ノードと第３の基準電位との間，お
よび，第２の回路ノードと第４の基準電位との間に接続
された，少なくとも第３および第４の容量性素子を，そ
れぞれ含んでいるものである。
【００３０】また，この発明に係る切換コンデンサ回路
（請求項１１）にあっては，前記第２の基準電位が，少
なくとも前記第１あるいは第２の基準電位の１つと同じ
であるものである。
（請求項１１）にあっては，前記第２の基準電位が，少
なくとも前記第１あるいは第２の基準電位の１つと同じ
であるものである。
【００３１】また，この発明に係る切換コンデンサ回路
（請求項１２）にあっては，前記第３の基準電位が，少
なくとも前記第１あるいは第２の基準電位の１つと同じ
である。
（請求項１２）にあっては，前記第３の基準電位が，少
なくとも前記第１あるいは第２の基準電位の１つと同じ
である。
【００３２】また，この発明に係る切換コンデンサ回路
（請求項１３）にあっては，前記第４の基準電位が，少
なくとも前記第１あるいは第２の基準電位の１つと同じ
である。
（請求項１３）にあっては，前記第４の基準電位が，少
なくとも前記第１あるいは第２の基準電位の１つと同じ
である。
【００３３】また，この発明に係る切換コンデンサ回路
（請求項１４）にあっては，半導体物質基板に一体的に
集積された，前記第３および第４の容量性素子のキャパ
シタンスが，前記第１および第２の回路ノードから前記
第３および第４の基準電位の方向を見た場合に，前記集
積構造の内在的キャパシタンスよりそれぞれ高いもので
ある。
（請求項１４）にあっては，半導体物質基板に一体的に
集積された，前記第３および第４の容量性素子のキャパ
シタンスが，前記第１および第２の回路ノードから前記
第３および第４の基準電位の方向を見た場合に，前記集
積構造の内在的キャパシタンスよりそれぞれ高いもので
ある。
【００３４】また，この発明に係る切換コンデンサ回路
（請求項１５）にあっては，前記第３および第４の容量
性素子の等価抵抗が，前記第２および第４の切換手段の
伝導抵抗より低いものである。
（請求項１５）にあっては，前記第３および第４の容量
性素子の等価抵抗が，前記第２および第４の切換手段の
伝導抵抗より低いものである。
【００３５】また，この発明に係る切換コンデンサ・フ
ィルター（請求項１６）にあっては，少なくとも１つ
の，上記各発明のいずれか一つによる切換コンデンサ回
路を含んでいるものである。
ィルター（請求項１６）にあっては，少なくとも１つ
の，上記各発明のいずれか一つによる切換コンデンサ回
路を含んでいるものである。
【００３６】
【作用】この発明に係る切換コンデンサ回路およびそれ
を用いた切換コンデンサ・フィルターにあっては，この
コンデンサが回路ノードの寄生キャパシタンスより高く
なり，その等価インピーダンスが，スイッチ・トランジ
スタを駆動するために用いられているクロック信号の崩
壊時間の逆数と等しい周波数でそれらトランジスタの伝
導抵抗より低くなるようにコンデンサの大きさを適切に
調節しているので，回路ノードから接地（アース）の方
向を見た全体的なインピーダンスを線形化することがで
きる。
を用いた切換コンデンサ・フィルターにあっては，この
コンデンサが回路ノードの寄生キャパシタンスより高く
なり，その等価インピーダンスが，スイッチ・トランジ
スタを駆動するために用いられているクロック信号の崩
壊時間の逆数と等しい周波数でそれらトランジスタの伝
導抵抗より低くなるようにコンデンサの大きさを適切に
調節しているので，回路ノードから接地（アース）の方
向を見た全体的なインピーダンスを線形化することがで
きる。
【００３７】したがって，回路の複雑さと回路の集積に
必要な面積を実際的には変更しないで，この種の回路に
おける電子スイッチとしての役割を果すＭＯＳトランジ
スタのチャンネルに関連した寄生的キャパシタンスの影
響が大幅に減少し，さらに，調波ひずみも通常−８０ｄ
Ｂ以下と低くなる。
必要な面積を実際的には変更しないで，この種の回路に
おける電子スイッチとしての役割を果すＭＯＳトランジ
スタのチャンネルに関連した寄生的キャパシタンスの影
響が大幅に減少し，さらに，調波ひずみも通常−８０ｄ
Ｂ以下と低くなる。
【００３８】
【実施例】以下，この発明に係る切換コンデンサ回路の
実施例を図面を参照して詳細に説明する。図１は，本実
施例に係る切換コンデンサ回路１０の構成を示す説明図
である。
実施例を図面を参照して詳細に説明する。図１は，本実
施例に係る切換コンデンサ回路１０の構成を示す説明図
である。
【００３９】また，図１に示した切換コンデンサ回路１
０のための入力回路を示している図２の回路図は，図８
に示した従来における回路図とは対照的に，回路ノード
Ｂおよび接地（アース）の間に接続されたコンデンサＣ
Ｙを有している。このコンデンサＣＹは，回路ノードＢ
から接地（アース）の方を見た場合のキャパシタンスと
並列である。
０のための入力回路を示している図２の回路図は，図８
に示した従来における回路図とは対照的に，回路ノード
Ｂおよび接地（アース）の間に接続されたコンデンサＣ
Ｙを有している。このコンデンサＣＹは，回路ノードＢ
から接地（アース）の方を見た場合のキャパシタンスと
並列である。
【００４０】そのキャパシタンスが，回路ノードＢの寄
生キャパシタンスＣｐよりずっと高くなり，その等価イ
ンピーダンスが，スイッチ・トランジスタを駆動するた
めに用いられているクロック信号の崩壊時間の逆数と等
しい周波数でそれらトランジスタの伝導抵抗Ｒｏｎより
ずっと低くなるようにコンデンサＣＹの大きさを適切に
調節することにより，回路ノードＢから接地（アース）
の方を見た全体的なインピーダンスを線形化することが
できる。
生キャパシタンスＣｐよりずっと高くなり，その等価イ
ンピーダンスが，スイッチ・トランジスタを駆動するた
めに用いられているクロック信号の崩壊時間の逆数と等
しい周波数でそれらトランジスタの伝導抵抗Ｒｏｎより
ずっと低くなるようにコンデンサＣＹの大きさを適切に
調節することにより，回路ノードＢから接地（アース）
の方を見た全体的なインピーダンスを線形化することが
できる。
【００４１】トランジスタＭ１およびＭ２のソースおよ
びドレイン拡散による，回路ノードＢでの寄生的キャパ
シタンスの標準的な値は， Ｃｐｏ＝０．１ｐＦ である。
びドレイン拡散による，回路ノードＢでの寄生的キャパ
シタンスの標準的な値は， Ｃｐｏ＝０．１ｐＦ である。
【００４２】このキャパシタンスは，それにかかる電圧
に伴って，以下の経験式により示されるように変化す
る。すなわち， Ｃｐ＝Ｃｐｏ／（（１＋Ｖ／０．８）0.38） である。
に伴って，以下の経験式により示されるように変化す
る。すなわち， Ｃｐ＝Ｃｐｏ／（（１＋Ｖ／０．８）0.38） である。
【００４３】また，該キャパシタンスに関連した等価抵
抗は以下の式で与えられる。すなわち， Ｒｅｑｐ＝１／（（２ＰＩ／ｔｆ）＊Ｃｐ） である。ここで，ｔｆはスイッチ・トランジスタを駆動
するために用いられるクロック信号の崩壊時間であり，
例えば，３ｎｓである。
抗は以下の式で与えられる。すなわち， Ｒｅｑｐ＝１／（（２ＰＩ／ｔｆ）＊Ｃｐ） である。ここで，ｔｆはスイッチ・トランジスタを駆動
するために用いられるクロック信号の崩壊時間であり，
例えば，３ｎｓである。
【００４４】図３は，抵抗Ｒｅｑｐと電圧との関係を示
している。また，このグラフは用いられるＭＯＳトラン
ジスタの伝導抵抗Ｒｏｎと回路ノードＢでの付加コンデ
ンサＣＹの等価抵抗の伝導抵抗Ｒｅｑｌとの関係も示し
ている。
している。また，このグラフは用いられるＭＯＳトラン
ジスタの伝導抵抗Ｒｏｎと回路ノードＢでの付加コンデ
ンサＣＹの等価抵抗の伝導抵抗Ｒｅｑｌとの関係も示し
ている。
【００４５】０．４ｐＦのコンデンサＣＹの場合，等価
抵抗は他の２つの抵抗よりずっと小さく，さらに，電圧
に対して線形的であることが分かる。コンデンサＣＹの
等価抵抗は以下の式により与えられる。すなわち， Ｒｅｑｌ＝１／（（２ＰＩ／ｔｆ）＊ＣＹ） である。この式から分かる通り，等価抵抗は電圧とは何
ら関係してはいない。
抵抗は他の２つの抵抗よりずっと小さく，さらに，電圧
に対して線形的であることが分かる。コンデンサＣＹの
等価抵抗は以下の式により与えられる。すなわち， Ｒｅｑｌ＝１／（（２ＰＩ／ｔｆ）＊ＣＹ） である。この式から分かる通り，等価抵抗は電圧とは何
ら関係してはいない。
【００４６】回路ノードＢの全体的な等価抵抗は，図３
に示される並列関係にある３つの抵抗（抵抗Ｒｅｑｐ，
伝導抵抗Ｒｏｎ，伝導抵抗Ｒｅｑｌ）によって与えられ
る。上記抵抗は，値および電圧との関係の両面におい
て，これら３つの抵抗のうちの最小のものは，すなわ
ち，コンデンサＣＹの等価抵抗にほぼ近い。
に示される並列関係にある３つの抵抗（抵抗Ｒｅｑｐ，
伝導抵抗Ｒｏｎ，伝導抵抗Ｒｅｑｌ）によって与えられ
る。上記抵抗は，値および電圧との関係の両面におい
て，これら３つの抵抗のうちの最小のものは，すなわ
ち，コンデンサＣＹの等価抵抗にほぼ近い。
【００４７】図８に示した従来における入力回路との関
連でも説明したように，回路のひずみに関しては，接地
（アース）に対して回路ノードＢにおいて発生する等価
抵抗は，トランジスタＭ４が伝導状態から遮断状態に移
行する場合にだけ実質的な影響を及ぼす。
連でも説明したように，回路のひずみに関しては，接地
（アース）に対して回路ノードＢにおいて発生する等価
抵抗は，トランジスタＭ４が伝導状態から遮断状態に移
行する場合にだけ実質的な影響を及ぼす。
【００４８】トランジスタのチャンネル内に蓄積された
電荷は，実際には，そのコンデンサの他方の端部に存在
するインピーダンスに比例する量でコンデンサＣ３に部
分的に投入される。回路ノードＢに接続されているコン
デンサの他方の端部がそのノードでの電圧とは無関係な
抵抗を示す場合，投入される電荷の量は，常に，入力信
号電圧とは無関係な量である。この一定した電荷の投入
により，出力信号には電圧オフセットが発生するが，シ
ステムの調波ひずみは発生しない。
電荷は，実際には，そのコンデンサの他方の端部に存在
するインピーダンスに比例する量でコンデンサＣ３に部
分的に投入される。回路ノードＢに接続されているコン
デンサの他方の端部がそのノードでの電圧とは無関係な
抵抗を示す場合，投入される電荷の量は，常に，入力信
号電圧とは無関係な量である。この一定した電荷の投入
により，出力信号には電圧オフセットが発生するが，シ
ステムの調波ひずみは発生しない。
【００４９】さらに，上記説明したことは，図４および
図５に示す他の実施例としての切換コンデンサ回路１
１，１２の場合にも該当する。なお，図４および図５に
示した切換コンデンサ回路１１，１２は，それぞれ上記
図１に示した切換コンデンサ回路１０の一部を構成する
ものである。
図５に示す他の実施例としての切換コンデンサ回路１
１，１２の場合にも該当する。なお，図４および図５に
示した切換コンデンサ回路１１，１２は，それぞれ上記
図１に示した切換コンデンサ回路１０の一部を構成する
ものである。
【００５０】以上のように，本実施例に係る切換コンデ
ンサ回路およびそれを用いた切換コンデンサ・フィルタ
ーは，従来の回路における問題点を解消し，多数の利点
を提供するが，その中でも際立っているのが，この種の
回路における電子スイッチとしての役割を果すＭＯＳト
ランジスタのチャンネルに関連した寄生的キャパシタン
スの影響が大幅に減少され，さらに，調波ひずみも通常
−８０ｄＢ以下と低いコンデンサ切換回路を提供するこ
とができる点である。
ンサ回路およびそれを用いた切換コンデンサ・フィルタ
ーは，従来の回路における問題点を解消し，多数の利点
を提供するが，その中でも際立っているのが，この種の
回路における電子スイッチとしての役割を果すＭＯＳト
ランジスタのチャンネルに関連した寄生的キャパシタン
スの影響が大幅に減少され，さらに，調波ひずみも通常
−８０ｄＢ以下と低いコンデンサ切換回路を提供するこ
とができる点である。
【００５１】また，他の効果としては，回路の複雑さと
回路の集積に必要な面積を実際的には変更しなくてもよ
い点があげられる。
回路の集積に必要な面積を実際的には変更しなくてもよ
い点があげられる。
【００５２】なお，上記特許請求の範囲を逸脱しない範
囲において，例示のためであって限定のためではない上
記実施例に対して，多くの修正，変更等および諸要素
の，その機能的等価物との代替は可能である。
囲において，例示のためであって限定のためではない上
記実施例に対して，多くの修正，変更等および諸要素
の，その機能的等価物との代替は可能である。
【００５３】
【発明の効果】以上，説明した通り，この発明に係る切
換コンデンサ回路およびそれを用いた切換コンデンサ・
フィルターにあっては，コンデンサが回路ノードの寄生
キャパシタンスよりずっと高くなり，その等価インピー
ダンスが，スイッチ・トランジスタを駆動するために用
いられているクロック信号の崩壊時間の逆数と等しい周
波数でそれらトランジスタの伝導抵抗よりずっと低くな
るようにコンデンサの大きさを適切に調節しているた
め，回路ノードから接地（アース）の方向を見た全体的
なインピーダンスを線形化することができる。したがっ
て，回路の複雑さと回路の集積に必要な面積を実際的に
は変更しないで，この種の回路における電子スイッチと
しての役割を果すＭＯＳトランジスタのチャンネルに関
連した寄生的キャパシタンスの影響が大幅に減少し，さ
らに，調波ひずみも通常−８０ｄＢ以下に低くすること
ができる。
換コンデンサ回路およびそれを用いた切換コンデンサ・
フィルターにあっては，コンデンサが回路ノードの寄生
キャパシタンスよりずっと高くなり，その等価インピー
ダンスが，スイッチ・トランジスタを駆動するために用
いられているクロック信号の崩壊時間の逆数と等しい周
波数でそれらトランジスタの伝導抵抗よりずっと低くな
るようにコンデンサの大きさを適切に調節しているた
め，回路ノードから接地（アース）の方向を見た全体的
なインピーダンスを線形化することができる。したがっ
て，回路の複雑さと回路の集積に必要な面積を実際的に
は変更しないで，この種の回路における電子スイッチと
しての役割を果すＭＯＳトランジスタのチャンネルに関
連した寄生的キャパシタンスの影響が大幅に減少し，さ
らに，調波ひずみも通常−８０ｄＢ以下に低くすること
ができる。
【００５４】このように，回路の複雑さと，集積回路と
しての集積のために必要な面積を大幅に増大させずに，
調波ひずみが低い切換コンデンサ回路を得ることができ
るものである。
しての集積のために必要な面積を大幅に増大させずに，
調波ひずみが低い切換コンデンサ回路を得ることができ
るものである。
【図１】本発明に係るコンデンサ切換回路（実施例１）
の構成を示す説明図である。
の構成を示す説明図である。
【図２】図１に示したコンデンサ切換回路において，切
換手段が電界効果トランジスタにより構成されている回
路図の詳細を示す説明図である。
換手段が電界効果トランジスタにより構成されている回
路図の詳細を示す説明図である。
【図３】一部の回路構成部品の等価抵抗の値と電圧との
関係を示すグラフである。
関係を示すグラフである。
【図４】本発明に係るコンデンサ切換回路（実施例２）
の構成を示す説明図である。
の構成を示す説明図である。
【図５】本発明に係るコンデンサ切換回路（実施例３）
の構成を示す説明図である。
の構成を示す説明図である。
【図６】従来におけるコンデンサ切換回路の構成を示す
説明図である。
説明図である。
【図７】図６に示した回路に通常用いられる４つの非重
複位相クロック信号の波長を示すタイミングチャートで
ある。
複位相クロック信号の波長を示すタイミングチャートで
ある。
【図８】図６に示したコンデンサ切換回路において，切
換手段がｎ−チャンネル電界効果トランジスタにより構
成されている回路図の詳細を示す説明図である。
換手段がｎ−チャンネル電界効果トランジスタにより構
成されている回路図の詳細を示す説明図である。
１０ コンデンサ切換回路，１１ コンデンサ切換回
路，１２ コンデンサ切換回路，Ａ 回路ノード，Ｂ
回路ノード，Ｃ１，Ｃ２，ＣＸ，ＣＹ コンデンサ，Ｃ
ｐ 寄生キャパシタンス，Ｍ１〜Ｍ４ トランジスタ，
ＯＡ２ 演算増幅器，Ｒｏｎ 抵抗，Ｒｅｑｌ 抵抗，
Ｒｅｑｐ 抵抗，ＶIN 入力端子，ＶOUT出力端子，Ｓ
Ｗ１〜ＳＷ４ スイッチ，Ｆ１，Ｆ２ クロック信号，
Ｆ１ａ，Ｆ２ａ クロック信号，ＶIN 入力端子，Ｖ
OUT 出力端子
路，１２ コンデンサ切換回路，Ａ 回路ノード，Ｂ
回路ノード，Ｃ１，Ｃ２，ＣＸ，ＣＹ コンデンサ，Ｃ
ｐ 寄生キャパシタンス，Ｍ１〜Ｍ４ トランジスタ，
ＯＡ２ 演算増幅器，Ｒｏｎ 抵抗，Ｒｅｑｌ 抵抗，
Ｒｅｑｐ 抵抗，ＶIN 入力端子，ＶOUT出力端子，Ｓ
Ｗ１〜ＳＷ４ スイッチ，Ｆ１，Ｆ２ クロック信号，
Ｆ１ａ，Ｆ２ａ クロック信号，ＶIN 入力端子，Ｖ
OUT 出力端子
Claims (16)
- 【請求項１】 少なくとも第１および第２の入力端子，
および，少なくとも第１の出力端子とを有しており，前
記第１の入力端子が第１の基準電位に接続されている少
なくとも１つの演算増幅器を有し，第１の切換手段を介
して前記演算増幅器の第２の入力端子と前記第１の基準
電位に交互に接続される第１の端子と，第２の切換手段
を介して前記演算増幅器の第１の入力端子と前記第１の
出力端子に交互に接続される回路ノードに接続された第
２の端子とを有する第１の容量性素子を含んでいる少な
くとも１つの負フィードバック・ネットワークを備えた
切換コンデンサ回路において，少なくとも，前記回路ノ
ードと第２の基準電位との間に接続された第２の容量性
素子を含んでいることを特徴とする切換コンデンサ回
路。 - 【請求項２】 前記第２の基準電位が，前記第１の基準
電位と同じであることを特徴とする請求項１に記載の切
換コンデンサ回路。 - 【請求項３】 半導体物質基板に一体的に集積され，前
記第２の容量性素子のキャパシタンスが，前記回路ノー
ドから前記第１の基準電位の方向を見た場合に，前記集
積構造の内在的キャパシタンスより高いことを特徴とす
る請求項１または２に記載の切換コンデンサ回路。 - 【請求項４】 前記第２の容量性素子の等価抵抗が，前
記第２の切換手段の伝導抵抗より低いことを特徴とする
請求項１〜３のいずれか一つに記載の切換コンデンサ回
路。 - 【請求項５】 少なくとも第１および第２の入力端子，
および，少なくとも第１の出力端子とを有しており，前
記第１の入力端子が第１の基準電位に接続されている少
なくとも１つの演算増幅器を有し，第１の切換手段を介
して前記演算増幅器の第２の入力端子と前記第１の基準
電位に交互に接続される第１の端子と，第２の切換手段
を介して信号入力端子と第２の基準電位とに交互に接続
される第１の回路ノードに接続された第２の端子とを有
する第１の容量性素子を含んでいる切換コンデンサ回路
において，前記回路ノードおよび第３の基準電位との間
に接続された第２の容量性素子を含んでいることを特徴
とする切換コンデンサ回路。 - 【請求項６】 前記第２の基準電位が，前記第１の基準
電位と同じであることを特徴とする請求項５に記載の切
換コンデンサ回路。 - 【請求項７】 前記第３の基準電位が，少なくとも前記
第１あるいは第２の基準電位の１つと同じであることを
特徴とする請求項５に記載の切換コンデンサ回路。 - 【請求項８】 半導体物質基板に一体的に集積され，前
記第２の容量性素子のキャパシタンスが，前記回路ノー
ドから前記第１の基準電位の方向を見た場合に，前記集
積構造の内在的キャパシタンスより高いことを特徴とす
る請求項５〜７のいずれか一つに記載の切換コンデンサ
回路。 - 【請求項９】 前記第２の容量性素子の等価抵抗が，前
記第２の切換手段の伝導抵抗より低いことを特徴とする
請求項５〜８のいずれか一つに記載の切換コンデンサ回
路。 - 【請求項１０】 少なくとも第１および第２の入力端
子，および，少なくとも１つの出力端子を有しており，
前記第１の入力端子が第１の基準電位に接続されている
少なくとも１つの演算増幅器を有し，第１の切換手段を
介して前記演算増幅器の第２の入力端子と前記第１の基
準電位に交互に接続される第１の端子と，第２の切換手
段を介して第２の基準電位および前記演算増幅器の出力
端子に交互に接続される第１の回路ノードに接続された
第２の端子とを有する第１の容量性素子と，さらに，第
３の切換手段を介して前記演算増幅器の第２の入力端子
と前記第１の基準電位に交互に接続される第１の端子
と，第２の切換手段を介して信号入力端子と前記第２の
基準電位に交互に接続される第２の回路ノードに接続さ
れた第２の端子とを有する第２の容量性素子とを含んで
いる少なくとも１つの負フィードバック・ネットワーク
を備えた切換コンデンサ回路において，それぞれ，前記
第１の回路ノードと第３の基準電位との間，および，第
２の回路ノードと第４の基準電位との間に接続された，
少なくとも第３および第４の容量性素子を，それぞれ含
んでいることを特徴とする切換コンデンサ回路。 - 【請求項１１】 前記第２の基準電位が，少なくとも前
記第１あるいは第２の基準電位の１つと同じであること
を特徴とする請求項１０に記載の切換コンデンサ回路。 - 【請求項１２】 前記第３の基準電位が，少なくとも前
記第１あるいは第２の基準電位の１つと同じであること
を特徴とする請求項１０に記載の切換コンデンサ回路。 - 【請求項１３】 前記第４の基準電位が，少なくとも前
記第１あるいは第２の基準電位の１つと同じであること
を特徴とする請求項１０に記載の切換コンデンサ回路。 - 【請求項１４】 半導体物質基板に一体的に集積され
た，前記第３および第４の容量性素子のキャパシタンス
が，前記第１および第２の回路ノードから前記第３およ
び第４の基準電位の方向を見た場合に，前記集積構造の
内在的キャパシタンスよりそれぞれ高いことを特徴とす
る請求項１０〜１３のいずれか一つに記載の切換コンデ
ンサ回路。 - 【請求項１５】 前記第３および第４の容量性素子の等
価抵抗が，前記第２および第４の切換手段の伝導抵抗よ
り低いことを特徴とする請求項１０〜１４のいずれか一
つに記載の切換コンデンサ回路。 - 【請求項１６】 少なくとも１つの，前記請求項のいず
れか一つによる切換コンデンサ回路を含んでいることを
特徴とする切換コンデンサ・フィルター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT948301890 | 1994-04-21 | ||
| EP94830189A EP0678980B1 (en) | 1994-04-21 | 1994-04-21 | Low distortion circuit with switched capacitors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846488A true JPH0846488A (ja) | 1996-02-16 |
Family
ID=8218429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7097299A Pending JPH0846488A (ja) | 1994-04-21 | 1995-04-21 | 切換コンデンサ回路およびそれを用いた切換コンデンサ・フィルター |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6556072B1 (ja) |
| EP (1) | EP0678980B1 (ja) |
| JP (1) | JPH0846488A (ja) |
| DE (1) | DE69419897T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100551477B1 (ko) * | 2004-02-20 | 2006-02-14 | 삼성전자주식회사 | 커패시터 뱅크 회로 및 그것을 구비한 전압제어 오실레이터 |
| US7026867B2 (en) * | 2004-06-28 | 2006-04-11 | Sun Microsystems, Inc. | Floating input amplifier for capacitively coupled communication |
| US7477079B2 (en) * | 2004-09-10 | 2009-01-13 | Cirrus Logic, Inc. | Single ended switched capacitor circuit |
| US7496865B2 (en) * | 2005-05-20 | 2009-02-24 | Chung Yuan Christian University | OTA-based high-order filters |
| US7737732B2 (en) * | 2005-07-01 | 2010-06-15 | Cambridge Analog Technologies, Inc. | Constant slope ramp circuits for sample-data circuits |
| ATE413730T1 (de) * | 2005-07-19 | 2008-11-15 | Cambridge Analog Technologies | Schaltkreise mit konstanter steigungsrampe für probendatenschaltkreise |
| WO2007058932A1 (en) * | 2005-11-10 | 2007-05-24 | Cambridge Analog Technology, Llc | Precision sampling circuit |
| JP2008008724A (ja) * | 2006-06-28 | 2008-01-17 | Sanyo Electric Co Ltd | 電流検出回路 |
| WO2008057126A1 (en) * | 2006-11-09 | 2008-05-15 | Cambridge Analog Technology, Llc | Precision sampling circuit |
| US7904048B2 (en) * | 2007-06-29 | 2011-03-08 | Texas Instruments Incorporated | Multi-tap direct sub-sampling mixing system for wireless receivers |
| EP2552018A1 (en) * | 2011-07-26 | 2013-01-30 | ST-Ericsson SA | Microphone preamplifier circuit |
| US8872589B2 (en) * | 2012-09-20 | 2014-10-28 | Infineon Technologies Ag | System and method for a programmable gain amplifier |
| US9076554B1 (en) * | 2014-01-21 | 2015-07-07 | Aeroflex Colorado Springs Inc. | Low-noise low-distortion signal acquisition circuit and method with reduced area utilization |
| EP3252581A4 (en) | 2016-04-01 | 2018-04-18 | Shenzhen Goodix Technology Co., Ltd. | Integrator circuit and signal processing module |
| DE102016106611A1 (de) * | 2016-04-11 | 2017-10-12 | Snaptrack, Inc. | Mehrstufige Anordnung mit einer reduzierten Dispersion |
| IT201700077220A1 (it) | 2017-07-10 | 2019-01-10 | St Microelectronics Srl | Circuito convertitore digitale-analogico, dispositivo e procedimento corrispondenti |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4393351A (en) * | 1981-07-27 | 1983-07-12 | American Microsystems, Inc. | Offset compensation for switched capacitor integrators |
| JPH063864B2 (ja) * | 1985-09-30 | 1994-01-12 | 株式会社東芝 | スイツチトキヤパシタ回路 |
| IT1220191B (it) * | 1987-12-22 | 1990-06-06 | Sgs Thomson Microelectronics | Filtro attivo passabasso del primo ordine integrato |
| US5039963A (en) * | 1990-01-26 | 1991-08-13 | At&T Bell Laboratories | Method for reducing signal-dependent distortion in switched-capacitor filters or the like |
| US5187390A (en) * | 1991-07-12 | 1993-02-16 | Crystal Semiconductor Corporation | Input sampling switch charge conservation |
-
1994
- 1994-04-21 EP EP94830189A patent/EP0678980B1/en not_active Expired - Lifetime
- 1994-04-21 DE DE69419897T patent/DE69419897T2/de not_active Expired - Fee Related
-
1995
- 1995-04-21 JP JP7097299A patent/JPH0846488A/ja active Pending
-
1997
- 1997-01-30 US US08/791,281 patent/US6556072B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6556072B1 (en) | 2003-04-29 |
| EP0678980A1 (en) | 1995-10-25 |
| EP0678980B1 (en) | 1999-08-04 |
| DE69419897D1 (de) | 1999-09-09 |
| DE69419897T2 (de) | 2000-05-31 |
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