JPH0846035A - 不混和性ゾル・ゲル・プロセスによる低誘電率層 - Google Patents

不混和性ゾル・ゲル・プロセスによる低誘電率層

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JPH0846035A
JPH0846035A JP7128489A JP12848995A JPH0846035A JP H0846035 A JPH0846035 A JP H0846035A JP 7128489 A JP7128489 A JP 7128489A JP 12848995 A JP12848995 A JP 12848995A JP H0846035 A JPH0846035 A JP H0846035A
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エム．スミス ダグラス
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Abstract

(57)【要約】 【目的】 半導体デバイスの金属リード線間にエアギャ
ップを形成する方法を提供する。 【構成】 基板１２の上に金属層を堆積させ、金属層を
エッチングしてリード線１６を形成し、基板１２の一部
を露出させる。使い捨て液体１８をリード線と基板の露
出部分に注入し、使い捨て液体の最上部部分を除去し
て、リード線の少なくとも最上部まで使い捨て液体を低
くする。透過性シリカ前駆物質膜２０を、使い捨て液体
とリード線の最上部の上に堆積させる。透過性シリカ前
駆物質膜はゲル化して、低透過率シリカ膜２４を形成す
る。使い捨て液体は、低透過率シリカ膜を通って除去さ
れ、低透過率シリカ膜の下のリード線間にエアギャップ
２２を形成する。エアギャップは低誘電率であるから、
リード線間の容量が減少しかつ回路の電力消費が低減す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に半導体デバイス
の製造に関し、より詳細にはゾル・ゲル・プロセスと金
属導体間の低誘電率材料としてエアギャップ（air gap
s）を形成することに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】半導
体はコンピュータやテレビジョンを含む電子装置用集積
回路で広く使用されている。普通これらの集積回路は、
単結晶シリコンにつくられた多数のトランジスタを使用
している。今は、配線用に多層金属膜を作製することを
含む集積回路が多い。１つのチップにより多くの機能を
集積するニーズのため、半導体産業は、１つのチップに
共通に集積される個々のトランジスタや他のデバイスの
寸法を縮小する方法を捜し求めてきた。しかし、デバイ
スをより小さい寸法に縮小することは好ましくない効果
が多数生じる傾向がある。これらの効果の１つは、回路
の導体間の容量結合が増加することである。したがっ
て、今日の多層金属膜システムにおいて、ＲＣ時定数と
金属ライン間の漏話を減少させることは緊急の必要性で
ある。
【０００３】線間容量は、線を隔てるために使用する絶
縁体あるいは誘電体に高度に依存している。従来の半導
体製造方法では誘電体として二酸化ケイ素（ＳｉＯ2 ）
を使用しているが、二酸化ケイ素の誘電率は約３．９で
ある。可能性としての最低誘電率あるいは理想的な誘電
率は１．０であり、この値は真空の誘電率である。
【０００４】
【課題を解決する手段】所与の配線レイアウトに対し
て、絶縁体の誘電率が減少すると、電力消費および漏話
の双方が減少して性能が向上する。同一誘電体を使用し
て、０．５０ミクロンから０．２５ミクロンに縮小する
と電力消費が３０％増加することが判明している。Ｓｉ
Ｏ2 を空気に置換すると、この電力消費を５０％以上減
少させることができる。電力消費は周波数に比例して増
加するので、この変化は高周波で動作させるために特に
重要である。
【０００５】その上０．５０ミクロンから０．２５ミク
ロンに縮小すると、主としてライン間（line-to-line）
の容量の増加のため、漏話は５０％以上増大する。漏話
／ＶCC比が増加すると、雑音限界と回路性能が低下す
る。ＳｉＯ2 を空気に置換すると、一般に１．００１よ
り小さい空気の誘電率のため漏話を大幅に減少させるこ
とができる。
【０００６】このように、誘電体として二酸化ケイ素を
空気で置換すると漏話が減少しかつ電力消費が低減する
ことがここに判明した。ここに半導体デバイスを製造す
る一方法が開示されているが、この方法は、ゾル・ゲル
・プロセスを利用して、金属リード線間にエアギャップ
を形成し、（たとえば、リード線間で約１．２５の）低
誘電率にして、回路の導体間の容量結合を大幅に減少さ
せるとともに、電力消費を低減させる。
【０００７】本発明には、半導体デバイスの金属リード
線間にエアギャップを形成する方法が含まれている。金
属層が基板上に堆積する。この金属層はエッチングされ
て金属リード線を形成し、基板に露出部分が残る。使い
捨て液体（disposable liquid ）が金属リード線と基板
の露出部分に堆積される（deposited ）。使い捨て液体
の最上部部分は除去されて金属リード線の最上部が露出
する。（たとえば１０％〜７０％の透過性の）透過性シ
リカ前駆物質膜（porous silica precursor film）が、
使い捨て液体と金属リード線の最上部に堆積する。透過
性シリカ前駆物質膜はゲル化されて、低透過率シリカ膜
（low-porosity silica film）を形成する。使い捨て液
体は、低透過率シリカ膜を通って除去され、金属リード
線間にエアギャップを形成する。
【０００８】本発明の利点には、エアギャップと金属リ
ード線の上に低透過率シリカ膜を供給しながら、金属リ
ード線間にエアギャップを形成する新しい方法が含まれ
ている。このエアギャップは低誘電率であるから、金属
リード線間の側壁容量を減少させるとともに回路の電力
消費を低減させることになる。
【０００９】
【実施例】図面は、本明細書の主要な部分を形成してい
るのであるから、明細書と一緒に読んで頂きたい。特に
断りがない限り、各図面中、同じ参照番号と記号は同一
構成部品を表している。
【００１０】現在の好適実施例をつくりかつ使用するこ
とが、以下に詳細に考察されている。しかし、本発明
は、応用可能な多数の創造的概念を提供しており、これ
らの概念は、特定の文脈において広範囲に実現できるこ
とを理解されたい。考察する特定の実施例は、本発明を
つくり上げ使用する特定の方法を説明しているに過ぎ
ず、本発明の範囲を限定するものではない。
【００１１】以下に述べることは、製造方法を含む、い
くつかの好適実施例と代替実施例の説明である。特に断
りがない限り、異なる図面中の対応する番号と記号は、
対応する部分を示している。
【表１】
【００１２】本発明の代表的な実施例には、図１の流れ
図に示す手順を含めることができるが、所与の実施例は
示した全手順を必要としておらず、さらに他の実施例で
は別の手順を追加することができる。この流れ図は、金
属リード線が形成されて使い捨て液体が注入されること
を示している。使い捨て液体は金属リード線の少なくと
も最上部から除去される。透過性シリカ前駆物質膜が注
入されると、ゲル化して低透過率シリカ膜が形成され
る。使い捨て液体は、低透過率シリカ膜を通過して除去
される。
【００１３】第１の実施例は、図２に示されている。図
２Ａは、基板１２を持つ半導体ウェハー１０の断面図を
示しているが、当業者にはよく知られているように、半
導体ウェハー１０には、たとえば、トランジスタ、ダイ
オードおよび（示されていない）他の半導体素子を含め
ることができる。また基板１２には、配線用金属層を含
めることもできる。また、第１の酸化膜層１４はＳｉＯ
2 から成り、基板１２の上に堆積している。また、第１
の酸化膜層１４には、ＰＥＴＥＯＳ（プラズマエンハン
ス・テトラエトシロキサン（plasma-enhanced tetraeth
osiloxane ））、ＢＰＳＧ（ホウ素リン酸塩ケイ酸塩ガ
ラス（boron phosphate silicate glass））あるいは他
の誘電体材料を含めることもできる。配線用金属層は、
酸化膜１４の上に堆積している。配線用金属層はアルミ
ニウムで構成することが望ましいが、たとえば、チタニ
ウム・タングステン／アルミニウムの２重層で構成して
もよい。配線用金属層は、所定のパターンでエッチング
されて、各ラインあるいは金属リード線１６を形成す
る。
【００１４】図２Ｂは、金属リード線１６と酸化膜層１
４の上に使い捨て液体１８が注入された後のウェハー１
０を示している。リード線間の全スペースを、使い捨て
液体１８で充満させるため、たとえば金属リード線１６
の高さの約２倍の量の使い捨て液体１８を低速でウェハ
ー１０の上を回転させてよい。ついで、ウェハー１０
を、より高速で回転させ、ウェハー１０から使い捨て液
体１８の幾分かを（遠心力で）除去して、使い捨て液体
１８の深さを金属リード線１６の６０％〜１００％に浅
くする（図２Ｂ）。望ましくは、使い捨て液体１８の深
さは、金属リード線１６の高さの７０％〜９０％の間に
ある。図２Ｃに示すように、金属リード線１６の少なく
とも最上部と使い捨て液体１８とに透過性シリカ前駆物
質膜２０を堆積させる。
【００１５】透過性シリカ前駆物質膜２０は、二酸化ケ
イ素を使用したゲルから成るゾルコーティングである
が、使い捨て液体１８の分子が移動して通過するのに十
分な大きさの細孔のある別のゾル・ゲルを使用してもよ
い。透過性シリカ前駆物質膜２０は第１の溶剤を含んで
いるが、第１の溶剤は望ましくは極性ゾルである。使い
捨て液体１８は、望ましくはデカンである第２の溶剤を
含んでいるが、ゾル・ゲル・プロセスの使用と互換性の
ある他の非極性ゾルでもよい。第１の溶剤と第２の溶剤
の１つは有極性であり、他は非極性であることが望まし
い。使い捨て液体１８は第２の溶剤を含んでいるが、第
２の溶剤は、透過性シリカ前駆物質膜２０の中に含まれ
る第１の溶剤の中で部分的に混和するか全く混和しな
い。一般に使い捨て液体１８の沸点は、透過性シリカ前
駆物質膜２０の中に含まれる第１の溶剤の沸点に等しい
か、あるいはそれよりも高くなければならない。使い捨
て液体１８が除去される前に透過性シリカ前駆物質膜２
０が乾燥して、低透過率シリカ膜２４を形成することが
できるように、これらの特性が望まれる。望ましくは、
透過性シリカ前駆物質膜２０はゲル化され、経時変化
し、乾燥して低透過率シリカ膜２４を形成する。透過性
シリカ前駆物質膜２０がゲル化すると、厚さがいくらか
薄くなるので、低透過率シリカ膜２４は透過性シリカ前
駆物質膜２０よりも薄い。
【００１６】ついで使い捨て液体１８は、蒸発により低
透過率シリカ膜２４を通って除去される（図２Ｄの矢印
を見られたい）。使い捨て液体１８が除去されると、図
２Ｄに示すように、金属リード線１６間にエアギャップ
２２が形成される。先ず透過性シリカ前駆物質膜２０が
（多分ｐＨの変化により）ゲル化して低透過率シリカ膜
２４を形成するように、ウェハー１０をゆっくり乾燥さ
せることにより、使い捨て液体１８が除去されることが
望ましい。つぎに使い捨て液体１８は、低透過率シリカ
膜２４を通って蒸発し、図２Ｅに示す構造体が残る。
【００１７】本発明の第２の実施例が図３に示されてい
る。図３Ａでは、使い捨て液体１８が金属リード線１６
間のスペースに充満して、金属リード線１６の最上部を
覆うように、使い捨て液体１８がウェハー１０の上に注
入されている。つぎに、金属リード線１６の少なくとも
最上部から使い捨て液体１８を除去するように、ウェハ
ー１０を回転させることができる。図３Ｂは、金属リー
ド線１６の高さの約８０％の高さの使い捨て液体１８を
示している。他の方法を使用して、使い捨て液体１８の
高さを低くすることができる。たとえば、使い捨て液体
１８を蒸発させて希望する高さにすることができる。
【００１８】つぎに、第１の溶剤を含むゾル・ゲルであ
る透過性シリカ前駆物質膜２０が、図３Ｃに示すよう
に、金属リード線１６の少なくとも最上部と使い捨て液
体１８の上に注入される。透過性シリカ前駆物質膜２０
がゲル化して低透過率シリカ膜２４を形成すると、図３
Ｄに示すように、使い捨て液体１８は低透過率シリカ膜
２４を通って除去される。使い捨て液体１８が除去され
ると、図３Ｅに示すように、金属リード線１６間にエア
ギャップ２２が形成される。
【００１９】図４Ａは、本発明の第３の実施例を示して
いるが、この場合、基板１２は最上部酸化膜層を含んで
いるので、最上部酸化膜層の上に金属リード線１６が形
成され、本発明の第１の実施例で説明したプロセス手順
が続いて実行される。図４Ｂは、第２と第３の実施例の
特徴を組み合わせた第４の実施例を図示しているが、こ
の場合、金属リード線１６の高さの７０％〜９０％が、
使い捨て液体１８で覆われて金属リード線１６は上部酸
化膜層を持つ基板１２の上に直接形成されている。図４
Ｃは、本発明の第５の実施例を示しているが、この場
合、最終手順として、低透過率シリカ膜２４の上に、た
とえばＴＥＯＳを含む構造用誘電体層２８を堆積させ
る。また、図２Ｅ、３Ｅに示す構造体の上に、この構造
用誘電体層２８を堆積させてウェハー１０の構造用支持
物を追加することもできる。
【００２０】酸化膜層１４と金属リード線１６は能動面
を持っているが、パッシベーションが施されていない
と、これらの能動面は漏洩電流経路の役目をすることが
ある。図５Ａは代替実施例を示しているが、この中で
（たとえば、コンフォーマル）パッシベーション層２６
は、酸化膜層１４の露出面と金属リード線１６の両方に
パッシベーションを施し線間漏洩を防止する。別の代替
実施例（図５Ｂ）には、金属リード線をガスに暴露して
反応させて、金属リード線１６の周囲だけにパッシベー
ション層２６を形成させることが含まれている。
【００２１】図６の流れ図は、使い捨て液体１８の除去
と、ゲル化した低透過率シリカ膜２４からの第１の溶剤
の除去とが同時に起こることを示している。このこと
は、ゆっくりと乾燥させる１つの手順によって達成され
る。（たとえば、粘着性のある層として）供給され、急
速にゲル化されて混和されることが最も少ない透過性シ
リカ前駆物質膜２０を使用して、同じ溶剤あるいは混和
性溶剤をこの方法で使用することができる。この時は、
乾燥される前に透過性シリカ前駆物質膜２０をゲルにす
ることができる。
【００２２】本発明は、ゾル・ゲル・プロセスを使用し
て、金属リード線間にエアギャップを形成する新しい方
法を提供している。エアギャップは低誘電率であるか
ら、金属リード線の側壁容量が減少しかつ回路の電力消
費が低減する。
【００２３】わかりやすい実施例を参照しながら本発明
を説明してきたが、本説明が限定された感覚で解釈され
ることを意図していない。本発明の別の実施例と同様、
本説明を参照すれば、いろいろな修正や実施例の組合わ
せは当業者には明かなことである。したがって、かかる
修正や実施例のいかなるものも、添付の請求の範囲に含
まれることを意図している。
【００２４】以上の説明に関してさらに以下の項を開示
する。 １．半導体デバイスの金属リード線間にエアギャップを
形成する方法であって、基板上に金属層を堆積させる手
順と、前記金属層を所定のパターンでエッチングして金
属リード線を形成する手順であって、前記金属リード線
は最上部を有しかつ前記基板の一部が露出されて残るよ
うにする手順と、前記金属リード線と前記基板の露出さ
れた部分に使い捨て液体を注入する手順と、前記使い捨
て液体の上部を除去して、前記使い捨て液体を、前記金
属リード線の少なくとも前記最上部と同じ低いレベルに
する手順と、前記金属リード線の少なくとも前記最上部
と前記使い捨て液体の上に、第１の溶剤を含む透過性シ
リカ前駆物質膜を堆積させる手順と、前記透過性シリカ
前駆物質膜をゲル化して、低透過率シリカ膜を形成する
手順と、前記低透過率シリカ膜を通して前記使い捨て液
体を除去して、前記低透過率シリカ膜の下の前記金属リ
ード線間にエアギャップを形成する手順と、を含む方
法。
【００２５】２．第１項記載の方法であって、前記使い
捨て液体は、使い捨て液体を注入する前記手順の後、前
記金属リード線の前記最上部に達することを特徴とする
方法。
【００２６】３．第１項記載の方法であって、前記金属
層を所定のパターンでエッチングして金属リード線を形
成する前記手順の後、少なくとも前記金属リード線の上
にパッシベーション層を形成する手順をさらに含むこと
を特徴とする方法。
【００２７】４．第３項記載の方法であって、前記パッ
シベーション層は窒化物を含むことを特徴とする方法。
【００２８】５．第１項記載の方法であって、前記低透
過率シリカ膜を通して前記使い捨て液体を除去する前記
手順は、前記ウェハーを加熱して前記使い捨て液体を蒸
発させることを含むことを特徴とする方法。
【００２９】６．第１項記載の方法であって、前記低透
過率シリカ膜を通して前記使い捨て液体を除去する前記
手順は、前記ウェハーを真空にして前記使い捨て液体を
除去することを含むことを特徴とする方法。
【００３０】７．第１項記載の方法であって、前記低透
過率シリカ膜はゾル・ゲルを含むことを特徴とする方
法。
【００３１】８．第１項記載の方法であって、前記使い
捨て液体は第１の溶剤を含むことを特徴とする方法。
【００３２】９．第１項記載の方法であって、前記使い
捨て液体は第２の溶剤を含むことを特徴とする方法。
【００３３】１０．第１項あるいは第８項記載の方法で
あって、前記第１の溶剤はデカンを含むことを特徴とす
る方法。
【００３４】１１．第１項記載の方法であって、前記使
い捨て液体を除去する前記手順の後、構造用誘電体層を
堆積させる手順をさらに含むことを特徴とする方法。
【００３５】１２．半導体デバイスの金属リード線間に
エアギャップを形成する方法であって、基板上に金属層
を堆積させる手順と、前記金属層を所定のパターンでエ
ッチングして金属リード線を形成する手順であって、前
記金属リード線は最上部を有しかつ前記基板の一部が露
出されて残るようにする手順と、前記基板層と前記金属
リード線との上に使い捨て液体を注入する手順と、前記
使い捨て液体の上部を除去して、前記使い捨て液体を、
前記金属リード線の少なくとも前記最上部と同じ低いレ
ベルにする手順と、前記金属リード線の少なくとも前記
最上部と前記使い捨て液体の上に、第１の溶剤を含むゾ
ル・ゲルを堆積させる手順と、前記ゾル・ゲルをゲル化
して、低透過率シリカ膜を形成する手順と、前記低透過
率シリカ膜を通して前記使い捨て液体を除去して、前記
低透過率シリカ膜の下の前記金属リード線間にエアギャ
ップを形成する手順と、を含む方法。
【００３６】１３．第１２項記載の方法であって、前記
金属層を所定のパターンでエッチングして金属リード線
を形成する前記手順の後、少なくとも前記金属リード線
の上にパッシベーション層を形成する手順をさらに含む
ことを特徴とする方法。
【００３７】１４．第１３項記載の方法であって、前記
パッシベーション層は窒化物を含むことを特徴とする方
法。
【００３８】１５．第１２項記載の方法であって、前記
使い捨て液体を除去する前記手順の後、構造用誘電体層
を堆積させる手順をさらに含むことを特徴とする方法。
【００３９】１６．半導体デバイスの金属リード線１６
間にエアギャップ２２を形成する方法。基板１２の上に
金属層が堆積する。金属層はエッチングされて金属リー
ド線１６を形成し、基板１２の一部を露出させる。使い
捨て液体１８が金属リード線１６と基板１２の露出部分
に注入され、使い捨て液体１８の最上部部分が除去され
て、金属リード線１６の少なくとも最上部まで使い捨て
液体１８を低くする。透過性シリカ前駆物質膜２０が、
使い捨て液体１８とリード線１６の最上部の上に堆積す
る。透過性シリカ前駆物質膜２０はゲル化されて、低透
過率シリカ膜２４を形成する。使い捨て液体１８は、低
透過率シリカ膜２４を通って除去され、低透過率シリカ
膜２４の下の金属リード線１６間にエアギャップ２２を
形成する。エアギャップ２２は低誘電率であるから、金
属リード線間の容量を減少させるとともに回路の電力消
費を低減させることになる。
【００４０】
【関連出願に対する相互参照】譲渡された下記米国特許
出願の開示内容は本願に明確に組み入れることにする。 ＴＩ番号 通し番号 出願日 発明者 タイトル TI-18509 08/137,658 10/15/93 Jeng 線間容量を減少させるプレーナ 形構造体 TI-18867 08/201,679 2/25/94 Jeng 他 狭い間隙に対する低誘電率材料 の選択的充満方法 TI-18929 08/202,057 2/25/94 Jeng 低誘電率絶縁体を埋め込んだプ レーナ形多層配線方法 TI-19068 -- 4/28/94 Cho ＶＬＳＩに使用できる低誘電率 絶縁体 TI-19071 -- 4/27/94 Havemann 重合体材料によるバイアの形成 TI-18941 -- 5/20/94 Gnade 他 電子装置に応用できる低誘電率材 料 TI-19072 -- 5/20/94 Havemann 低密度誘電体を集積した配線構造 他 体
【００４１】本発明の特許出願とともに出願した下記米
国特許出願の開示内容は本願に明確に組み入れることに
する。 ＴＩ番号 発明者 タイトル TI-19073 Tigelaar 他 エアギャップ誘電体を使用した場合の線間 漏 洩の抑止 TI-19154 Tsu 強化ガスに反応させたアルミニウムリード 線によるアルミニウム配線の信頼性向上 TI-19253 Havemann サブミクロン配線の間隙を選択的に充満さ せる２手順金属エッチングプロセスとその 方法 TI-19305 Havemann 他 金属リード線間にエアギャップを形成した 多 層配線構造体
【図面の簡単な説明】
【図１】本発明で実現可能な手順の流れ図を示す図。
【図２】半導体の一部の断面図であって、本発明の第１
の実施例におけるいくつかの手順を説明しており、Ａ
は、金属リード線が酸化膜層の上に形成された基板１２
を持つ半導体ウェハーの断面図、Ｂは、金属リード線と
酸化膜層の上に使い捨て液体が注入された後のウェハー
の断面図、Ｃは、金属リード線の少なくとも最上部と使
い捨て液体１８との上に透過性シリカ前駆物質膜が堆積
したウェハーの断面図、Ｄは、使い捨て液体が除去され
て、金属リード線間にエアギャップが形成されたウェハ
ーの断面図、Ｅは使い捨て液体が低透過率シリカ膜を通
って蒸発し、構造体ができたウェハーの断面図。
【図３】半導体の一部の断面図であって、本発明の第２
の実施例におけるいくつかの手順を説明しており、Ａ
は、使い捨て液体がウェハーの上に注入され、使い捨て
液体が金属リード線間のスペースに充満しかつ金属リー
ド線の最上部を覆っているウェハーの断面図、Ｂは、金
属リード線の高さの約８０％の高さに使い捨て液体が注
入されたウェハーの断面図、Ｃは、透過性シリカ前駆物
質膜が、金属リード線の少なくとも最上部と使い捨て液
体の上に注入されたウェハーの断面図、Ｄは、透過性シ
リカ前駆物質膜がゲル化して低透過率シリカ膜が形成さ
れ、使い捨て液体は低透過率シリカ膜を通って除去され
たウェハーの断面図、Ｅは、使い捨て液体が除去され
て、金属リード線間にエアギャップが形成されたウェハ
ーの断面図。
【図４】半導体の一部の断面図であって、本発明の第
３、４、５の実施例におけるいくつかの手順を説明して
おり、Ａは、金属リード線、エアギャップおよび低透過
率シリカ膜が形成されたウェハーの断面図、Ｂは、金属
リード線の高さの７０％〜９０％が、使い捨て液体１８
で覆われた後、エアギャップおよび低透過率シリカ膜が
形成されたウェハーの断面図、Ｃは、低透過率シリカ膜
の上に構造用誘電体層を堆積させたウェハーの断面図。
【図５】金属リード線上に堆積したパッシベーション層
の特徴が追加された２つの代替実施例の断面図であっ
て、Ａは、酸化膜層の露出面と金属リード線の両方にパ
ッシベーションを施し線間漏洩を防止したウェハーの断
面図、Ｂは、金属リード線の周囲だけにパッシベーショ
ン層を形成させたウェハーの断面図。
【図６】本発明で実現可能な実施例の流れ図を示す図。
【符号の説明】
１０ ウェハー １２ 基板 １４ 酸化膜層 １６ 金属リード線 １８ 使い捨て液体 ２０ 透過性シリカ前駆物質膜 ２２ エアギャップ ２４ 低透過率シリカ膜 ２６ パッシベーション層 ２８ 構造用誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス エム．スミス アメリカ合衆国ニューメキシコ州アルブカ ーケ，エヌ．イー．マークェット プレー ス 1412

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体デバイスの金属リード線間にエアギ
    ャップを形成する方法であって、基板上に金属層を堆積
    させる手順と、 前記金属層を所定のパターンでエッチングして金属リー
    ド線を形成する手順であって、前記金属リード線は最上
    部を有しかつ前記基板の一部が露出されて残るようにす
    る手順と、 前記金属リード線と前記基板の露出された部分に使い捨
    て液体を注入する手順と、 前記使い捨て液体の上部を除去して、前記使い捨て液体
    を、前記金属リード線の少なくとも前記最上部と同じ低
    いレベルにする手順と、 前記金属リード線の少なくとも前記最上部と前記使い捨
    て液体の上に、第１の溶剤を含む透過性シリカ前駆物質
    膜を堆積させる手順と、 前記透過性シリカ前駆物質膜をゲル化して、低透過率シ
    リカ膜を形成する手順と、 前記低透過率シリカ膜を通して前記使い捨て液体を除去
    して、前記低透過率シリカ膜の下の前記金属リード線間
    にエアギャップを形成する手順と、を含む方法。
JP7128489A 1994-05-27 1995-05-26 不混和性ゾル・ゲル・プロセスによる低誘電率層 Ceased JPH0846035A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006352124A (ja) * 2005-06-13 2006-12-28 Infineon Technologies Ag 半導体デバイスおよびその構造体の製造方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504042A (en) * 1994-06-23 1996-04-02 Texas Instruments Incorporated Porous dielectric material with improved pore surface properties for electronics applications
US5665644A (en) * 1995-11-03 1997-09-09 Micron Technology, Inc. Semiconductor processing method of forming electrically conductive interconnect lines and integrated circuitry
US5807607A (en) * 1995-11-16 1998-09-15 Texas Instruments Incorporated Polyol-based method for forming thin film aerogels on semiconductor substrates
US6130152A (en) 1995-11-16 2000-10-10 Texas Instruments Incorporated Aerogel thin film formation from multi-solvent systems
US6380105B1 (en) 1996-11-14 2002-04-30 Texas Instruments Incorporated Low volatility solvent-based method for forming thin film nanoporous aerogels on semiconductor substrates
US6319852B1 (en) 1995-11-16 2001-11-20 Texas Instruments Incorporated Nanoporous dielectric thin film formation using a post-deposition catalyst
US5960316A (en) * 1997-03-31 1999-09-28 Intel Corporation Method to fabricate unlanded vias with a low dielectric constant material as an intraline dielectric
US6437441B1 (en) * 1997-07-10 2002-08-20 Kawasaki Microelectronics, Inc. Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure
US6333556B1 (en) * 1997-10-09 2001-12-25 Micron Technology, Inc. Insulating materials
US6858526B2 (en) * 1998-07-14 2005-02-22 Micron Technology, Inc. Methods of forming materials between conductive electrical components, and insulating materials
US6465339B2 (en) * 1997-12-19 2002-10-15 Texas Instruments Incorporated Technique for intralevel capacitive isolation of interconnect paths
US6211561B1 (en) * 1998-11-16 2001-04-03 Conexant Systems, Inc. Interconnect structure and method employing air gaps between metal lines and between metal layers
US6268276B1 (en) 1998-12-21 2001-07-31 Chartered Semiconductor Manufacturing Ltd. Area array air gap structure for intermetal dielectric application
US6071805A (en) * 1999-01-25 2000-06-06 Chartered Semiconductor Manufacturing, Ltd. Air gap formation for high speed IC processing
US6469390B2 (en) 1999-01-26 2002-10-22 Agere Systems Guardian Corp. Device comprising thermally stable, low dielectric constant material
US6150232A (en) * 1999-02-05 2000-11-21 Chartered Semiconductor Manufacturing Ltd. Formation of low k dielectric
TW400633B (en) * 1999-03-19 2000-08-01 United Microelectronics Corp The manufacture method of interconnects
US6130151A (en) * 1999-05-07 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of manufacturing air gap in multilevel interconnection
US6365489B1 (en) * 1999-06-15 2002-04-02 Micron Technology, Inc. Creation of subresolution features via flow characteristics
US6274477B1 (en) * 1999-06-19 2001-08-14 United Microelectronics Corp. Method of fabricating conductive line structure
US6306754B1 (en) 1999-06-29 2001-10-23 Micron Technology, Inc. Method for forming wiring with extremely low parasitic capacitance
US6350679B1 (en) * 1999-08-03 2002-02-26 Micron Technology, Inc. Methods of providing an interlevel dielectric layer intermediate different elevation conductive metal layers in the fabrication of integrated circuitry
US6211057B1 (en) 1999-09-03 2001-04-03 Taiwan Semiconductor Manufacturing Company Method for manufacturing arch air gap in multilevel interconnection
US6261942B1 (en) 2000-01-24 2001-07-17 Chartered Semiconductor Manufacturing Ltd. Dual metal-oxide layer as air bridge
US6287979B1 (en) 2000-04-17 2001-09-11 Chartered Semiconductor Manufacturing Ltd. Method for forming an air gap as low dielectric constant material using buckminsterfullerene as a porogen in an air bridge or a sacrificial layer
US6265321B1 (en) 2000-04-17 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Air bridge process for forming air gaps
EP1172847A3 (en) * 2000-07-10 2004-07-28 Interuniversitair Micro-Elektronica Centrum Vzw A method to produce a porous oxygen-silicon layer
US6472740B1 (en) 2001-05-30 2002-10-29 International Business Machines Corporation Self-supporting air bridge interconnect structure for integrated circuits
US7222821B2 (en) * 2001-11-21 2007-05-29 Matos Jeffrey A Method and apparatus for treating fuel to temporarily reduce its combustibility
US8042771B2 (en) 2007-05-25 2011-10-25 Karl F. Milde, Jr. Method and apparatus for treating fuel to temporarily reduce its combustibility
US6693355B1 (en) 2003-05-27 2004-02-17 Motorola, Inc. Method of manufacturing a semiconductor device with an air gap formed using a photosensitive material
US9156004B2 (en) 2005-10-17 2015-10-13 Stc.Unm Fabrication of enclosed nanochannels using silica nanoparticles
US10060904B1 (en) 2005-10-17 2018-08-28 Stc.Unm Fabrication of enclosed nanochannels using silica nanoparticles
US7825037B2 (en) * 2005-10-17 2010-11-02 Stc.Unm Fabrication of enclosed nanochannels using silica nanoparticles
FR2897198B1 (fr) * 2006-02-08 2008-09-19 Commissariat Energie Atomique Structure d'interconnexions et procede de realisation
US20070241459A1 (en) * 2006-04-13 2007-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a cavity structure and related methods
WO2008056295A1 (en) * 2006-11-09 2008-05-15 Nxp B.V. A semiconductor device and a method of manufacturing thereof
US9218989B2 (en) 2011-09-23 2015-12-22 Raytheon Company Aerogel dielectric layer
US10822807B2 (en) 2019-02-18 2020-11-03 Royal Building Products (Usa) Inc. Assembly for improved insulation
KR20200143605A (ko) * 2019-06-14 2020-12-24 삼성전자주식회사 열분해막을 이용한 반도체 소자의 제조 방법, 반도체 제조 장비 및 이를 이용하여 제조된 반도체 소자
WO2022165276A1 (en) 2021-01-29 2022-08-04 Armonica Technologies, Inc. Enhancement structures for surface-enhanced raman scattering

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1439712A1 (de) * 1964-08-08 1968-11-28 Telefunken Patent Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlusskapazitaet im Halbleiterkoerper einer mikrominiaturisierten Schaltungsanordnung auf Festkoerperbasis
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
US5098856A (en) * 1991-06-18 1992-03-24 International Business Machines Corporation Air-filled isolation trench with chemically vapor deposited silicon dioxide cap
JPH0722583A (ja) * 1992-12-15 1995-01-24 Internatl Business Mach Corp <Ibm> 多層回路装置
US5470801A (en) * 1993-06-28 1995-11-28 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006352124A (ja) * 2005-06-13 2006-12-28 Infineon Technologies Ag 半導体デバイスおよびその構造体の製造方法
JP2011009769A (ja) * 2005-06-13 2011-01-13 Infineon Technologies Ag 半導体デバイスおよびその構造体の製造方法
US9401322B2 (en) 2005-06-13 2016-07-26 Infineon Technologies Ag Semiconductor devices and structures thereof

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US5750415A (en) 1998-05-12

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