JPH0833873B2 - 超次元アレイ内のプロセツサ相互接続方法およびその装置 - Google Patents

超次元アレイ内のプロセツサ相互接続方法およびその装置

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JPH0833873B2
JPH0833873B2 JP61128294A JP12829486A JPH0833873B2 JP H0833873 B2 JPH0833873 B2 JP H0833873B2 JP 61128294 A JP61128294 A JP 61128294A JP 12829486 A JP12829486 A JP 12829486A JP H0833873 B2 JPH0833873 B2 JP H0833873B2
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クレイトン リチャード
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Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、相互接続され並列に動作する多数のプロセ
ッサを有する超並列プロセッサ、特に、プロセッサを超
次元パターン（すなわち３次元を超えたパターン）で相
互接続する超並列プロセッサの超次元アレイ内のプロセ
ッサ相互接続方法およびそのプロセッサ相互接続装置に
関するものであり、プロセッサがブールのｎ立方体（ｎ
次元超格子結合とも称されている）で接続され、ｎが比
較的大きいもの（たとえばｎ10）に有利に適用される
ものである。
［従来の技術］ 本発明の関連出願としては、1984年５月31日付出願の
日本国特許願昭和59年第109776号、「並列プロセッサ」
がある。
上記参照出願には第６図（参照出願の第1A図と同じ）
に示すような並列処理集積回路アレイが記載されてお
り、この並列処理集積回路（IC）35のアレイ30は、実例
として、32,768（＝215）個の同一のIC35を包含し、各I
C35は32（＝25）個の同一のプロセッサ／メモリ36を包
含している。したがってアレイ30全体では1,048,576
（＝220）の同一のプロセッサ／メモリ36を包含してい
る。プロセッサ／メモリ36は２種類の配置で構成され相
互接続される。第１の配置は、プロセッサ／メモリを正
方形アレイ内に構成して、そのアレイ内の４つの最近接
プロセッサ／アレイに接続するという従来の２次元格子
パターンである。第２の配置は15次元のブールｎ立方体
（Boolean n-cube）である。
［発明が解決しようとする課題］ 本発明は、上記のような並列処理集積回路アレイを構
築すべき集積回路，回路基板，およびバックプレーン
（すなわち母盤）という３次元の世界における上記第２
相互接続配置の実現化に関するものである。
IC35のｎ立方体接続パターンを理解するのに、これら
ICに０から32,767まで番号をつけ、下記の表１で示すよ
うに15桁の２進数を用いて、これらの番号、すなわちア
ドレスを２進法の表記で表現すると役立つ。
２次元格子内で片方の数字が第１の次元にある位置を
指定し他方の数字がその第２の次元にある位置を指定す
る２つの数字を使用することにより、２次元格子内での
目標の位置を指定できるとちょうど同様に、数字を使用
してブール15立方体の15次元の各次元でのICの位置を識
別することができる。しかし、ｎ立方体においては、IC
は各次元で０および１という２種類の異なった位置のう
ち一方しか持つことができない。したがって、表１で示
したような２進法表記による15桁のICアドレスも、ｎ立
方体の15次元内でICの位置を指定する。便宜上、第１の
次元におけるICの位置を指定するのに15桁の２進数のう
ち最左端の桁を使用し、最右端の桁が第15の次元におけ
るICの位置を指定するように、各桁を順番に使用するも
のとする。
さらに、２進数は０と１というふたつの値しかとれ
ず、各ICは15桁の２進数によって各々識別されるので、
各ICには、各自の２進数アドレスとディジットひとつし
か違わない他のICが15個ある。第１のICとアドレスがデ
ィジットひとつしか違わないこの15個のICを第１のICの
最近接ICと呼ぶことにする。ハミング距離という数学的
定義を良く知っている人であれば、第１のICが15個の最
近接ICから各々ハミング距離だけ離れていることに気付
くであろう。ICのアドレスおよびその15個の最近接ICの
２つの例が上記参照出願の下記の表２に示されている。
本出願の上記表１を参照すると、10進数アドレスが1,
2および４のICは、10進数アドレスが０のICの最近接IC
の一部である。
上記参照出願のIC35をブール15立方体の形態で接続す
るために、各ICを15本の入力線38および15本の出力線39
で15個の最近接ICに接続する。各IC35への15本の入力線
38はそれぞれ、ブール15立方体の15の異なる次元のいず
れか１つに結合し、同様に各IC35からの15本の出力線39
はそれぞれ、異なった次元の１つと結合する。
ブール15立方体の相互接続パターンを通じて通信を可
能にするには、計算の結果をメッセージ・パケットの形
で組織化し、このパケットを、パケットの一部であるア
ドレス情報に従って各ICのルーティング（経路指定）回
路部分により、あるICから次のICに送る。そのメッセー
ジ・パケットの実例フォーマットが第７図（上記参照出
願の第４図と同じ）に図示されており、この図のメッセ
ージ・パケットはICアドレスの15ビット,1フォーマット
・ビット,ICアドレスを複製する他の15ビット,IC内のプ
ロセッサ／メモリへのアドレス５ビット，プロセッサ／
メモリ内のレジスタへのアドレス４ビット，メッセージ
32ビット，およびエラー検出用１ビットで構成されてい
ることがわかる。この代わりに、ICアドレス用15ビット
を１組のみ用いるメッセージ・パケットを使用すること
もできる。
メッセージ・パケット内のICアドレス情報は転送先IC
のアドレスと関連している。最初のそれはメッセージ源
であるICのアドレスとその転送先のアドレスとの差分も
しくは変位である。例えば、ソース（メッセージ源）IC
のアドレスが010 101 010 101 010であり、転送先I
Cのアドレスが111 111 111 111 111である場合は、
ソースICで発生する相対アドレスは101 010 101 010
101である。相対アドレスの１のビットが、メッセー
ジ・パケットが正しい位置にない次元を特定し、したが
って転送先ICに到達するためにメッセージ・パケットを
動かすべき次元を特定することは明白であろう。このよ
うに上記の例では、各偶数番の次元でソースICと転送先
ICのアドレスが同じ箇所で、メッセージはこれらの次元
の適切な位置に既に定められている。しかし、ソースIC
と転送先ICのアドレスが異なる奇数番の次元では、これ
らの次元の相対アドレスの１のビットの存在が、その次
元内でメッセージ・パケットをあるICから別のICへ移動
させる必要があることを示している。
メッセージをあるICから次のICに送るにつれ、各移動
を考慮して相対アドレスを更新する。メッセージ・パケ
ットが２重ICアドレスを含む場合、メッセージ・パケッ
トを移動する次元に関連する２重ICアドレス内のビット
を補数化（コンプリメント）することにより、移動を容
易に行える。その結果、メッセージ・パケットが転送先
ICに到着時に２重ICアドレスのビットはすべてゼロとな
る。
全ICのルーティング回路部は同一のものであり、同じ
ルーティング・サイクル（経路指定サイクル）を用いて
同期作動する。各ルーティング・サイクルの１回目の周
期で、ブールｎ立方体内の各ICのルーティング回路部
は、ルーティング回路部内にある各メッセージ・パケッ
トのICアドレスの最初の複製アドレスの先頭のビットを
検査し、このビットのレベル（1,0）を決定する。この
ビット位置に１のビットがあり、第１次元に関連するそ
のICからの出力線が未だ使用中でなければ、メッセージ
・パケットは第１次元の出力線を通り第１次元のそのIC
の最近接ICに送られる。メッセージ・パケットのアドレ
スの先頭ビットが０の場合は、これは第１次元において
適切な位置であるのでメッセージ・パケットは同じICに
とどまる。
次にメッセージ・パケット内のICアドレスの最初の複
製アドレスの先頭ビットが放棄される。メッセージ・パ
ケットを他のICに送った場合は、このような移動を報告
するために、２重ICアドレス内の対応するアドレス・ビ
ットを補数化する。
２回目のアドレス期間では、各ICのルーティング回路
部が、メッセージ・パケットが第２次元での適切な位置
にあるか否かを示す相対アドレスの第２ビットを検査す
る。このビットが１のビットで第２次元の出力線が未だ
使用中でない場合は、メッセージ・パケットは第２次元
の出力線を通り第２次元のそのICの最近接ICに送られ
る。このビットが０のビットの場合は、メッセージ・パ
ケットはそのICにとどまる。
このプロセスが15のアドレス期間を通じて続けられ、
その最後にはメッセージ・パケットの15のアドレス・ビ
ットがそれぞれ検査完了されて、必要な出力線が使用可
能だった場合には、ブール15立方体を通じて通路が確立
され、これを通ってメッセージ・パケットの残り部分を
伝送することができる。
メッセージ・パケットが15ビットのICアドレスを１つ
しか包含していない場合には、プロセスは同じである
が、ルーティングの選択に使用した後にICアドレスのビ
ットを放棄しない。もっと正確に言えば、メッセージ・
パケットがその次元の他のICに送られた場合には、各次
元の関連するビットが補数化され、補数化された全体の
アドレスが保持される。さらに、アドレスの15のビット
がすべてゼロの場合にも、メッセージ・パケットはその
転送先に到達する。
しかしながら、上述のような超並列プロセッサにおい
て、最近接IC間の通路長の違いが、メッセージ・パケッ
トの転送に悪影響を及ぼすおそれがある。すなわち、従
来の超並列プロセッサにおいては、最近接IC間の通路長
がばらばらであり、統一がとれていなかったために、メ
ッセージ転送の同期用に使われるクロック信号は少くと
もメッセージ最大経路長に適用するのに必要な長さの周
期をもたねばならなかったので、IC間の効率的なメッセ
ージ転送ができなかった。
本発明の目的は、上述の点に鑑みて、最近接IC間の通
路長を統一できるようにして、最近接IC間の通路長の違
いによるメッセージ転送効率に対する悪影響を最小限に
抑えられ、効率的なメッセージ転送が得られる超並列プ
ロセッサを実現することができる超次元アレイ内のプロ
セッサ相互接続方法およびその装置を提供することにあ
る。
［課題を解決するための手段］ 本発明の一形態では、各集積回路チップの最近接集積
回路チップはメッセージ・パケットの転送が以下のよう
になるように回路基板上およびバックプレーン（すなわ
ち母盤）上に設置される。すなわち、 （１）最初に全てのメッセージ・パケットが同じ回路基
板上に設置された最近接ICに送られ、 （２）次に全てのメッセージ・パケットが同じバックプ
レーン上に設置された最近接ICに送られ、 （３）次に全てのメッセージ・パケットが別のバックプ
レーン上に設置された最近接ICに送られる。
これは、回路基板およびバックプレーン上のICを以下
のように相互接続することにより成し遂げられる。すな
わち、各回路基板上でICを第１の連続番号の次元（１次
元からＬ次元）にあるその最近接ICと接続し、各バック
プレーン上で各回路基板上のICを同一のバックプレーン
の別の回路基板上に存在する第２の連続番号の次元（Ｌ
＋１次元からＭ次元）にあるその最近接ICに接続し、あ
るバックプレーン上にあるICを別のバックプレーン上に
存在する第３の連続番号の次元（Ｍ＋１次元からＮ次
元）にある最近接ICに接続する。
本発明を実施したこのような超並列システムのひとつ
は、65,534（＝216）個の単一のプロセッサで構成され
ているので、4,096（＝212）個の集積回路の各々に16
（24）個の単一のプロセッサがある。このシステムでは
各回路基板が32（＝25）個の集積回路を備え、各バック
プレーンが16（＝24）個の回路基板を備える。２×２×
２立方体に８（＝23）個のバックプレーンを都合よく配
列している。
本発明に従う回路基板上の各集積回路は、同じ回路基
板で第１次から第５次の次元にあるその最近接集積回路
である５個の集積回路に接続される。次に各集積回路
は、別の回路基板だが同一バックプレーン上にある他の
４個の集積回路にも接続される。最後に、各集積回路は
それぞれ別のバックプレーン上にある他の３個の集積回
路にも接続される。
［作用］ 本発明によれば、各回路基板上で低位次元の最近接集
積回路を相互接続し、各バックプレーン上で中位次元の
最近接集積回路を相互接続し、あるバックプレーンから
別のバックプレーンへ上位次元にある最近接集積回路を
相互接続するように構成しているので、最近接集積回路
の通路長が３種類にしぼられる。従って、上記のような
配列の結果、最近接IC間の通路長の違いによるメッセー
ジ転送効率に対する悪影響が、ルーディング・サイクル
中の種々のクロック・サイクルに必要な時間を変化させ
ることにより最小限に抑えられる。例えば、メッセージ
・パケットを同一回路基板上の最近接ICに送っている間
は、遭遇した比較的短い伝搬距離と同等の比較的短いク
ロック・サイクルを使用できる。メッセージ・パケット
をバックプレーン間での比較的長距離で送るルーティン
グ・サイクルの部分の期間では、これより長いクロック
・サイクルを使用できる。
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。
第２図は本発明を適用した回路基板100のレイアウト
（配置構成）を描いたものである。この図で示すよう
に、基板100は８個の等しいセクション110に分割され、
各セクションは４個の集積回路120を包含する。実例と
して、各集積回路は16個のプロセッサ／メモリ回路を包
含する。第１図はそのセクション110のひとつをさらに
詳細に示し、特に、このセクションの４個の集積回路12
0間の第１次元および第２次元における接続を示す。各
集積回路は、線130によって、第１次元および第２次元
にあるその最近接ICである他の２個の集積回路に接続さ
れる。
図解の便宜上、各線130はそれぞれ、接続する各ICチ
ップ、回路基板もしくはバックプレーンの１本以上の入
力線および出力線を表すものとする。これらの線の実線
の本数は線に引いた１本の斜線の後ろの数字で示し、線
が関連する次元は線上の円の中に明示した。
第２図はセクション間の接続を示す。これから各セク
ション110が他の３つのセクションと接続しているのが
わかる。第２図の詳細な部分で示すように、セクション
の各集積回路は、このセクションと接続する各セクショ
ン中の集積回路１個と接続する。このように、各集積回
路は第３次元，第４次元および第５次元にあるその最近
接ICと接続する。
第２図のレイアウトを考察すると、８個のセクション
のそれぞれが１つの立方体の異なった角頂に配置された
場合に認められると同じような接続パターンであるのが
分るであろう。したがって、第２図の上半分にある４個
のセクションは、１つの立方体の底面の４隅にある４個
のセクションと見なすことができ、第２図の下半分にあ
る４個のセクションはその立方体の上面の４隅にある４
個のセクションと見なすことができる。第２図から明ら
かなように、上半分の各セクションはこの半分にある２
個の最近接セクションに接続され、同様に下半分の各セ
クションは下半分にある２個の最近接セクションに接続
される。さらに、第２図の上半分にある各セクションは
下半分のセクションのひとつにも接続され、そのセクシ
ョンとは立方体の上部にあるその最近接セクションであ
る。
回路基板はセット単位で編成され、第３図および第４
図で示すようにバックプレーン140上に据えつけられ
る。第３図に示すように各セット（ひと組）125は線130
で相互接続した４個の回路基板100から構成されてお
り、各回路基板はそのセット内の他の３個の回路基板の
うちの２個の回路基板に接続する。これにより、回路基
板上の各ICは他の回路基板のうちの２個の回路基板の各
々にあるIC1個と接続するので、これにより第６次元お
よび第７次元にあるその最近接ICの２個に接続すること
になる。
同様の仕方で、第４図に示すように、各セット内の回
路基板を他の３セットのうちの２セットの回路基板と接
続するので、１つの回路基板上の各ICは他の３セットの
うちの２セットの各々にあるIC1個と接続し、これによ
り第８次元および第９次元にあるその最近接ICに接続す
ることになる。
第５図で示すように、バックプレーン140はラック150
内に、上部バックプレーンおよび下部バックプレーンが
各ラック内にあるように据え付けられる。各バックプレ
ーンのICを線130によって３個の最近接バックプレーン
内のICに接続するので、各バックプレーン内の各ICが他
の３個のバックプレーンの各々にあるIC1個に接続し、
これにより第10次元，第11次元および第12次元にあるそ
の最近接ICに接続することになる。
この接続パターンは、上記の説明から一般化できる。
各回路基板上のICは第１次元から第Ｌ次元にあるその最
近接ICと接続し、バックプレーンに接続した回路基板上
のICは、同一バックプレーンの他の回路基板上にあって
第Ｌ＋１次元から第Ｍ次元にある最近接ICと接続し、バ
ックプレーン上のICは、他のバックプレーン上にあって
第Ｍ＋１次元から第Ｎ次元にある最近接ICと接続する。
これをさらに一般化すると、回路基板上にあるICは第１
の連続番号の次元にあるその最近接ICに接続し、バック
プレーンに接続した回路基板上のICは、同一バックプレ
ーンに接続した他の回路基板上にあって第２の連続番号
の次元にあるその最近接ICに接続し、バックプレーン上
のICは、他のバックプレーン上にあって第３の連続番号
の次元にあるその最近接ICに接続する。
上記の技法は他の構造にも拡張できる。例えば、単一
の集積回路上の個々のプロセッサもこれと同様の仕方で
接続できる。すなわち、１個の集積回路チップ上に８個
のプロセッサが配設されている場合、これらのプロセッ
サをそれぞれ、第２図のようなレイアウトにより、３つ
の連続する次元にある３つの最近接プロセッサに接続す
ることができる。このような次元は第１次元，第２次元
および第３次元であることが最も多い。そして、複数の
グループのバックプレーン内にあるプロセッサを他の複
数のグループのバックプレーン内にあるプロセッサと接
続することで、第１図〜第５図に図示したものよりもさ
らに大規模な構造にある最近接プロセッサと接続するこ
とができる。さらに、上述の本発明の実施例では、各IC
が１個の最近接ICを有する１つのブール立方体という情
況で説明したきたが、本発明は、１個のICがひとつまた
はそれ以上の次元で１個を越える最近接ICを有する他の
超次元構造でも実施できる。
［発明の効果］ 以上説明したように、本発明によれば、各回路基板上
で低位次元の最近接集積回路を相互接続し、各バックプ
レーン上で中位次元の最近接集積回路を相互接続し、あ
るバックプレーンから別のバックプレーンへ上位次元に
ある最近接集積回路を相互接続するように構成している
ので、最近接集積回路用の通路長が３種類にしぼられ、
メッセージ転送に用いるクロック信号の周期を３種類に
統一して、そのメッセージ転送時間を全体として相対的
に短くできるので、集積回路間のメッセージ転送性能
（能力）が向上する。従って、効率的なメッセージ転送
が得られる超並列プロセッサが提供できる。
【図面の簡単な説明】
第１図は１つの回路基板上においてICチップと第１次元
および第２次元にあるその最近接ICとの相互接続を示す
概略図、 第２図は１つの回路基板上においてICチップと第３次
元，第４次元および第５次元にあるその最近接ICとの相
互接続を示す概略図、 第３図は１つのバックプレーン上においてICチップと第
６次元および第７次元にあるその最近接ICとの相互接続
を示す概略図、 第４図は１つのバックプレーン上においてICチップと第
８次元および第９次元にあるその最近接ICとの相互接続
を示す概略図、 第５図は異なるバックプレーン上においてICチップと第
10次元，第11次元および第12次元にあるその最近接ICと
の相互接続を示す概略図、 第６図は先行出願に開示された並列処理集積回路アレイ
の配置構成を示す概略図、 第７図は先行出願に開示されたメッセージ・パケットの
実例フォーマットを示す概略図である。 100…回路基板、110…セクション、120…集積回路、125
…セット、140…バックプレーン、150…ラック。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブリュースタ ケイル アメリカ合衆国 マサチューセッツ ボス トン ザ フェンウェイ 38 (72)発明者 リチャード クレイトン アメリカ合衆国 マサチューセッツ スト ウ バーク ヒル ロード 109 (72)発明者 ダブリュー ダニエル ヒリス アメリカ合衆国 マサチューセッツ ケイ ンブリッジ ナンバー １ グリーン エ スティー 548

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】複数の集積回路のそれぞれが１個以上のプ
    ロセッサを包含して４次元以上の空間でそのそれぞれの
    最近接集積回路と相互接続された集積回路アレイを有す
    る並列プロセッサにおいて、複数の回路基板とバックプ
    レーン上にこのような相互接続を形成する方法であっ
    て、 前記最近接集積回路とは電気的近接の程度が互いに最も
    近い隣接の集積回路を意味し、具体的には最大限ひとつ
    の２進数のビット位置で互いに異なるアドレスをもつ場
    合で、互いに直結される集積回路を称し、 整数L,M,NがＮ＞Ｍ＞Ｌ＞Ｏの関係にあるとき、 各回路基板上で１次元からＬ次元の低位次元にある最近
    接集積回路を相互接続する手順と、 各バックプレーン上でＬ＋１次元からＭ次元の中位次元
    にある最近接集積回路を相互接続する手順と、 あるバックプレーンから別のバックプレーンへＭ＋１次
    元からＮ次元の上位次元にある最近接集積回路を相互接
    続する手順と からなることを特徴とする超次元アレイ内のプロセッサ
    相互接続方法。
  2. 【請求項２】各前記集積回路が複数のプロセッサを包含
    することを特徴とする特許請求の範囲第１項に記載の方
    法。
  3. 【請求項３】前記集積回路がＮ次元のブールの立方体と
    いう形で接続されることを特徴とする特許請求の範囲第
    １項に記載の方法。
  4. 【請求項４】前記１次元からＬ次元が第１の連続番号の
    次元であり、前記Ｌ＋１次元からＭ次元が第２の連続番
    号の次元であり、前記Ｍ＋１次元からＮ次元が第３の連
    続番号の次元であることを特徴とする特許請求の範囲第
    １項〜第３項のいずれかに記載の方法。
  5. 【請求項５】複数の集積回路のそれぞれが１個以上のプ
    ロセッサを包含して４次元以上の空間でそのそれぞれの
    最近接集積回路と相互接続された集積回路アレイを有す
    る並列プロセッサにおいて、複数の回路基板とバックプ
    レーン上で前記集積回路を相互接続する装置であって、 前記最近接集積回路とは電気的近接の程度が互いに最も
    近い隣接の集積回路を意味し、具体的には最大限ひとつ
    の２進数のビット位置で互いに異なるアドレスをもつ場
    合で、互いに直結される集積回路を称し、 整数L,M,NがＮ＞Ｍ＞Ｌ＞Ｏの関係にあるとき、 各回路基板上で１次元からＬ次元の低位次元にある最近
    接集積回路を相互接続する手段と、 各バックプレーン上でＬ＋１次元からＭ次元の中位次元
    にある最近接集積回路を相互接続する手段と、 あるバックプレーンから別のバックプレーンへＭ＋１次
    元からＮ次元の上位次元にある最近接集積回路を相互接
    続する手段と から構成されていることを特徴とする超次元アレイ内の
    プロセッサ相互接続装置。
  6. 【請求項６】各前記集積回路が複数のプロセッサを包含
    することを特徴とする特許請求の範囲第５項に記載の装
    置。
  7. 【請求項７】前記集積回路がＮ次元のブールの立方体と
    いう形で接続されることを特徴とする特許請求の範囲第
    ５項に記載の装置。
  8. 【請求項８】前記バックプレーン上で集積回路を相互接
    続する手段が、あるバックプレーンに接続した各回路基
    板上の集積回路を同じバックプレーンに接続した他の回
    路基板上の集積回路に相互接続する手段から構成されて
    いることを特徴とする特許請求の範囲第５項に記載の装
    置。
  9. 【請求項９】少なくとも８個の集積回路がその各集積回
    路が同じ回路基板上の少なくとも３個の最近接集積回路
    と接続した状態で１つの回路基板上に設置され、前記８
    個の集積回路が２列４行のアレイに配列されて該アレイ
    の上半分にある各集積回路が上半分にある他の２個の集
    積回路および下半分にある他の１個の集積回路と接続す
    ることを特徴とする特許請求の範囲第５項に記載の装
    置。
  10. 【請求項１０】前記１次元からＬ次元が第１の連続番号
    の次元であり、前記Ｌ＋１次元からＭ次元が第２の連続
    番号の次元であり、前記Ｍ＋１次元からＮ次元が第３の
    連続番号の次元であることを特徴とする特許請求の範囲
    第５項〜第９項のいずれかに記載の装置。
  11. 【請求項１１】選択されたクロックサイクルを持つクロ
    ック信号によって制御され、アドレスに従って前記相互
    接続手段を通して前記プロセッサ間にメッセージを転送
    する手段と、それを通してメッセージが経路指定される
    ところの該相互接続手段の次元に従って、該メッセージ
    が経路指定される間に前記クロックサイクルを調整する
    手段とをさらに有することを特徴とする特許請求の範囲
    第５項に記載の装置。
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