JPH0832175B2 - Ｄｃ―ｄｃコンバータ - Google Patents
Ｄｃ―ｄｃコンバータInfo
- Publication number
- JPH0832175B2 JPH0832175B2 JP2142283A JP14228390A JPH0832175B2 JP H0832175 B2 JPH0832175 B2 JP H0832175B2 JP 2142283 A JP2142283 A JP 2142283A JP 14228390 A JP14228390 A JP 14228390A JP H0832175 B2 JPH0832175 B2 JP H0832175B2
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- JP
- Japan
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- winding
- transistor
- switching element
- transformer
- mos
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- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、安定化直流電源装置に使用する直流−直流
変換器（以下DC−DCコンバータという）に関するもので
ある。
変換器（以下DC−DCコンバータという）に関するもので
ある。
（ロ）従来の技術 トランスの１次巻線にスイッチングトランジスタを直
列に接続し、これをオン・オフすることによって直流を
断続し、２次巻線に得られる電圧を整流平滑して直流出
力を得るDC−DCコンバータは既に知られている。ところ
で、従来の代表的なオン・オフ型のDC−DCコンバータ
（FCC）は、発振器を含んでパルス幅変調波（PWM波）を
作り、これにより変換用スイッチングトランジスタをオ
ン・オフ制御する他励式に構成されている。従って、回
路が複雑且つ高価になった。
列に接続し、これをオン・オフすることによって直流を
断続し、２次巻線に得られる電圧を整流平滑して直流出
力を得るDC−DCコンバータは既に知られている。ところ
で、従来の代表的なオン・オフ型のDC−DCコンバータ
（FCC）は、発振器を含んでパルス幅変調波（PWM波）を
作り、これにより変換用スイッチングトランジスタをオ
ン・オフ制御する他励式に構成されている。従って、回
路が複雑且つ高価になった。
この種の欠点を解決するものとして、特公昭52−1836
4号にトランスに制御巻線を設け、この制御巻線を制御
することにより出力調整する自励式のオン・オン型のDC
−DCコンバータ（RCC）が開示されている。
4号にトランスに制御巻線を設け、この制御巻線を制御
することにより出力調整する自励式のオン・オン型のDC
−DCコンバータ（RCC）が開示されている。
第２図は後者のRCC（リンキングチョークコイル）型
自励式DC−DCコンバータである。直流電源（１）にはト
ランス（２）の１次巻線（３）とMOS FET（４）と電流
検出抵抗（５）とから成る直列回路が接続される。トラ
ンス（２）には２次巻線（６）と３次巻線（７）とが設
けられ、２次巻線（６）には整流ダイオード（８）とコ
ンデンサ（９）から成る整流回路（10）が接続され、こ
れが負荷（11）に接続されている。
自励式DC−DCコンバータである。直流電源（１）にはト
ランス（２）の１次巻線（３）とMOS FET（４）と電流
検出抵抗（５）とから成る直列回路が接続される。トラ
ンス（２）には２次巻線（６）と３次巻線（７）とが設
けられ、２次巻線（６）には整流ダイオード（８）とコ
ンデンサ（９）から成る整流回路（10）が接続され、こ
れが負荷（11）に接続されている。
整流回路（10）と負荷（11）との間には、定電圧の二
次出力を得るために定電圧制御回路（12）が設けられて
いる。この定電圧制御回路（12）は、出力ライン間に出
力電圧を検出するための電圧検出抵抗（13）（14）が直
列に接続され、この分割点には誤差出力を得る誤差検出
トランジスタ（15）のベースが接続されている。このト
ランジスタ（15）のエミッタはツェナーダイオード（1
6）を介して下側の直流出力ラインに接続され、コレク
タはフォトカプラー（17）を構成する発光ダイオード
（18）を介して上側の直流出力ラインに接続されてい
る。
次出力を得るために定電圧制御回路（12）が設けられて
いる。この定電圧制御回路（12）は、出力ライン間に出
力電圧を検出するための電圧検出抵抗（13）（14）が直
列に接続され、この分割点には誤差出力を得る誤差検出
トランジスタ（15）のベースが接続されている。このト
ランジスタ（15）のエミッタはツェナーダイオード（1
6）を介して下側の直流出力ラインに接続され、コレク
タはフォトカプラー（17）を構成する発光ダイオード
（18）を介して上側の直流出力ラインに接続されてい
る。
また３次巻線（７）の一端はコンデンサ（19）および
抵抗（20）を介してMOS FET（４）のゲートに接続さ
れ、他端は電流検出抵抗（５）を介してMOS FET（４）
のソースに接続されている。直流電源（１）の一端とMO
S FET（４）のゲートとの間に起動抵抗（21）が接続さ
れ、更にMOS FET（４）のゲートと電流検出抵抗（５）
の下端との間にMOS FET（４）をOFFするための制御用PN
Pトランジスタ（22）が接続され、このトランジスタ（2
2）のベースには電流検出抵抗（５）の上端にベースを
接続した電流検出NPNトランジスタ（23）とフォトカプ
ラー（17）のフォトトランジスタ（24）とが制御用トラ
ンジスタ（22）のベースと直流電源（１）の他端に接続
されている。MOS FET（４）のゲート・ソース間にはゲ
ート・ソース間容量に蓄積された電荷を放出するための
ツェナーダイオード（25）が接続されている。
抵抗（20）を介してMOS FET（４）のゲートに接続さ
れ、他端は電流検出抵抗（５）を介してMOS FET（４）
のソースに接続されている。直流電源（１）の一端とMO
S FET（４）のゲートとの間に起動抵抗（21）が接続さ
れ、更にMOS FET（４）のゲートと電流検出抵抗（５）
の下端との間にMOS FET（４）をOFFするための制御用PN
Pトランジスタ（22）が接続され、このトランジスタ（2
2）のベースには電流検出抵抗（５）の上端にベースを
接続した電流検出NPNトランジスタ（23）とフォトカプ
ラー（17）のフォトトランジスタ（24）とが制御用トラ
ンジスタ（22）のベースと直流電源（１）の他端に接続
されている。MOS FET（４）のゲート・ソース間にはゲ
ート・ソース間容量に蓄積された電荷を放出するための
ツェナーダイオード（25）が接続されている。
次にこの自励式DC−DCコンバータの動作原理について
説明する。先ず起動時の動作は以下の様に行なわれる。
直流電源（１）を投入すると、起動抵抗（21）を介して
MOS FET（４）のゲート・ソース間容量が充電され、こ
れがスレッシュホールド電圧に達すると、MOS FET
（４）はONになる。MOS FET（４）がONすると、１次巻
線（３）、MOS FET（４）および電流検出抵抗（５）の
経路で直流電源（１）より電流が流れ、電流検出抵抗
（５）の電圧降下が電流検出トランジスタ（23）をONす
ると、制御用トランジスタ（22）がONし、MOS FET
（４）のゲート・ソース間容量を放電してMOS FET
（４）がOFFする。この結果、１次巻線（３）の電流が
遮断すると、２次巻線（６）に電流が流れ、整流回路
（10）のコンデンサ（９）に充電されて２次側の出力電
圧が上昇していく。トランス（２）の蓄積エネルギーの
放出を終了すると、３次巻線（７）より電圧振動による
パルスを生じ、MOS FET（４）をONさせる。
説明する。先ず起動時の動作は以下の様に行なわれる。
直流電源（１）を投入すると、起動抵抗（21）を介して
MOS FET（４）のゲート・ソース間容量が充電され、こ
れがスレッシュホールド電圧に達すると、MOS FET
（４）はONになる。MOS FET（４）がONすると、１次巻
線（３）、MOS FET（４）および電流検出抵抗（５）の
経路で直流電源（１）より電流が流れ、電流検出抵抗
（５）の電圧降下が電流検出トランジスタ（23）をONす
ると、制御用トランジスタ（22）がONし、MOS FET
（４）のゲート・ソース間容量を放電してMOS FET
（４）がOFFする。この結果、１次巻線（３）の電流が
遮断すると、２次巻線（６）に電流が流れ、整流回路
（10）のコンデンサ（９）に充電されて２次側の出力電
圧が上昇していく。トランス（２）の蓄積エネルギーの
放出を終了すると、３次巻線（７）より電圧振動による
パルスを生じ、MOS FET（４）をONさせる。
次に負荷（11）が正常であり、出力電圧が一定に保持
されている平常動作について説明する。出力電圧が設定
値を超えると、定電圧制御回路（12）の誤差検出トラン
ジスタ（15）がONし、発光ダイオード（18）に電流が流
れ、フォトトランジスタ（24）がONする。これにより制
御用トランジスタ（22）がONし、MOS FET（４）をOFFす
る。この結果、トランス（２）への蓄積エネルギーが小
さい状態でMOS FET（４）がOFFするので、２次巻線
（６）に発生する出力電圧は減少する方向で出力電圧の
安定化を行なっている。
されている平常動作について説明する。出力電圧が設定
値を超えると、定電圧制御回路（12）の誤差検出トラン
ジスタ（15）がONし、発光ダイオード（18）に電流が流
れ、フォトトランジスタ（24）がONする。これにより制
御用トランジスタ（22）がONし、MOS FET（４）をOFFす
る。この結果、トランス（２）への蓄積エネルギーが小
さい状態でMOS FET（４）がOFFするので、２次巻線
（６）に発生する出力電圧は減少する方向で出力電圧の
安定化を行なっている。
（ハ）発明が解決しようとする課題 斯上した自励式DC−DCコンバータでは、MOS FET
（４）のONする時にゲート・ソース間容量に充電され、
MOS FET（４）のOFF期間は３次巻線（７）によりMOS FE
T（４）が逆バイアスされている。このOFF期間中にゲー
ト・ソース間容量の電荷を電流検出抵抗（５）とツェナ
ーダイオード（25）および抵抗（20）とコンデンサ（1
9）とで放電するが、放電が不十分であり、MOS FET
（４）をONからOFFへ早くスイッチングできない問題点
を有していた。
（４）のONする時にゲート・ソース間容量に充電され、
MOS FET（４）のOFF期間は３次巻線（７）によりMOS FE
T（４）が逆バイアスされている。このOFF期間中にゲー
ト・ソース間容量の電荷を電流検出抵抗（５）とツェナ
ーダイオード（25）および抵抗（20）とコンデンサ（1
9）とで放電するが、放電が不十分であり、MOS FET
（４）をONからOFFへ早くスイッチングできない問題点
を有していた。
（ニ）課題を解決するための手段 本発明は斯る問題点に鑑みてなされ、MOS FET（４）
のゲートと直流電源の他端間に放電回路を設け、３次巻
線に発生する逆バイアス電圧で導通させることにより、
従来の問題点を大幅に改良した自励式DC−DCコンバータ
を実現するものである。
のゲートと直流電源の他端間に放電回路を設け、３次巻
線に発生する逆バイアス電圧で導通させることにより、
従来の問題点を大幅に改良した自励式DC−DCコンバータ
を実現するものである。
（ホ）作用 本発明に依れば、１次巻線の電流の遮断時に３次巻線
に発生するマイナス電圧を利用して放電回路を導通させ
ているので、MOS FETのゲート・ソース間容量の電荷を
直ちに放電でき、MOS FETのオンからオフへのスイッチ
ングスピードを早くでき、DC−DCコンバータの効率を向
上できる。
に発生するマイナス電圧を利用して放電回路を導通させ
ているので、MOS FETのゲート・ソース間容量の電荷を
直ちに放電でき、MOS FETのオンからオフへのスイッチ
ングスピードを早くでき、DC−DCコンバータの効率を向
上できる。
（ヘ）実施例 第１図を参照して本発明の実施例を詳述する。なお放
電回路を除き他の回路は第２図のものと共通しているの
で説明を省略する。
電回路を除き他の回路は第２図のものと共通しているの
で説明を省略する。
本発明の特徴は、３次巻線（７）の両端に放電回路
（30）を設けた点にある。３次巻線（７）の両端間に放
電用PNPトランジスタ（31）および逆流防止用のダイオ
ード（32）を直列に接続し、ベースは抵抗を介して３次
巻線（７）の一端に接続している。なおベース・エミッ
タ間にはスピードアップ用のコンデンサ（33）とダイオ
ード（34）が接続されている。
（30）を設けた点にある。３次巻線（７）の両端間に放
電用PNPトランジスタ（31）および逆流防止用のダイオ
ード（32）を直列に接続し、ベースは抵抗を介して３次
巻線（７）の一端に接続している。なおベース・エミッ
タ間にはスピードアップ用のコンデンサ（33）とダイオ
ード（34）が接続されている。
次に放電回路（30）の動作について説明する。MOS FE
T（４）がOFFした時には、３次巻線（７）にはMOS FET
（４）がONしていた時と逆の電圧が発生する。即ち、３
次巻線（７）の一端にはマイナスの電圧が発生し、MOS
FET（４）のゲートに印加される。すると、放電用PNPト
ランジスタ（31）は直ちにONし、放電用PNPトランジス
タ（31）および逆流防止用のダイオード（32）で形成さ
れる放電パスを用いてMOS FET（４）のゲート・ソース
間容量に蓄積された電荷を一瞬のうちに放電する。なお
この放電回路（30）はMOS FET（４）がONしている時
は、３次巻線（７）の一端にはプラスの電圧が生じてい
るので、放電用PNPトランジスタ（31）はOFFしており放
電回路（30）は遮断している。
T（４）がOFFした時には、３次巻線（７）にはMOS FET
（４）がONしていた時と逆の電圧が発生する。即ち、３
次巻線（７）の一端にはマイナスの電圧が発生し、MOS
FET（４）のゲートに印加される。すると、放電用PNPト
ランジスタ（31）は直ちにONし、放電用PNPトランジス
タ（31）および逆流防止用のダイオード（32）で形成さ
れる放電パスを用いてMOS FET（４）のゲート・ソース
間容量に蓄積された電荷を一瞬のうちに放電する。なお
この放電回路（30）はMOS FET（４）がONしている時
は、３次巻線（７）の一端にはプラスの電圧が生じてい
るので、放電用PNPトランジスタ（31）はOFFしており放
電回路（30）は遮断している。
第３図Ａおよび第３図Ｂに本発明と従来のDC−DCコン
バータの変換効率の特性を示す。第３図Ａは負荷電流0.
6Aの場合であり、入力電圧VACは80〜280Vの交流を整流
して直流電源（１）としたものである。これに依れば、
入力電圧VACすべての範囲で本発明の方が変換効率は向
上しており、VAC＝260Vで約７％の向上を達成してい
る。次に第３図Ｂは負荷電流0.8Aの場合であり、入力電
圧VACは第３図Ａと同様である。この場合も入力電圧VAC
すべての範囲で本発明の方が変換効率は向上する。
バータの変換効率の特性を示す。第３図Ａは負荷電流0.
6Aの場合であり、入力電圧VACは80〜280Vの交流を整流
して直流電源（１）としたものである。これに依れば、
入力電圧VACすべての範囲で本発明の方が変換効率は向
上しており、VAC＝260Vで約７％の向上を達成してい
る。次に第３図Ｂは負荷電流0.8Aの場合であり、入力電
圧VACは第３図Ａと同様である。この場合も入力電圧VAC
すべての範囲で本発明の方が変換効率は向上する。
（ト）発明の効果 本発明に依れば、３次巻線（７）に放電回路（30）を
設け、MOS FET（４）がONからOFFにスイッチングする際
のゲート・ソース間容量をこの放電回路（30）で瞬時に
放電するので、従来より大幅に早くゲート・ソース間容
量の電荷を早く引き抜ける様になり、MOS FET（４）の
スイッチング効率が大幅に向上する利点を有する。
設け、MOS FET（４）がONからOFFにスイッチングする際
のゲート・ソース間容量をこの放電回路（30）で瞬時に
放電するので、従来より大幅に早くゲート・ソース間容
量の電荷を早く引き抜ける様になり、MOS FET（４）の
スイッチング効率が大幅に向上する利点を有する。
第１図は本発明に依るDC−DCコンバータを説明する回路
図、第２図は従来のDC−DCコンバータを説明する回路
図、第３図ＡおよびＢは本発明と従来のDC−DCコンバー
タの変換効率を説明する特性図である。 （１）は直流電源、（２）はトランス、（４）はMOS FE
T、（５）は電流検出抵抗、（10）は整流回路、（11）
は負荷、（12）は定電圧制御回路、（30）は放電回路、
（31）は放電用PNPトランジスタ、（32）は逆流防止用
ダイオードである。
図、第２図は従来のDC−DCコンバータを説明する回路
図、第３図ＡおよびＢは本発明と従来のDC−DCコンバー
タの変換効率を説明する特性図である。 （１）は直流電源、（２）はトランス、（４）はMOS FE
T、（５）は電流検出抵抗、（10）は整流回路、（11）
は負荷、（12）は定電圧制御回路、（30）は放電回路、
（31）は放電用PNPトランジスタ、（32）は逆流防止用
ダイオードである。
Claims (2)
- 【請求項１】直流電源、トランスの１次巻線およびMOS
型スイッチング素子が直列接続された回路と、 前記トランスの１次巻線にトランス結合された２次巻線
と、 前記MOS型スイッチング素子のオフ期間に負荷に電力を
供給する極性で前記２次巻線に接続された整流回路と、 前記トランスの前記１次巻線にトランス結合され且つ前
記MOS型スイッチング素子の制御電極と前記直流電源と
の間に接続された３次巻線と、 前記負荷に加わる電圧が設定値を超えた際に動作する前
記２次巻線に接続されたスイッチング素子と連動し、且
つ前記３次巻線間に接続され前記MOS型のスイッチング
素子の寄生容量に蓄積された電荷を放電する第１の放電
回路と、 前記第１の放電回路の動作により前記MOS型スイッチン
グ素子をオンからオフにスイッチングさせる際に発生す
る前記３次巻線のマイナス電圧により前記３次巻線間に
接続され前記MOS型のスイッチング素子の寄生容量に蓄
積された電荷を放電する第２の放電回路とを具備するこ
とを特徴とするDC−DCコンバータ。 - 【請求項２】前記第２の放電回路は、前記制御電極と前
記３次巻線との間にエミッタが接続され、コレクタ側よ
り放電するトランジスタと、 前記トランジスタのエミッタにカソードが、アノードが
前記トランジスタのベースに接続されたダイオードとを
有し、前記３次巻線に発生するマイナス電圧で前記トラ
ンジスタを導通させることを特徴とする請求項１記載の
DC−DCコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142283A JPH0832175B2 (ja) | 1990-05-31 | 1990-05-31 | Ｄｃ―ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142283A JPH0832175B2 (ja) | 1990-05-31 | 1990-05-31 | Ｄｃ―ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438174A JPH0438174A (ja) | 1992-02-07 |
| JPH0832175B2 true JPH0832175B2 (ja) | 1996-03-27 |
Family
ID=15311770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142283A Expired - Fee Related JPH0832175B2 (ja) | 1990-05-31 | 1990-05-31 | Ｄｃ―ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832175B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4903182A (en) | 1989-03-20 | 1990-02-20 | American Telephone And Telegraph Company, At&T Bell Laboratories | Self-oscillating converter with light load stabilizer |
-
1990
- 1990-05-31 JP JP2142283A patent/JPH0832175B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4903182A (en) | 1989-03-20 | 1990-02-20 | American Telephone And Telegraph Company, At&T Bell Laboratories | Self-oscillating converter with light load stabilizer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0438174A (ja) | 1992-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090327 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |