JPH08321752A - 遅延回路 - Google Patents
遅延回路Info
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- JPH08321752A JPH08321752A JP7125458A JP12545895A JPH08321752A JP H08321752 A JPH08321752 A JP H08321752A JP 7125458 A JP7125458 A JP 7125458A JP 12545895 A JP12545895 A JP 12545895A JP H08321752 A JPH08321752 A JP H08321752A
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- circuit
- constant current
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Abstract
(57)【要約】
【目的】 集積回路（ＩＣ）内部に搭載される遅延回路
に関し、大容量のコンデンサを用いることなく長時間の
遅延が得られる遅延回路を提供することを目的とする。 【構成】 時定数を得るコンデンサＣ1 と、コンデンサ
Ｃ1 の充電を制御するスイッチＳＷ1 と、コンデンサＣ
1 に得ようとする遅延時間に応じたデューティ比でオン
／オフする充電電流を供給する充電電流供給回路２と、
コンデンサＣ1 の充電電圧Ｖｄと基準電圧Ｖｚとを比較
するコンパレータＣＯＭＰ1 と、コンパレータＣＯＭＰ
1 の出力に応じてオン／オフするトランジスタＱ1 とよ
り構成される。
に関し、大容量のコンデンサを用いることなく長時間の
遅延が得られる遅延回路を提供することを目的とする。 【構成】 時定数を得るコンデンサＣ1 と、コンデンサ
Ｃ1 の充電を制御するスイッチＳＷ1 と、コンデンサＣ
1 に得ようとする遅延時間に応じたデューティ比でオン
／オフする充電電流を供給する充電電流供給回路２と、
コンデンサＣ1 の充電電圧Ｖｄと基準電圧Ｖｚとを比較
するコンパレータＣＯＭＰ1 と、コンパレータＣＯＭＰ
1 の出力に応じてオン／オフするトランジスタＱ1 とよ
り構成される。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路に係り、特に、
集積回路（ＩＣ）内部に搭載される遅延回路に関する。
集積回路（ＩＣ）内部に搭載される遅延回路に関する。
【０００２】
【従来の技術】ロジック等では電源のオン／オフ時など
に内部状態を初期状態とするために内部回路をリセット
するリセット信号が必要となる。リセット信号を生成す
る回路では十分に安定した後にリセット信号が出力され
るように遅延を持たせるものがある。
に内部状態を初期状態とするために内部回路をリセット
するリセット信号が必要となる。リセット信号を生成す
る回路では十分に安定した後にリセット信号が出力され
るように遅延を持たせるものがある。
【０００３】図５に従来の一例のブロック図、図６に動
作波形図を示す。従来の遅延付リセット回路１０はコン
デンサＣ11の時定数ｔｄにより遅延を得ていた。リセッ
ト指令により図６（Ａ）に示すように時刻ｔ11でスイッ
チＳＷ11がオンからオフされると、定電流源１１からコ
ンデンサＣ11に定電流Ｉｄが供給される。コンデンサＣ
11は定電流源１１からの定電流Ｉｄにより図６（Ｂ）に
示すように充電される。コンデンサＣ11の充電電圧Ｖｄ
はコンパレータ１３により基準電源１２により供給され
る基準電圧Ｖｚと比較され、充電電圧Ｖｄが基準電圧Ｖ
ｚより大きくなると、コンパレータ１３は出力をハイか
らローレベルとし、トランジスタＱ11をオンして、図６
（Ｃ）に示すように出力端子Ｔ11のレベルをローレベル
からハイレベルとする。
作波形図を示す。従来の遅延付リセット回路１０はコン
デンサＣ11の時定数ｔｄにより遅延を得ていた。リセッ
ト指令により図６（Ａ）に示すように時刻ｔ11でスイッ
チＳＷ11がオンからオフされると、定電流源１１からコ
ンデンサＣ11に定電流Ｉｄが供給される。コンデンサＣ
11は定電流源１１からの定電流Ｉｄにより図６（Ｂ）に
示すように充電される。コンデンサＣ11の充電電圧Ｖｄ
はコンパレータ１３により基準電源１２により供給され
る基準電圧Ｖｚと比較され、充電電圧Ｖｄが基準電圧Ｖ
ｚより大きくなると、コンパレータ１３は出力をハイか
らローレベルとし、トランジスタＱ11をオンして、図６
（Ｃ）に示すように出力端子Ｔ11のレベルをローレベル
からハイレベルとする。
【０００４】このようにコンデンサＣ11によりスイッチ
ＳＷ11がオフされてからコンデンサＣ11の充電電圧Ｖｄ
が定電流源１１の定電流Ｉｄにより充電され、基準電圧
Ｖｚとなるまでの間遅延させることができる。上記のリ
セット回路１０は通常１チップの半導体装置に搭載され
ており、遅延時間を大きくしたい場合でもスペース的に
コンデンサＣ11の容量をあまり大きくすることができな
いと共に、定電流源１１を構成する抵抗値もあまり大き
くできないため、それほど大きな遅延時間を得られなか
った。
ＳＷ11がオフされてからコンデンサＣ11の充電電圧Ｖｄ
が定電流源１１の定電流Ｉｄにより充電され、基準電圧
Ｖｚとなるまでの間遅延させることができる。上記のリ
セット回路１０は通常１チップの半導体装置に搭載され
ており、遅延時間を大きくしたい場合でもスペース的に
コンデンサＣ11の容量をあまり大きくすることができな
いと共に、定電流源１１を構成する抵抗値もあまり大き
くできないため、それほど大きな遅延時間を得られなか
った。
【０００５】通常大きな遅延時間を得るためにはカウン
タタイマを用いたものが用いられていた。
タタイマを用いたものが用いられていた。
【０００６】
【発明が解決しようとする課題】しかるに、従来のＩＣ
に搭載される遅延回路はコンデンサを用いたものでは数
百msecという長い時定数を得るには大きな容量のコンデ
ンサが必要となり、大きな容量のコンデンサをＩＣ内部
に形成するには大きなチップ面積が必要となり、ＩＣが
大きくなってしまい、また、プロセスの工夫も必要とな
り、通常プロセスでは作製できなくなり、高価なものと
なってしまい、さらに、カウンタタイマを用いると、Ｉ
2 Ｌ等の作製が必要となり、通常とは異なるなプロセス
が必要となり、同様に高価なものとなってしまう等の問
題点があった。
に搭載される遅延回路はコンデンサを用いたものでは数
百msecという長い時定数を得るには大きな容量のコンデ
ンサが必要となり、大きな容量のコンデンサをＩＣ内部
に形成するには大きなチップ面積が必要となり、ＩＣが
大きくなってしまい、また、プロセスの工夫も必要とな
り、通常プロセスでは作製できなくなり、高価なものと
なってしまい、さらに、カウンタタイマを用いると、Ｉ
2 Ｌ等の作製が必要となり、通常とは異なるなプロセス
が必要となり、同様に高価なものとなってしまう等の問
題点があった。
【０００７】本発明は上記の点に鑑みてなされたもの
で、大容量のコンデンサを用いることなく、長時間の遅
延時間が得られる遅延回路を提供することを目的とす
る。
で、大容量のコンデンサを用いることなく、長時間の遅
延時間が得られる遅延回路を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明の請求項１は電荷
を蓄積するコンデンサに電流を供給し、該コンデンサへ
の充電に応じて遅延を行なう遅延回路において、前記コ
ンデンサに遅延時間に応じたデューティ比でオン／オフ
する電流を供給する充電電流供給手段を有することを特
徴とする。
を蓄積するコンデンサに電流を供給し、該コンデンサへ
の充電に応じて遅延を行なう遅延回路において、前記コ
ンデンサに遅延時間に応じたデューティ比でオン／オフ
する電流を供給する充電電流供給手段を有することを特
徴とする。
【０００９】請求項２は前記充電電流供給手段を前記コ
ンデンサに定電流を供給する定電流回路と、前記充電時
間に応じたデューティ比のパルス信号を発生する発振回
路と、前記発振回路で発生したパルス信号に応じて前記
定電流回路で生成された定電流の前記コンデンサへの供
給をスイッチング制御するスイッチとで構成される。
ンデンサに定電流を供給する定電流回路と、前記充電時
間に応じたデューティ比のパルス信号を発生する発振回
路と、前記発振回路で発生したパルス信号に応じて前記
定電流回路で生成された定電流の前記コンデンサへの供
給をスイッチング制御するスイッチとで構成される。
【００１０】請求項３は前記コンデンサ及び前記充電電
流供給手段を一チップの半導体装置に搭載してなる。
流供給手段を一チップの半導体装置に搭載してなる。
【００１１】
【作用】請求項１によれば、充電電流供給手段によりコ
ンデンサに遅延時間に応じたデューティ比でオン／オフ
する電流を供給することにより、コンデンサへの電荷の
蓄積を制御することができるため、遅延時間の制御が行
なえる。このため、コンデンサの容量はそのままで、充
電電流のオン／オフのデューティ比を変えるだけで遅延
時間を容易に制御できる。
ンデンサに遅延時間に応じたデューティ比でオン／オフ
する電流を供給することにより、コンデンサへの電荷の
蓄積を制御することができるため、遅延時間の制御が行
なえる。このため、コンデンサの容量はそのままで、充
電電流のオン／オフのデューティ比を変えるだけで遅延
時間を容易に制御できる。
【００１２】また、オフ時間を長くとることにより比較
的小さい容量のコンデンサでも遅延時間を長くできる。
請求項２によれば、発振回路により遅延時間に応じたデ
ューティ比のパルス信号を発生し、発振回路から発生し
たパルス信号によりスイッチをオン／オフして定電流回
路からコンデンサに供給される定電流をオン／オフする
ことにより、コンデンサの充電電流を制御でき、コンデ
ンサへの電荷の蓄積を制御することができ、遅延時間の
制御が行なえる。このため、コンデンサの容量はそのま
まで充電電流のオン／オフのデューティ比を変えること
により遅延時間の制御が行なえ、オフ時間を長くとるこ
とにより比較的小さい容量のコンデンサでも遅延時間を
長くできる。
的小さい容量のコンデンサでも遅延時間を長くできる。
請求項２によれば、発振回路により遅延時間に応じたデ
ューティ比のパルス信号を発生し、発振回路から発生し
たパルス信号によりスイッチをオン／オフして定電流回
路からコンデンサに供給される定電流をオン／オフする
ことにより、コンデンサの充電電流を制御でき、コンデ
ンサへの電荷の蓄積を制御することができ、遅延時間の
制御が行なえる。このため、コンデンサの容量はそのま
まで充電電流のオン／オフのデューティ比を変えること
により遅延時間の制御が行なえ、オフ時間を長くとるこ
とにより比較的小さい容量のコンデンサでも遅延時間を
長くできる。
【００１３】請求項３によれば、遅延回路を構成するコ
ンデンサ及び充電電流供給回路を一チップの半導体装置
に搭載することにより、コンデンサの容量を大きくせず
に長い遅延時間が得られ、小型で長い遅延時間の遅延回
路の搭載が行なわれる。
ンデンサ及び充電電流供給回路を一チップの半導体装置
に搭載することにより、コンデンサの容量を大きくせず
に長い遅延時間が得られ、小型で長い遅延時間の遅延回
路の搭載が行なわれる。
【００１４】
【実施例】図１に本発明の一実施例のブロック構成図、
図２に本発明の一実施例の回路構成図を示す。本実施例
ではロジックやコンピュータの状態を初期状態に戻すた
めのリセット信号をリセット解除の指示があってから遅
延して解除する遅延付リセット回路について説明する。
図２に本発明の一実施例の回路構成図を示す。本実施例
ではロジックやコンピュータの状態を初期状態に戻すた
めのリセット信号をリセット解除の指示があってから遅
延して解除する遅延付リセット回路について説明する。
【００１５】本実施例の遅延付リセット回路１は、通常
状態でオフで、リセット解除指示に応じてオフするスイ
ッチＳＷ1 、遅延時間を得るコンデンサＣ1 、コンデン
サＣ 1 に充電電流を供給する充電電流供給回路２、基準
電圧Ｖｚを供給する基準電源３、コンデンサＣ1 の充電
電圧と基準電源３により供給される基準電圧Ｖｚとを比
較するコンパレータＣＯＭＰ1 、コンバレータＣＯＭＰ
1 の出力に応じて出力をハイ又はローとする出力トラン
ジスタＱ1 より構成される。
状態でオフで、リセット解除指示に応じてオフするスイ
ッチＳＷ1 、遅延時間を得るコンデンサＣ1 、コンデン
サＣ 1 に充電電流を供給する充電電流供給回路２、基準
電圧Ｖｚを供給する基準電源３、コンデンサＣ1 の充電
電圧と基準電源３により供給される基準電圧Ｖｚとを比
較するコンパレータＣＯＭＰ1 、コンバレータＣＯＭＰ
1 の出力に応じて出力をハイ又はローとする出力トラン
ジスタＱ1 より構成される。
【００１６】コンデンサＣ1 は一端が接地され、他端に
は充電電流供給回路２から得ようとする遅延時間Ｔ1 に
応じたデューティ比でオン／オフする充電電流が供給さ
れており、コンデンサＣ1 は充電電流供給回路２から供
給される充電電流に充電される。
は充電電流供給回路２から得ようとする遅延時間Ｔ1 に
応じたデューティ比でオン／オフする充電電流が供給さ
れており、コンデンサＣ1 は充電電流供給回路２から供
給される充電電流に充電される。
【００１７】充電電流供給回路２は図２に示すように得
ようとする遅延時間に応じたデューティ比のパルス信号
を出力する発振器４、コンデンサＣ1 に定電流を供給す
る定電流回路５、発振器４から供給されるパルス信号に
応じてオン／オフし、定電流回路５のコンデンサＣ1 へ
の供給を制御するトランジスタＱ2 より構成される。
ようとする遅延時間に応じたデューティ比のパルス信号
を出力する発振器４、コンデンサＣ1 に定電流を供給す
る定電流回路５、発振器４から供給されるパルス信号に
応じてオン／オフし、定電流回路５のコンデンサＣ1 へ
の供給を制御するトランジスタＱ2 より構成される。
【００１８】発振器４は得ようとする遅延時間が長い程
ハイレベル期間が長く、ローレベル期間が短く設定され
るパルス信号を発振する。発振器４の出力パルス信号は
トランジスタＱ2 のベースに供給される。トランジスタ
Ｑ2 はＮＰＮトランジスタより構成され、コレクタは定
電流回路５に接続され、エミッタは接地され、発振器４
の出力パルス信号がハイレベルのとき、オンとされ、定
電流回路５の動作を停止させ、ローレベルのとき、オフ
とされ定電流回路５を動作させる。
ハイレベル期間が長く、ローレベル期間が短く設定され
るパルス信号を発振する。発振器４の出力パルス信号は
トランジスタＱ2 のベースに供給される。トランジスタ
Ｑ2 はＮＰＮトランジスタより構成され、コレクタは定
電流回路５に接続され、エミッタは接地され、発振器４
の出力パルス信号がハイレベルのとき、オンとされ、定
電流回路５の動作を停止させ、ローレベルのとき、オフ
とされ定電流回路５を動作させる。
【００１９】定電流回路５は抵抗等の定電流源６、ＮＰ
ＮトランジスタＱ3 ，Ｑ4 、ＰＮＰトランジスタＱ5 ，
Ｑ6 より構成され、定電流源６及びトランジスタＱ3 ，
Ｑ4により構成される第１段の定電流回路と、トランジ
スタＱ5 ，Ｑ6 により構成される第２段の定電流回路と
よりなる２段の定電流回路よりなる。定電流源６の一端
には電圧Ｖｃｃが印加され、他端はＮＰＮトランジスタ
Ｑ3 のコレクタ、ベース及びＮＰＮトランジスタＱ4 の
ベースに接続され、定電流源６は一定電流をトランジス
タＱ3 のベース及びコレクタに供給する。ＮＰＮトラン
ジスタＱ3 のエミッタは接地され、ＮＰＮトランジスタ
Ｑ3 には定電流源６から供給される定電流に応じた一定
の電流がエミッタに流れる構成とされている。
ＮトランジスタＱ3 ，Ｑ4 、ＰＮＰトランジスタＱ5 ，
Ｑ6 より構成され、定電流源６及びトランジスタＱ3 ，
Ｑ4により構成される第１段の定電流回路と、トランジ
スタＱ5 ，Ｑ6 により構成される第２段の定電流回路と
よりなる２段の定電流回路よりなる。定電流源６の一端
には電圧Ｖｃｃが印加され、他端はＮＰＮトランジスタ
Ｑ3 のコレクタ、ベース及びＮＰＮトランジスタＱ4 の
ベースに接続され、定電流源６は一定電流をトランジス
タＱ3 のベース及びコレクタに供給する。ＮＰＮトラン
ジスタＱ3 のエミッタは接地され、ＮＰＮトランジスタ
Ｑ3 には定電流源６から供給される定電流に応じた一定
の電流がエミッタに流れる構成とされている。
【００２０】ＮＰＮトランジスタＱ4 はエミッタが接地
され、次段の定電流回路を構成するＰＮＰトランジスタ
Ｑ5 のコレクタ、ベース及びＰＮＰトランジスタＱ6 の
ベースに接続される。トランジスタＱ4 にはトランジス
タＱ3 に流れる定電流に応じた定電流がコレクタ−エミ
ッタ間に流れ、トランジスタＱ5 から一定電流を引き込
む。
され、次段の定電流回路を構成するＰＮＰトランジスタ
Ｑ5 のコレクタ、ベース及びＰＮＰトランジスタＱ6 の
ベースに接続される。トランジスタＱ4 にはトランジス
タＱ3 に流れる定電流に応じた定電流がコレクタ−エミ
ッタ間に流れ、トランジスタＱ5 から一定電流を引き込
む。
【００２１】ＰＮＰトランジスタＱ5 はエミッタに電圧
Ｖｃｃが印加されており、トランジスタＱ4 により引き
込まれる定電流に応じた定電流がエミッタ−コレクタ間
に流れる。トランジスタＱ6 はエミッタに電圧Ｖｃｃが
印加され、コレクタがコンデンサＣ1 の一端に接続さ
れ、コンデンサＣ1 にトランジスタＱ5 に流れる定電流
に応じた定電流を供給する。
Ｖｃｃが印加されており、トランジスタＱ4 により引き
込まれる定電流に応じた定電流がエミッタ−コレクタ間
に流れる。トランジスタＱ6 はエミッタに電圧Ｖｃｃが
印加され、コレクタがコンデンサＣ1 の一端に接続さ
れ、コンデンサＣ1 にトランジスタＱ5 に流れる定電流
に応じた定電流を供給する。
【００２２】トランジスタＱ2 はＮＰＮトランジスタよ
りなり、エミッタは接地され、コレクタは定電流回路５
の定電流源６とトランジスタＱ3 のコレクタとの接続点
に接続され、発振器４の出力パルス信号がハイレベルの
ときにはオンして定電流源６から供給される定電流ＩD
をバイパスし、発振器４の出力パルス信号がローレベル
のときにはオフして定電流源６から供給される定電流Ｉ
D をトランジスタＱ3，Ｑ4 のベースに供給する。
りなり、エミッタは接地され、コレクタは定電流回路５
の定電流源６とトランジスタＱ3 のコレクタとの接続点
に接続され、発振器４の出力パルス信号がハイレベルの
ときにはオンして定電流源６から供給される定電流ＩD
をバイパスし、発振器４の出力パルス信号がローレベル
のときにはオフして定電流源６から供給される定電流Ｉ
D をトランジスタＱ3，Ｑ4 のベースに供給する。
【００２３】定電流回路５はトランジスタＱ2 がオンす
るとトランジスタＱ3 ，Ｑ4 のベースに電流が供給され
ないため、トランジスタＱ3 ，Ｑ4 はオフとなり、トラ
ンジスタＱ3 ，Ｑ4 がオフとなることからトランジスタ
Ｑ5 ，Ｑ6 がオフとなり、コンデンサＣ1 に定電流を供
給しない。
るとトランジスタＱ3 ，Ｑ4 のベースに電流が供給され
ないため、トランジスタＱ3 ，Ｑ4 はオフとなり、トラ
ンジスタＱ3 ，Ｑ4 がオフとなることからトランジスタ
Ｑ5 ，Ｑ6 がオフとなり、コンデンサＣ1 に定電流を供
給しない。
【００２４】また、定電流回路５はトランジスタＱ2 が
オフとなると、定電流源６の定電流がトランジスタ
Ｑ3 ，Ｑ4 のベースに供給され、トランジスタＱ3 ，Ｑ
4 がオンとなり、定電流が流れ、これに伴ない、トラン
ジスタＱ5 に引き込み電流が流れ、トランジスタＱ6 を
オンさせ、コンデンサＣ1 に一定電流Ｉd を供給する。
オフとなると、定電流源６の定電流がトランジスタ
Ｑ3 ，Ｑ4 のベースに供給され、トランジスタＱ3 ，Ｑ
4 がオンとなり、定電流が流れ、これに伴ない、トラン
ジスタＱ5 に引き込み電流が流れ、トランジスタＱ6 を
オンさせ、コンデンサＣ1 に一定電流Ｉd を供給する。
【００２５】コンデンサＣ1 の一端は定電流回路５の定
電流Ｉｄを出力するトランジスタＱ 6 のコレクタに接続
され、他端は接地されており、スイッチＳＷ1 は一端が
接地され、他端がコンデンサＣ1 とトランジスタＱ6 の
コレクタとの接続点に接続され、オンのとき、定電流回
路５から供給される定電流Ｉｄをバイパスし、かつ、コ
ンデンサＣ1 を放電させる。また、オフのときは、定電
流回路５から供給される定電流Ｉ1 をコンデンサＣ1 に
供給する。
電流Ｉｄを出力するトランジスタＱ 6 のコレクタに接続
され、他端は接地されており、スイッチＳＷ1 は一端が
接地され、他端がコンデンサＣ1 とトランジスタＱ6 の
コレクタとの接続点に接続され、オンのとき、定電流回
路５から供給される定電流Ｉｄをバイパスし、かつ、コ
ンデンサＣ1 を放電させる。また、オフのときは、定電
流回路５から供給される定電流Ｉ1 をコンデンサＣ1 に
供給する。
【００２６】コンパレータＣＯＭＰ1 の反転端子は定電
流回路５のトランジスタＱ6 のコレクタとコンデンサＣ
1 との接続点に接続され、非反転端子には基準電源３よ
り基準電圧Ｖｚが印加される。コンパレータＣＯＭＰ1
はコンデンサＣ1 の充電電圧Ｖｄが基準電圧Ｖｚ未満の
ときはハイレベルとなり、コンデンサＣ1 の充電電圧Ｖ
ｄが基準電圧Ｖｚ以上となるとローレベルとなるパルス
信号を出力する。
流回路５のトランジスタＱ6 のコレクタとコンデンサＣ
1 との接続点に接続され、非反転端子には基準電源３よ
り基準電圧Ｖｚが印加される。コンパレータＣＯＭＰ1
はコンデンサＣ1 の充電電圧Ｖｄが基準電圧Ｖｚ未満の
ときはハイレベルとなり、コンデンサＣ1 の充電電圧Ｖ
ｄが基準電圧Ｖｚ以上となるとローレベルとなるパルス
信号を出力する。
【００２７】コンパレータＣＯＭＰ1 の出力パルス信号
はＰＮＰトランジスタＱ1 のベースに供給される。ＰＮ
ＰトランジスタＱ1 は出力トランジスタを構成してお
り、エミッタは接地され、コレクタは出力端子Ｔout に
接続されている。トランジスタＱ1 はコンパレータＣＯ
ＭＰ1 からの出力パルス信号がハイレベルのときオンと
なり、出力端子Ｔout をローレベルとし、コンパレータ
ＣＯＭＰ 1 からの出力パルス信号がローレベルのときオ
フとなり出力端子Ｔout をハイレベルとする。
はＰＮＰトランジスタＱ1 のベースに供給される。ＰＮ
ＰトランジスタＱ1 は出力トランジスタを構成してお
り、エミッタは接地され、コレクタは出力端子Ｔout に
接続されている。トランジスタＱ1 はコンパレータＣＯ
ＭＰ1 からの出力パルス信号がハイレベルのときオンと
なり、出力端子Ｔout をローレベルとし、コンパレータ
ＣＯＭＰ 1 からの出力パルス信号がローレベルのときオ
フとなり出力端子Ｔout をハイレベルとする。
【００２８】図３，図４に本発明の一実施例の動作波形
図を示す。図３（Ａ）は発振器４の出力パルス信号波形
図を示しており、ハイレベルの期間がｔ1 、ローレベル
の期間がｔ2 に設定されている。発振器４から図３
（Ａ）に示されるようなハイ／ローのデューティ比のパ
ルス信号が供給されると、定電流回路５の出力定電流は
図３（Ｂ）に示すように発振器４の出力パルス信号がレ
ベルのとき０となり、ローレベルのとき、定電流Ｉｄを
供給することになり、期間ｔ1 でコンデンサＣ1 に供給
する電流は０、期間ｔ 2 でコンデンサＣ1 に定電流Ｉｄ
を供給する。
図を示す。図３（Ａ）は発振器４の出力パルス信号波形
図を示しており、ハイレベルの期間がｔ1 、ローレベル
の期間がｔ2 に設定されている。発振器４から図３
（Ａ）に示されるようなハイ／ローのデューティ比のパ
ルス信号が供給されると、定電流回路５の出力定電流は
図３（Ｂ）に示すように発振器４の出力パルス信号がレ
ベルのとき０となり、ローレベルのとき、定電流Ｉｄを
供給することになり、期間ｔ1 でコンデンサＣ1 に供給
する電流は０、期間ｔ 2 でコンデンサＣ1 に定電流Ｉｄ
を供給する。
【００２９】図４（Ａ）はスイッチＳＷ1 の状態を示し
ており、図４（Ｂ）はコンデンサＣ 1 の充電電圧Ｖｄ、
図４（Ｃ）は出力信号Ｖout の波形図を示す。例えば、
図４（Ａ）に示すように時刻ｔ0 でスイッチＳＷ1 がオ
フすると、図３（Ｂ）に示すように充電電流供給回路２
からは定電流Ｉｄが供給される期間Ｔ 2 となるため、コ
ンデンサＣ1 は定電流Ｉｄにより期間Ｔ2 だけ充電され
充電電圧ＶｄはＶｄ1 とされる。次の期間Ｔ1 は充電電
流供給回路２からの電流は０となるため、コンデンサＣ
1 は充電されず、充電電圧Ｖｄは前の期間Ｔ2 で充電さ
れた充電電圧Ｖｄ1 のまま保持される。
ており、図４（Ｂ）はコンデンサＣ 1 の充電電圧Ｖｄ、
図４（Ｃ）は出力信号Ｖout の波形図を示す。例えば、
図４（Ａ）に示すように時刻ｔ0 でスイッチＳＷ1 がオ
フすると、図３（Ｂ）に示すように充電電流供給回路２
からは定電流Ｉｄが供給される期間Ｔ 2 となるため、コ
ンデンサＣ1 は定電流Ｉｄにより期間Ｔ2 だけ充電され
充電電圧ＶｄはＶｄ1 とされる。次の期間Ｔ1 は充電電
流供給回路２からの電流は０となるため、コンデンサＣ
1 は充電されず、充電電圧Ｖｄは前の期間Ｔ2 で充電さ
れた充電電圧Ｖｄ1 のまま保持される。
【００３０】また、次の期間Ｔ2 は充電電流供給回路２
から定電流Ｉｄが供給されるため、コンデンサＣ1 は定
電流Ｉｄにより充電され、充電電圧はＶｄ2 に上昇され
る。以上のように、スイッチＳＷ1 がオフになったとき
から、コンデンサＣ1 に定電流Ｉｄが供給されると期間
Ｔ2 と充電されない期間Ｔ1 とが交互に到来するため、
図４（Ｂ）に示すようにコンデンサＣ1 は期間Ｔ2 だけ
充電され、充電電圧Ｖｄが段状に上昇することになる。
から定電流Ｉｄが供給されるため、コンデンサＣ1 は定
電流Ｉｄにより充電され、充電電圧はＶｄ2 に上昇され
る。以上のように、スイッチＳＷ1 がオフになったとき
から、コンデンサＣ1 に定電流Ｉｄが供給されると期間
Ｔ2 と充電されない期間Ｔ1 とが交互に到来するため、
図４（Ｂ）に示すようにコンデンサＣ1 は期間Ｔ2 だけ
充電され、充電電圧Ｖｄが段状に上昇することになる。
【００３１】図４（Ｂ）に示すようにコンデンサＣ1 が
段状に充電され、時刻ｔ3 で基準電圧Ｖｚより大きくな
ると、コンパレータＣＯＭＰ1 の出力がローレベルとな
り、トランジスタＱ1 がオフするため出力端子Ｔout の
出力Ｖout は図４（Ｃ）に示すようにハイレベルとな
る。
段状に充電され、時刻ｔ3 で基準電圧Ｖｚより大きくな
ると、コンパレータＣＯＭＰ1 の出力がローレベルとな
り、トランジスタＱ1 がオフするため出力端子Ｔout の
出力Ｖout は図４（Ｃ）に示すようにハイレベルとな
る。
【００３２】以上のようにコンデンサＣ1 の充電期間に
オフの期間Ｔ1 を設定することにより、コンデンサＣ1
に供給される電流の平均を少なくできるため、充電電圧
Ｖｄの増加を抑制でき、コンデンサＣ1 の時定数を実際
のコンデンサＣ1 の容量に応じたものより見かけ上長く
することができる。このため、コンデンサＣ1 の容量は
そのままでスイッチＳＷ1 がオフしてから出力がハイレ
ベルとなるまでの遅延時間を長く（遅延）することが可
能となる。
オフの期間Ｔ1 を設定することにより、コンデンサＣ1
に供給される電流の平均を少なくできるため、充電電圧
Ｖｄの増加を抑制でき、コンデンサＣ1 の時定数を実際
のコンデンサＣ1 の容量に応じたものより見かけ上長く
することができる。このため、コンデンサＣ1 の容量は
そのままでスイッチＳＷ1 がオフしてから出力がハイレ
ベルとなるまでの遅延時間を長く（遅延）することが可
能となる。
【００３３】例えば、ＩＣ内部に実現できるものとして
コンデンサＣ1 の容量をＣｄ＝１００ｐＦとし、基準電
圧をＶｚ＝１．２５〔Ｖ〕、充電電流をＩｄ＝１００ｎ
Ａとし、そのまま、充電を行なうと時定数ｔｄは、一般
に
コンデンサＣ1 の容量をＣｄ＝１００ｐＦとし、基準電
圧をＶｚ＝１．２５〔Ｖ〕、充電電流をＩｄ＝１００ｎ
Ａとし、そのまま、充電を行なうと時定数ｔｄは、一般
に
【００３４】
【数１】
【００３５】で求まるため、ｔｄ＝１．２５msecとなる
が、本実施例のように充電電流Ｉｄのオン期間Ｔ2 をオ
フ期間Ｔ1 の１／９に設定すれば、平均充電電流
が、本実施例のように充電電流Ｉｄのオン期間Ｔ2 をオ
フ期間Ｔ1 の１／９に設定すれば、平均充電電流
【００３６】
【数２】
【００３７】は
【００３８】
【数３】
【００３９】で求まるため、Ｉｄ／１０となるため、時
定数ｔｄはその１０倍の１０ｔｄとなり、１２．５msec
と大きな遅延が得られる。このように、コンデンサＣ1
の容量は小さいまま、発振器４のパルス信号のデューテ
ィ比に応じて遅延時間を延長することできる。
定数ｔｄはその１０倍の１０ｔｄとなり、１２．５msec
と大きな遅延が得られる。このように、コンデンサＣ1
の容量は小さいまま、発振器４のパルス信号のデューテ
ィ比に応じて遅延時間を延長することできる。
【００４０】このため、上記の遅延付リセット回路１を
１チップの半導体装置に搭載する場合に長時間の遅延を
得る場合にも、コンデンサＣ1 の容量をそれほど大きく
する必要がなく、また、電流をそれほど小さくすること
がないため、内部に形成する抵抗も大きくする必要がな
く、容易に長時間の遅延時間を得ることができ、このと
き、小さなチップ面積で正確な遅延時間が得られ、ま
た、コンデンサを用いた遅延回路であるため、プロセス
も通常のプロセスで形成でき、カウンタタイマを用いた
もののようにＩ2 Ｌ等を形成する必要がなくなり、特別
なプロセスが不要となり、安価に作製できる。さらに、
デューティ比を変えるだけ遅延時間を容易に変えること
ができる、種々の遅延時間に容易に対応できる。
１チップの半導体装置に搭載する場合に長時間の遅延を
得る場合にも、コンデンサＣ1 の容量をそれほど大きく
する必要がなく、また、電流をそれほど小さくすること
がないため、内部に形成する抵抗も大きくする必要がな
く、容易に長時間の遅延時間を得ることができ、このと
き、小さなチップ面積で正確な遅延時間が得られ、ま
た、コンデンサを用いた遅延回路であるため、プロセス
も通常のプロセスで形成でき、カウンタタイマを用いた
もののようにＩ2 Ｌ等を形成する必要がなくなり、特別
なプロセスが不要となり、安価に作製できる。さらに、
デューティ比を変えるだけ遅延時間を容易に変えること
ができる、種々の遅延時間に容易に対応できる。
【００４１】
【発明の効果】上述の如く、請求項１によれば、充電電
流供給手段によりコンデンサに遅延時間に応じたデュー
ティ比でオン／オフする電流を供給することにより、コ
ンデンサへの電荷の蓄積を制御することができるため、
遅延時間の制御が行なえる。このため、コンデンサの容
量はそのままで、充電電流のオン／オフのデューティ比
を変えるだけで遅延時間を容易に制御でき、また、オフ
時間を長くとることにより比較的小さい容量のコンデン
サでも遅延時間を長くできる等の特長を有する。
流供給手段によりコンデンサに遅延時間に応じたデュー
ティ比でオン／オフする電流を供給することにより、コ
ンデンサへの電荷の蓄積を制御することができるため、
遅延時間の制御が行なえる。このため、コンデンサの容
量はそのままで、充電電流のオン／オフのデューティ比
を変えるだけで遅延時間を容易に制御でき、また、オフ
時間を長くとることにより比較的小さい容量のコンデン
サでも遅延時間を長くできる等の特長を有する。
【００４２】請求項２によれば、発振回路により遅延時
間に応じたデューティ比のパルス信号を発生し、発振回
路から発生したパルス信号によりスイッチをオン／オフ
して定電流回路からコンデンサに供給される定電流をオ
ン／オフすることにより、コンデンサの充電電流を制御
でき、コンデンサへの電荷の蓄積を制御することがで
き、遅延時間の制御が行なえるため、コンデンサの容量
はそのままで充電電流のオン／オフのデューティ比を変
えることにより遅延時間の制御が行なえ、オフ時間を長
くとることにより比較的小さい容量のコンデンサでも遅
延時間を長くできる等の特長を有する。
間に応じたデューティ比のパルス信号を発生し、発振回
路から発生したパルス信号によりスイッチをオン／オフ
して定電流回路からコンデンサに供給される定電流をオ
ン／オフすることにより、コンデンサの充電電流を制御
でき、コンデンサへの電荷の蓄積を制御することがで
き、遅延時間の制御が行なえるため、コンデンサの容量
はそのままで充電電流のオン／オフのデューティ比を変
えることにより遅延時間の制御が行なえ、オフ時間を長
くとることにより比較的小さい容量のコンデンサでも遅
延時間を長くできる等の特長を有する。
【００４３】請求項３によれば、遅延回路を構成するコ
ンデンサ及び充電電流供給回路を一チップの半導体装置
に搭載することにより、コンデンサの容量を大きくせず
に長い遅延時間が得られるため、長い遅延時間の遅延回
路を専有面積を大きくすることなく半導体チップに搭載
できる等の特長を有する。
ンデンサ及び充電電流供給回路を一チップの半導体装置
に搭載することにより、コンデンサの容量を大きくせず
に長い遅延時間が得られるため、長い遅延時間の遅延回
路を専有面積を大きくすることなく半導体チップに搭載
できる等の特長を有する。
【図１】本発明の一実施例のブロック構成図である。
【図２】本発明の一実施例の回路構成図である。
【図３】本発明の一実施例の動作波形図である。
【図４】本発明の一実施例の動作波形図である。
【図５】従来の一例のブロック図である。
【図６】従来の一例の動作波形図である。
１ 遅延回路 ２ 充電電流制御回路 ３ 基準電源 ＳＷ1 スイッチ部 Ｃ1 コンデンサ ＣＯＭＰ1 コンパレータ Ｑ1 トランジスタ Ｔout 出力端子
Claims (3)
- 【請求項１】 電荷を蓄積するコンデンサに電流を供給
し、該コンデンサへの充電に応じて遅延を行なう遅延回
路において、 前記コンデンサに遅延時間に応じたデューティ比でオン
／オフする電流を供給する充電電流供給手段を有するこ
とを特徴とする遅延回路。 - 【請求項２】 前記充電電流供給手段は前記コンデンサ
に定電流を供給する定電流回路と、 前記充電時間に応じたデューティ比のパルス信号を発生
する発振回路と、 前記発振回路で発生したパルス信号に応じて前記定電流
回路で生成された定電流の前記コンデンサへの供給をス
イッチング制御するスイッチ手段とを有することを特徴
とする請求項１記載の遅延回路。 - 【請求項３】 前記コンデンサ及び前記充電電流供給手
段を一チップの半導体装置に搭載したことを特徴とする
請求項１又は２記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7125458A JPH08321752A (ja) | 1995-05-24 | 1995-05-24 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7125458A JPH08321752A (ja) | 1995-05-24 | 1995-05-24 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321752A true JPH08321752A (ja) | 1996-12-03 |
Family
ID=14910601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7125458A Pending JPH08321752A (ja) | 1995-05-24 | 1995-05-24 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321752A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008120473A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Ten Limited | 遅延回路、及び電子機器 |
| JP2009044402A (ja) * | 2007-08-08 | 2009-02-26 | Sanyo Electric Co Ltd | 遅延パルス発生回路 |
| CN104901652A (zh) * | 2015-06-24 | 2015-09-09 | 深圳市富满电子集团股份有限公司 | 可精确控制占空比的振荡器电路 |
-
1995
- 1995-05-24 JP JP7125458A patent/JPH08321752A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008120473A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Ten Limited | 遅延回路、及び電子機器 |
| JP2009044402A (ja) * | 2007-08-08 | 2009-02-26 | Sanyo Electric Co Ltd | 遅延パルス発生回路 |
| CN104901652A (zh) * | 2015-06-24 | 2015-09-09 | 深圳市富满电子集团股份有限公司 | 可精确控制占空比的振荡器电路 |
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