JPH0831750A - Ｃｖｄ装置の反応室のコーティング方法 - Google Patents
Ｃｖｄ装置の反応室のコーティング方法Info
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- JPH0831750A JPH0831750A JP16258394A JP16258394A JPH0831750A JP H0831750 A JPH0831750 A JP H0831750A JP 16258394 A JP16258394 A JP 16258394A JP 16258394 A JP16258394 A JP 16258394A JP H0831750 A JPH0831750 A JP H0831750A
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Abstract
(57)【要約】
【目的】 ＣＶＤ装置の反応室のクリーニング後のエッ
チング性ガスによる汚染を十分に取除くコーティング方
法を得ることを目的とする。 【構成】 プラズマＣＶＤ装置の反応室内でプラズマ放
電により基体に薄膜を成膜する際に反応室内に付着した
薄膜をエッチング性ガスのプラズマ放電によりクリーニ
ングしたのち、プラズマ放電により反応室内を絶縁膜ま
たは半導体膜でコーティングするＣＶＤ装置の反応室の
コーティング方法において、基体1 に薄膜を成膜する際
のプラズマ放電の電極35,36 間隔に対して反応室内を絶
縁膜または半導体膜でコーティングする際のプラズマ放
電の電極間隔を広くした。
チング性ガスによる汚染を十分に取除くコーティング方
法を得ることを目的とする。 【構成】 プラズマＣＶＤ装置の反応室内でプラズマ放
電により基体に薄膜を成膜する際に反応室内に付着した
薄膜をエッチング性ガスのプラズマ放電によりクリーニ
ングしたのち、プラズマ放電により反応室内を絶縁膜ま
たは半導体膜でコーティングするＣＶＤ装置の反応室の
コーティング方法において、基体1 に薄膜を成膜する際
のプラズマ放電の電極35,36 間隔に対して反応室内を絶
縁膜または半導体膜でコーティングする際のプラズマ放
電の電極間隔を広くした。
Description
【０００１】
【産業上の利用分野】この発明は、たとえばアクティブ
マトリックス型液晶表示素子のスイッチング素子として
用いられる薄膜トランジスタの製造方法に係り、特にそ
の薄膜トランジスタの製造に用いられるＣＶＤ装置の反
応室のクリーニング後におこなわれる反応室のコーティ
ング方法に関する。
マトリックス型液晶表示素子のスイッチング素子として
用いられる薄膜トランジスタの製造方法に係り、特にそ
の薄膜トランジスタの製造に用いられるＣＶＤ装置の反
応室のクリーニング後におこなわれる反応室のコーティ
ング方法に関する。
【０００２】
【従来の技術】液晶を用いた表示素子としては、テレビ
表示やグラフィックディスプレイなどを指向した大容
量、高密度化の点から、たとえばラビングによる配向処
理が施された２枚の基板を、配向方向が互いに９０°を
なすように平行に対向配置し、この対向基板間にネマチ
ックタイプの液晶組成物を挟持させた、いわゆるツイス
トネマチック型（ＴＮ型）のアクティブマトリックス型
液晶表示素子が注目されている。このアクティブマトリ
ックス型液晶表示素子では、クロストークのない高コン
トラストの表示が得られるように各画素の駆動および制
御を半導体スイッチング素子でおこなう方式が採用され
ている。その半導体スイッチング素子としては、透過型
の表示が可能であり、また大面積化が容易であるなどの
理由から、透明絶縁基板上に形成された非晶質シリコン
（ａ−Ｓｉ）系の薄膜トランジスタ（ＴＦＴ）が用いら
れている。しかもこのａ−Ｓｉ系のＴＦＴには、活性層
であるａ−Ｓｉ膜を挟んで、下層にゲート電極、上層に
ソース電極およびドレイン電極を配置した逆スタガード
構造が多く用いられている。
表示やグラフィックディスプレイなどを指向した大容
量、高密度化の点から、たとえばラビングによる配向処
理が施された２枚の基板を、配向方向が互いに９０°を
なすように平行に対向配置し、この対向基板間にネマチ
ックタイプの液晶組成物を挟持させた、いわゆるツイス
トネマチック型（ＴＮ型）のアクティブマトリックス型
液晶表示素子が注目されている。このアクティブマトリ
ックス型液晶表示素子では、クロストークのない高コン
トラストの表示が得られるように各画素の駆動および制
御を半導体スイッチング素子でおこなう方式が採用され
ている。その半導体スイッチング素子としては、透過型
の表示が可能であり、また大面積化が容易であるなどの
理由から、透明絶縁基板上に形成された非晶質シリコン
（ａ−Ｓｉ）系の薄膜トランジスタ（ＴＦＴ）が用いら
れている。しかもこのａ−Ｓｉ系のＴＦＴには、活性層
であるａ−Ｓｉ膜を挟んで、下層にゲート電極、上層に
ソース電極およびドレイン電極を配置した逆スタガード
構造が多く用いられている。
【０００３】図４にその逆スタガード構造のａ−Ｓｉ系
のＴＦＴの一例を示す。このＴＦＴは、このＴＦＴは、
ガラス絶縁基板１の一主面上に形成されたモリブデン−
タンタル膜（Ｍｏ−Ｔａ膜）からなる所定形状のゲート
電極２と、このゲート電極２を覆うようにガラス絶縁基
板１上に形成された酸化シリコン膜（ＳｉＯ2 膜）から
なるゲート絶縁膜３と、このゲート絶縁膜３上にゲート
電極２に対応して形成された膜厚０．０５μm の窒化シ
リコン膜４（ＳｉＮx 膜）と、このＳｉＮx 膜４上に形
成された膜厚０．０５μm のａ−Ｓｉ膜からなる半導体
膜５と、この半導体膜５上のチャネル領域に形成された
膜厚０．３μm のＳｉＮx 膜からなるチャネル保護膜６
と、上記チャネル領域以外の部分に形成された膜厚０．
０５μmの燐ドープ非晶質シリコン膜（Ｐドープａ−Ｓ
ｉ膜）からなる低抵抗半導体膜７と、この低抵抗半導体
膜７上のソース領域およびドレイン領域にそれぞれ形成
されたクロム（Ｃr ）またはアルミニウム（Ａl ）など
からなるソース電極８およびドレイン電極９と、上記チ
ャネル保護膜６、ソース電極８およびドレイン電極９を
覆う膜厚０．３μm のＳi Ｎx 膜からなる保護膜１０と
から構成されている。そのソース電極７は、ゲート絶縁
膜３上に積層形成されたＩＴＯ（Indium TinOxide）か
らなる画素電極１１に接続されている。
のＴＦＴの一例を示す。このＴＦＴは、このＴＦＴは、
ガラス絶縁基板１の一主面上に形成されたモリブデン−
タンタル膜（Ｍｏ−Ｔａ膜）からなる所定形状のゲート
電極２と、このゲート電極２を覆うようにガラス絶縁基
板１上に形成された酸化シリコン膜（ＳｉＯ2 膜）から
なるゲート絶縁膜３と、このゲート絶縁膜３上にゲート
電極２に対応して形成された膜厚０．０５μm の窒化シ
リコン膜４（ＳｉＮx 膜）と、このＳｉＮx 膜４上に形
成された膜厚０．０５μm のａ−Ｓｉ膜からなる半導体
膜５と、この半導体膜５上のチャネル領域に形成された
膜厚０．３μm のＳｉＮx 膜からなるチャネル保護膜６
と、上記チャネル領域以外の部分に形成された膜厚０．
０５μmの燐ドープ非晶質シリコン膜（Ｐドープａ−Ｓ
ｉ膜）からなる低抵抗半導体膜７と、この低抵抗半導体
膜７上のソース領域およびドレイン領域にそれぞれ形成
されたクロム（Ｃr ）またはアルミニウム（Ａl ）など
からなるソース電極８およびドレイン電極９と、上記チ
ャネル保護膜６、ソース電極８およびドレイン電極９を
覆う膜厚０．３μm のＳi Ｎx 膜からなる保護膜１０と
から構成されている。そのソース電極７は、ゲート絶縁
膜３上に積層形成されたＩＴＯ（Indium TinOxide）か
らなる画素電極１１に接続されている。
【０００４】従来、このようなＴＦＴの製造方法とし
て、そのＳｉＮx 膜、ａ−Ｓｉ膜、Ｐドープａ−Ｓｉ膜
などを、一度に６〜８枚のガラス絶縁基板をトレイに搭
載し、このトレイを搬送して連続処理するインライン式
プラズマＣＶＤ装置により形成してている。
て、そのＳｉＮx 膜、ａ−Ｓｉ膜、Ｐドープａ−Ｓｉ膜
などを、一度に６〜８枚のガラス絶縁基板をトレイに搭
載し、このトレイを搬送して連続処理するインライン式
プラズマＣＶＤ装置により形成してている。
【０００５】
【発明が解決しようとする課題】上記のように、アクテ
ィブマトリックス型液晶表示素子は、半導体スイッチン
グ素子としてａ−Ｓｉ系のＴＦＴが用いられている。従
来、このａ−Ｓｉ系のＴＦＴのＳｉＮx 膜、ａ−Ｓｉ
膜、Ｐドープａ−Ｓｉ膜などは、一度に６〜８枚のガラ
ス絶縁基板を搭載したトレイを搬送して連続処理するイ
ンライン式プラズマＣＶＤ装置により形成している。し
かしこのインライン式プラズマＣＶＤ装置は、量産性に
はすぐれているが、装置が巨大で大きな設置スペースが
必要である。また搬送トレイにも膜が付着し、この付着
膜が剥がれてパーティクルの原因となり、歩留を低下さ
せる。さらに装置内壁などに付着した膜の剥がれを防止
するために、定期的に装置を冷却して、クリーニングを
おこなう必要があるため、装置の稼働率が低い、などの
問題がある。
ィブマトリックス型液晶表示素子は、半導体スイッチン
グ素子としてａ−Ｓｉ系のＴＦＴが用いられている。従
来、このａ−Ｓｉ系のＴＦＴのＳｉＮx 膜、ａ−Ｓｉ
膜、Ｐドープａ−Ｓｉ膜などは、一度に６〜８枚のガラ
ス絶縁基板を搭載したトレイを搬送して連続処理するイ
ンライン式プラズマＣＶＤ装置により形成している。し
かしこのインライン式プラズマＣＶＤ装置は、量産性に
はすぐれているが、装置が巨大で大きな設置スペースが
必要である。また搬送トレイにも膜が付着し、この付着
膜が剥がれてパーティクルの原因となり、歩留を低下さ
せる。さらに装置内壁などに付着した膜の剥がれを防止
するために、定期的に装置を冷却して、クリーニングを
おこなう必要があるため、装置の稼働率が低い、などの
問題がある。
【０００６】これに対し、半導体素子の製造分野では、
トレイを用いることなく基板のみを搬送し、一つの反応
室で一度に１枚の基板を処理する枚葉プロセスが主流と
なっている。通常この枚葉プロセスでは、成膜とプラズ
マエッチングによる反応室のクリーニングとを交互に周
期的におこなっている。
トレイを用いることなく基板のみを搬送し、一つの反応
室で一度に１枚の基板を処理する枚葉プロセスが主流と
なっている。通常この枚葉プロセスでは、成膜とプラズ
マエッチングによる反応室のクリーニングとを交互に周
期的におこなっている。
【０００７】そこで、近年、大型ガラス絶縁基板を用い
るａ−Ｓｉ系のＴＦＴの製造に、この枚葉プロセスを導
入する開発が進められている。この枚葉プロセスでは、
処理装置が小型化でき、設置スペースを小さくすること
が可能である。またトレイを用いることなく基板のみを
搬送することにより、パーティクルの発生を低減でき
る。さらにプラズマエッチングにより反応室をクリーニ
ングすることにより、パーティクルを低減できるばかり
でなく、装置の稼働率の大幅な向上が見込まれる。
るａ−Ｓｉ系のＴＦＴの製造に、この枚葉プロセスを導
入する開発が進められている。この枚葉プロセスでは、
処理装置が小型化でき、設置スペースを小さくすること
が可能である。またトレイを用いることなく基板のみを
搬送することにより、パーティクルの発生を低減でき
る。さらにプラズマエッチングにより反応室をクリーニ
ングすることにより、パーティクルを低減できるばかり
でなく、装置の稼働率の大幅な向上が見込まれる。
【０００８】ところで、この枚葉プロセスにおいて、パ
ーティクルの発生を抑制するためには、反応室内壁など
反応室内のすべての部分に付着した膜を十分に除去する
ことが必要である。そのため、この枚葉プロセスでの反
応室のクリーニングは、弗化窒素（ＮＦ3 ）などのエッ
チング性ガスを用いたプラズマ放電により付着膜を除去
する。しかしこのようにＮＦ3 を用いて反応室のクリー
ニングをおこなうと、弗素（Ｆ）原子が反応室内に残留
し、クリーニング終了後、引続きおこなわれる成膜時に
そのＦ原子が膜内に取込まれ、膜特性を劣化させる。こ
れを防ぐためには、クリーニング後、成膜をおこなう前
に、反応室内の十分に広い空間を成膜に支障のない材料
でコーティングしておく必要がある。
ーティクルの発生を抑制するためには、反応室内壁など
反応室内のすべての部分に付着した膜を十分に除去する
ことが必要である。そのため、この枚葉プロセスでの反
応室のクリーニングは、弗化窒素（ＮＦ3 ）などのエッ
チング性ガスを用いたプラズマ放電により付着膜を除去
する。しかしこのようにＮＦ3 を用いて反応室のクリー
ニングをおこなうと、弗素（Ｆ）原子が反応室内に残留
し、クリーニング終了後、引続きおこなわれる成膜時に
そのＦ原子が膜内に取込まれ、膜特性を劣化させる。こ
れを防ぐためには、クリーニング後、成膜をおこなう前
に、反応室内の十分に広い空間を成膜に支障のない材料
でコーティングしておく必要がある。
【０００９】この発明は、上記問題点に鑑みてなされた
ものであり、ＮＦ3 などのエッチング性ガスを用いたプ
ラズマ放電により反応室をクリーニングのちのＦ原子な
どによる汚染の影響を十分に取除くことができるＣＶＤ
装置の反応室のコーティング方法を得ることを目的とす
る。
ものであり、ＮＦ3 などのエッチング性ガスを用いたプ
ラズマ放電により反応室をクリーニングのちのＦ原子な
どによる汚染の影響を十分に取除くことができるＣＶＤ
装置の反応室のコーティング方法を得ることを目的とす
る。
【００１０】
【課題を解決するための手段】プラズマＣＶＤ装置の反
応室内でプラズマ放電により基体に薄膜を成膜する際に
反応室内に付着した薄膜をエッチング性ガスのプラズマ
放電によりクリーニングしたのち、プラズマ放電により
反応室内を絶縁膜または半導体膜でコーティングするＣ
ＶＤ装置の反応室のコーティング方法において、基体に
薄膜を成膜する際のプラズマ放電の電極間隔に対して反
応室内を絶縁膜または半導体膜でコーティングする際の
プラズマ放電の電極間隔を広くした。
応室内でプラズマ放電により基体に薄膜を成膜する際に
反応室内に付着した薄膜をエッチング性ガスのプラズマ
放電によりクリーニングしたのち、プラズマ放電により
反応室内を絶縁膜または半導体膜でコーティングするＣ
ＶＤ装置の反応室のコーティング方法において、基体に
薄膜を成膜する際のプラズマ放電の電極間隔に対して反
応室内を絶縁膜または半導体膜でコーティングする際の
プラズマ放電の電極間隔を広くした。
【００１１】
【作用】上記のように、基体に薄膜を成膜する際のプラ
ズマ放電の電極間隔に対して反応室内を絶縁膜または半
導体膜でコーティングする際のプラズマ放電の電極間隔
を広くして反応室のコーティングをおこなうと、反応室
内の十分に広い空間にわたり、絶縁膜や半導体膜をコー
ティングすることができ、このコーティングにより成膜
に悪影響を及ぼすＦ原子などを閉込めて、基体に薄膜を
成膜する際の取込みをほぼ完全に防止することができ
る。
ズマ放電の電極間隔に対して反応室内を絶縁膜または半
導体膜でコーティングする際のプラズマ放電の電極間隔
を広くして反応室のコーティングをおこなうと、反応室
内の十分に広い空間にわたり、絶縁膜や半導体膜をコー
ティングすることができ、このコーティングにより成膜
に悪影響を及ぼすＦ原子などを閉込めて、基体に薄膜を
成膜する際の取込みをほぼ完全に防止することができ
る。
【００１２】
【実施例】以下、図面を参照してこの発明を実施例に基
づいて説明する。
づいて説明する。
【００１３】はじめに図４に示したａ−Ｓｉ系のＴＦＴ
の製造方法について説明する。図３（ａ）に示すよう
に、まずガラス絶縁基板１の一主面上にスパッター法に
よりＭｏ−Ｔａからなる金属膜を成膜し、フォトリソグ
ラフィ法により所定形状のゲート電極２を形成する。つ
ぎにこのゲート電極２の形成されたガラス絶縁基板１を
４００℃に加熱し、常圧熱ＣＶＤ法により上記ゲート電
極２を覆うようにガラス絶縁基板１上に膜厚０．３μm
のＳｉＯ2 膜からなるゲート絶縁膜３を形成する。
の製造方法について説明する。図３（ａ）に示すよう
に、まずガラス絶縁基板１の一主面上にスパッター法に
よりＭｏ−Ｔａからなる金属膜を成膜し、フォトリソグ
ラフィ法により所定形状のゲート電極２を形成する。つ
ぎにこのゲート電極２の形成されたガラス絶縁基板１を
４００℃に加熱し、常圧熱ＣＶＤ法により上記ゲート電
極２を覆うようにガラス絶縁基板１上に膜厚０．３μm
のＳｉＯ2 膜からなるゲート絶縁膜３を形成する。
【００１４】つぎに後述する枚葉式プラズマＣＶＤ装置
により、上記ゲート電極２およびゲート絶縁膜３の形成
されたガラス絶縁基板１を３５０℃に加熱して、同一反
応室で、同（ｂ）に示すようにゲート絶縁膜３上に順次
膜厚０．０５μm のＳｉＮx膜２０、膜厚０．０５μm
のａ−Ｓｉ膜２１、膜厚０．３μm のＳｉＮx 膜２２を
積層成膜する。
により、上記ゲート電極２およびゲート絶縁膜３の形成
されたガラス絶縁基板１を３５０℃に加熱して、同一反
応室で、同（ｂ）に示すようにゲート絶縁膜３上に順次
膜厚０．０５μm のＳｉＮx膜２０、膜厚０．０５μm
のａ−Ｓｉ膜２１、膜厚０．３μm のＳｉＮx 膜２２を
積層成膜する。
【００１５】そしてフォトリソグラフィ法により、上記
ＳｉＮx 膜２２のゲート電極２に対応する位置に所定パ
ターンのレジストを形成し、弗化水素酸（ＨＦ）を主成
分とするエッチング溶液により加工して、同（ｃ）に示
すように、チャネル保護膜６を形成する。
ＳｉＮx 膜２２のゲート電極２に対応する位置に所定パ
ターンのレジストを形成し、弗化水素酸（ＨＦ）を主成
分とするエッチング溶液により加工して、同（ｃ）に示
すように、チャネル保護膜６を形成する。
【００１６】つぎにプラズマＣＶＤ装置により、同
（ｄ）に示すように、上記チャネル保護膜６などの形成
されたガラス絶縁基板１上にＰドープａ−Ｓｉ膜２３を
成膜する。そしてフォトリソグラフィ法により、そのＰ
ドープａ−Ｓｉ膜２３、その下層のａ−Ｓｉ膜２１およ
びＳｉＮx 膜２０を、同（ｅ）に示すように、所定形状
の低抵抗半導体膜７、半導体膜５およびＳｉＮx 膜４に
加工して、チャネル領域、ソース領域およびドレイン領
域を得る。さらにスパッター法によりＩＴＯからなる透
明導電膜を成膜し、この透明導電膜をフォトリソグラフ
ィ法により加工して、上記フォトリソグラフィ法により
露出したゲート絶縁膜３上の所定位置に画素電極１１を
形成する。
（ｄ）に示すように、上記チャネル保護膜６などの形成
されたガラス絶縁基板１上にＰドープａ−Ｓｉ膜２３を
成膜する。そしてフォトリソグラフィ法により、そのＰ
ドープａ−Ｓｉ膜２３、その下層のａ−Ｓｉ膜２１およ
びＳｉＮx 膜２０を、同（ｅ）に示すように、所定形状
の低抵抗半導体膜７、半導体膜５およびＳｉＮx 膜４に
加工して、チャネル領域、ソース領域およびドレイン領
域を得る。さらにスパッター法によりＩＴＯからなる透
明導電膜を成膜し、この透明導電膜をフォトリソグラフ
ィ法により加工して、上記フォトリソグラフィ法により
露出したゲート絶縁膜３上の所定位置に画素電極１１を
形成する。
【００１７】つぎに上記画素電極１１などの形成された
ガラス絶縁基板１上に、スパッター法によりＣr または
Ａl などからなる金属膜を成膜する。そしてこの金属膜
をフォトリソグラフィ法により加工して、同（ｆ）に示
すように、ソース領域に画素電極１１に接続されたソー
ス電極８を形成するとともに、ドレイン領域にドレイン
電極９を形成する。その後、上記ソース電極８、ドレイ
ン電極９などの形成されたガラス絶縁基板１上にプラズ
マＣＶＤ法により膜厚０．３μm のＳｉＮx 膜を成膜
し、このＳｉＮx 膜をフォトリソグラフィ法により加工
して、同（ｇ）に示すように、ソース電極８、ドレイン
電極９およびチャネル保護膜６を覆う絶縁保護膜１０を
形成する。
ガラス絶縁基板１上に、スパッター法によりＣr または
Ａl などからなる金属膜を成膜する。そしてこの金属膜
をフォトリソグラフィ法により加工して、同（ｆ）に示
すように、ソース領域に画素電極１１に接続されたソー
ス電極８を形成するとともに、ドレイン領域にドレイン
電極９を形成する。その後、上記ソース電極８、ドレイ
ン電極９などの形成されたガラス絶縁基板１上にプラズ
マＣＶＤ法により膜厚０．３μm のＳｉＮx 膜を成膜
し、このＳｉＮx 膜をフォトリソグラフィ法により加工
して、同（ｇ）に示すように、ソース電極８、ドレイン
電極９およびチャネル保護膜６を覆う絶縁保護膜１０を
形成する。
【００１８】図１に上記したゲート絶縁膜上のＳｉＮx
膜４を形成するためのＳｉＮx 膜２０、半導体膜５を形
成するためのａ−Ｓｉ膜２１、チャネル保護膜６を形成
するためのＳｉＮx 膜２２の成膜に用いられる枚葉式プ
ラズマＣＶＤ装置の一例を示す。この枚葉式プラズマＣ
ＶＤ装置は、中央にガラス絶縁基板を搬送する搬送機構
が設けられた共通室２５を備え、この共通室２５を取囲
むように、その周りに４つの成膜をおこなう反応室２６
〜２９と１つの加熱室３０と２つの搬出入室３１，３２
とが配置されたている。
膜４を形成するためのＳｉＮx 膜２０、半導体膜５を形
成するためのａ−Ｓｉ膜２１、チャネル保護膜６を形成
するためのＳｉＮx 膜２２の成膜に用いられる枚葉式プ
ラズマＣＶＤ装置の一例を示す。この枚葉式プラズマＣ
ＶＤ装置は、中央にガラス絶縁基板を搬送する搬送機構
が設けられた共通室２５を備え、この共通室２５を取囲
むように、その周りに４つの成膜をおこなう反応室２６
〜２９と１つの加熱室３０と２つの搬出入室３１，３２
とが配置されたている。
【００１９】その各反応室２６〜２９内には、図２に示
すように、高周波電源３４に接続された高周波電極３５
および接地電極３６が対向して配置されている。この接
地電極３６は、昇降装置３７により駆動され、高周波電
極３５との間隔を任意に変えることができるようになっ
ている。なお、成膜に供せられるガラス絶縁基板１は、
この接地電極３６の高周波電極３５との対向面に固定さ
れる。またこの接地電極３６には、固定されたガラス絶
縁基板１を所定温度に加熱するヒーター３８が設けられ
ている。また各反応室２６〜２９には、シラン（ＳｉＨ
4 ）、水素（Ｈ2 ）、アンモニヤガス（ＮＨ3 ）、窒素
（Ｎ2 ）、フォスフィン（ＰＨ3 ）、弗化窒素（Ｎ
Ｈ3 ）、アルゴン（Ａr ）などの成膜またはクリーニン
グ用ガスを供給するガス供給装置３９、および反応室２
６〜２９内を排気するためのドライポンプなどからなる
排気装置４０が付設されている。一方、共通室２５、加
熱室３０および搬出入室３１，３２には、それぞれＮ2
ガスを供給するガス供給装置および排気装置が付設され
ている。
すように、高周波電源３４に接続された高周波電極３５
および接地電極３６が対向して配置されている。この接
地電極３６は、昇降装置３７により駆動され、高周波電
極３５との間隔を任意に変えることができるようになっ
ている。なお、成膜に供せられるガラス絶縁基板１は、
この接地電極３６の高周波電極３５との対向面に固定さ
れる。またこの接地電極３６には、固定されたガラス絶
縁基板１を所定温度に加熱するヒーター３８が設けられ
ている。また各反応室２６〜２９には、シラン（ＳｉＨ
4 ）、水素（Ｈ2 ）、アンモニヤガス（ＮＨ3 ）、窒素
（Ｎ2 ）、フォスフィン（ＰＨ3 ）、弗化窒素（Ｎ
Ｈ3 ）、アルゴン（Ａr ）などの成膜またはクリーニン
グ用ガスを供給するガス供給装置３９、および反応室２
６〜２９内を排気するためのドライポンプなどからなる
排気装置４０が付設されている。一方、共通室２５、加
熱室３０および搬出入室３１，３２には、それぞれＮ2
ガスを供給するガス供給装置および排気装置が付設され
ている。
【００２０】この枚葉式プラズマＣＶＤ装置による上記
ゲート絶縁膜上のＳｉＮx 膜４を形成するためのＳｉＮ
x 膜２０、半導体膜５を形成するためのａ−Ｓｉ膜２
１、チャネル保護膜６を形成するためのＳｉＮx 膜２２
の成膜は、ガラス絶縁基板１をいずれか一方の搬出入室
３１または３２に搬入し、共通室２５を経て加熱室３０
に搬送して加熱する。約３０分加熱したのち、再び共通
室２５を経て、たとえば反応室２６に搬送する。そして
この反応室２６の接地電極３６上でガラス絶縁基板を３
３０℃に加熱して、順次膜厚０．０５μm のＳｉＮx 膜
および膜厚０．０５μm のａ−Ｓｉ膜、膜厚０．３μm
のＳｉＮx 膜を積層成膜する。つぎにこのＳｉＮx 膜お
よびａ−Ｓｉ膜の積層成膜されたガラス絶縁基板を、共
通室２５を経て、いずれか一方の搬出入室３１または３
２に搬出することによりおこなわれる。
ゲート絶縁膜上のＳｉＮx 膜４を形成するためのＳｉＮ
x 膜２０、半導体膜５を形成するためのａ−Ｓｉ膜２
１、チャネル保護膜６を形成するためのＳｉＮx 膜２２
の成膜は、ガラス絶縁基板１をいずれか一方の搬出入室
３１または３２に搬入し、共通室２５を経て加熱室３０
に搬送して加熱する。約３０分加熱したのち、再び共通
室２５を経て、たとえば反応室２６に搬送する。そして
この反応室２６の接地電極３６上でガラス絶縁基板を３
３０℃に加熱して、順次膜厚０．０５μm のＳｉＮx 膜
および膜厚０．０５μm のａ−Ｓｉ膜、膜厚０．３μm
のＳｉＮx 膜を積層成膜する。つぎにこのＳｉＮx 膜お
よびａ−Ｓｉ膜の積層成膜されたガラス絶縁基板を、共
通室２５を経て、いずれか一方の搬出入室３１または３
２に搬出することによりおこなわれる。
【００２１】なお、この枚葉式プラズマＣＶＤ装置で
は、上記反応室２６以外の反応室２７〜２９において
も、同様にＳｉＮx 膜およびａ−Ｓｉ膜の積層成膜に使
用され、４つの反応室２６〜２９において、並列的にガ
ラス絶縁基板にＳｉＮx 膜およびａ−Ｓｉ膜を積層成膜
する。
は、上記反応室２６以外の反応室２７〜２９において
も、同様にＳｉＮx 膜およびａ−Ｓｉ膜の積層成膜に使
用され、４つの反応室２６〜２９において、並列的にガ
ラス絶縁基板にＳｉＮx 膜およびａ−Ｓｉ膜を積層成膜
する。
【００２２】この枚葉式プラズマＣＶＤ装置では、各反
応室２６〜２９において、たとえば６枚のガラス絶縁基
板を連続的に成膜したのちにクリーニングがおこなわれ
る。この各反応室２６〜２９のクリーニングは、それぞ
れ規定枚数の成膜を終えた反応室からガラス絶縁基板を
搬出したのち、ガス供給装置３８からＮＦ3 、Ａｒなど
のクリーニング用ガスを導入し、高周波電極３５と対向
する接地電極３６との間にプラズマ放電を発生させて、
その反応室内に付着したＳｉＮx 膜やａ−Ｓｉ膜などの
薄膜をエッチングする。したがって４つの反応室２６〜
２９のクリーニングは選択的であり、複数の反応室を同
時にクリーニングすることもある。なお、上記クリーニ
ング用ガスとして導入されるＡr は、プラズマ放電を安
定化し、プラズマ放電の電子密度を高めて、ＮＦ3 の分
解効率を向上させる。
応室２６〜２９において、たとえば６枚のガラス絶縁基
板を連続的に成膜したのちにクリーニングがおこなわれ
る。この各反応室２６〜２９のクリーニングは、それぞ
れ規定枚数の成膜を終えた反応室からガラス絶縁基板を
搬出したのち、ガス供給装置３８からＮＦ3 、Ａｒなど
のクリーニング用ガスを導入し、高周波電極３５と対向
する接地電極３６との間にプラズマ放電を発生させて、
その反応室内に付着したＳｉＮx 膜やａ−Ｓｉ膜などの
薄膜をエッチングする。したがって４つの反応室２６〜
２９のクリーニングは選択的であり、複数の反応室を同
時にクリーニングすることもある。なお、上記クリーニ
ング用ガスとして導入されるＡr は、プラズマ放電を安
定化し、プラズマ放電の電子密度を高めて、ＮＦ3 の分
解効率を向上させる。
【００２３】このようにＮＦ3 とＡr を用いたプラズマ
放電によるエッチングにより反応室をクリーニングした
のち、昇降装置３７の駆動により高周波電極３５と接地
電極３６との間隔をガラス絶縁基板にＳｉＮx 膜および
ａ−Ｓｉ膜を積層成膜するときの間隔よりも広げて、プ
ラズマ放電によりガラス絶縁基板を搬入することなく、
反応室２６〜２９の内壁などにＳｉＮx 膜またはａ−Ｓ
ｉ膜をコーティングする。
放電によるエッチングにより反応室をクリーニングした
のち、昇降装置３７の駆動により高周波電極３５と接地
電極３６との間隔をガラス絶縁基板にＳｉＮx 膜および
ａ−Ｓｉ膜を積層成膜するときの間隔よりも広げて、プ
ラズマ放電によりガラス絶縁基板を搬入することなく、
反応室２６〜２９の内壁などにＳｉＮx 膜またはａ−Ｓ
ｉ膜をコーティングする。
【００２４】絶縁膜としてＳｉＮx 膜をコーティングす
るときの条件の一例を、ガラス絶縁基板にａ−Ｓｉ膜を
成膜するときの条件と比較して示す。表１がガラス絶縁
基板にａ−Ｓｉ膜を成膜するときの条件、表２がＳｉＮ
x 膜をコーティングするときの条件である。
るときの条件の一例を、ガラス絶縁基板にａ−Ｓｉ膜を
成膜するときの条件と比較して示す。表１がガラス絶縁
基板にａ−Ｓｉ膜を成膜するときの条件、表２がＳｉＮ
x 膜をコーティングするときの条件である。
【表１】
【表２】
【００２５】上記のように反応室２６〜２９内に付着し
たＳｉＮx 膜やａ−Ｓi 膜などの薄膜をエッチング性ガ
スＮＦ3 を含むクリーニング用ガスを用いてプラズマ放
電によるエッチングによりクリーニングしたのち、高周
波電極３５と接地電極３６との間隔を、ガラス絶縁基板
１にＳｉＮx 膜２０，ａ−Ｓｉ膜２１およびＳｉＮx膜
２２を積層成膜するときの間隔よりも広げて、プラズマ
放電によりＳｉＮx 膜またはａ−Ｓｉ膜をコーティング
すると、電極間隔を広くしたことにより放電が広がり、
反応室２６〜２９内の十分に広い空間にＳｉＮx 膜やａ
−Ｓｉ膜をコーティングでき、クリーニング後反応室２
６〜２９内に残留するＦ原子をそのコーティング膜中に
閉じこめ、その後のガラス絶縁基板１への成膜の際のＦ
原子の取込みをほぼ完全に防止することができる。
たＳｉＮx 膜やａ−Ｓi 膜などの薄膜をエッチング性ガ
スＮＦ3 を含むクリーニング用ガスを用いてプラズマ放
電によるエッチングによりクリーニングしたのち、高周
波電極３５と接地電極３６との間隔を、ガラス絶縁基板
１にＳｉＮx 膜２０，ａ−Ｓｉ膜２１およびＳｉＮx膜
２２を積層成膜するときの間隔よりも広げて、プラズマ
放電によりＳｉＮx 膜またはａ−Ｓｉ膜をコーティング
すると、電極間隔を広くしたことにより放電が広がり、
反応室２６〜２９内の十分に広い空間にＳｉＮx 膜やａ
−Ｓｉ膜をコーティングでき、クリーニング後反応室２
６〜２９内に残留するＦ原子をそのコーティング膜中に
閉じこめ、その後のガラス絶縁基板１への成膜の際のＦ
原子の取込みをほぼ完全に防止することができる。
【００２６】なお、上記実施例では、アクティブマトリ
ックス型液晶表示素子のスイッチング素子として用いら
れる薄膜トランジスタの製造に用いられるＣＶＤ装置の
反応室のコーティングについて説明したが、この発明
は、ａ−Ｓｉ系の密着センサーの薄膜形成にに用いられ
るＣＶＤ装置の反応室のコーティングにも適用可能であ
る。
ックス型液晶表示素子のスイッチング素子として用いら
れる薄膜トランジスタの製造に用いられるＣＶＤ装置の
反応室のコーティングについて説明したが、この発明
は、ａ−Ｓｉ系の密着センサーの薄膜形成にに用いられ
るＣＶＤ装置の反応室のコーティングにも適用可能であ
る。
【００２７】
【発明の効果】プラズマＣＶＤ装置の反応室内でプラズ
マ放電により基体に薄膜を成膜する際に反応室内に付着
した薄膜をエッチング性ガスのプラズマ放電によりクリ
ーニングしたのち、プラズマ放電により反応室内を絶縁
膜または半導体膜でコーティングするＣＶＤ装置の反応
室のコーティング方法において、基体に薄膜を成膜する
際のプラズマ放電の電極間隔に対して、反応室内を絶縁
膜または半導体膜でコーティングする際のプラズマ放電
の電極間隔を広くして、反応室内をコーティングする
と、反応室内の十分に広い空間に絶縁膜や半導体膜をコ
ーティングして、クリーニング後反応室内に残留するＦ
原子などをそのコーティング膜中に閉じこめることがで
き、基体に薄膜を成膜する際のＦ原子などの取込みをほ
ぼ完全に防止し、基体に成膜される薄膜の膜特性の劣化
を防止することができる。
マ放電により基体に薄膜を成膜する際に反応室内に付着
した薄膜をエッチング性ガスのプラズマ放電によりクリ
ーニングしたのち、プラズマ放電により反応室内を絶縁
膜または半導体膜でコーティングするＣＶＤ装置の反応
室のコーティング方法において、基体に薄膜を成膜する
際のプラズマ放電の電極間隔に対して、反応室内を絶縁
膜または半導体膜でコーティングする際のプラズマ放電
の電極間隔を広くして、反応室内をコーティングする
と、反応室内の十分に広い空間に絶縁膜や半導体膜をコ
ーティングして、クリーニング後反応室内に残留するＦ
原子などをそのコーティング膜中に閉じこめることがで
き、基体に薄膜を成膜する際のＦ原子などの取込みをほ
ぼ完全に防止し、基体に成膜される薄膜の膜特性の劣化
を防止することができる。
【図１】この発明の一実施例に係る枚葉式プラズマＣＶ
Ｄ装置の構成を示す図である。
Ｄ装置の構成を示す図である。
【図２】その反応室の構成を示す図である。
【図３】図３（ａ）ないし（ｇ）はそれぞれこの発明の
一実施例に係るアクティブマトリックス型液晶表示装置
のＴＦＴの製造方法を説明するための図である。
一実施例に係るアクティブマトリックス型液晶表示装置
のＴＦＴの製造方法を説明するための図である。
【図４】アクティブマトリックス型液晶表示装置のａ−
Ｓｉ系のＴＦＴの構造を示す図である。
Ｓｉ系のＴＦＴの構造を示す図である。
１…ガラス絶縁基板 ２０…窒化シリコン膜 ２１…非晶質シリコン膜 ２２…窒化シリコン膜 ２６〜２９…反応室 ３５…高周波電極 ３６…接地電極 ３７…昇降装置 ３９…ガス供給装置
Claims (1)
- 【請求項１】 プラズマＣＶＤ装置の反応室内でプラズ
マ放電により基体に薄膜を成膜する際に上記反応室内に
付着した薄膜をエッチング性ガスのプラズマ放電により
クリーニングしたのち、プラズマ放電により上記反応室
内を絶縁膜または半導体膜でコーティングするＣＶＤ装
置の反応室のコーティング方法において、 上記基体に薄膜を成膜する際のプラズマ放電の電極間隔
に対して上記反応室内を絶縁膜または半導体膜でコーテ
ィングする際のプラズマ放電の電極間隔を広くしたこと
を特徴とするＣＶＤ装置の反応室のコーティング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16258394A JP3471082B2 (ja) | 1994-07-15 | 1994-07-15 | Ｃｖｄ装置の反応室のコーティング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16258394A JP3471082B2 (ja) | 1994-07-15 | 1994-07-15 | Ｃｖｄ装置の反応室のコーティング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831750A true JPH0831750A (ja) | 1996-02-02 |
| JP3471082B2 JP3471082B2 (ja) | 2003-11-25 |
Family
ID=15757355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16258394A Expired - Lifetime JP3471082B2 (ja) | 1994-07-15 | 1994-07-15 | Ｃｖｄ装置の反応室のコーティング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3471082B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214751B1 (en) | 1998-03-31 | 2001-04-10 | Samsung Electronics Co., Ltd. | Method for forming thin film in fabricating semiconductor device |
| US6690237B2 (en) | 2000-03-13 | 2004-02-10 | Fujitsu Quantum Devices Limited | High frequency power amplifier, and communication apparatus |
| WO2007105412A1 (ja) * | 2006-03-10 | 2007-09-20 | Mitsubishi Heavy Industries, Ltd. | 成膜装置のシーズニング方法 |
| WO2008050596A1 (fr) * | 2006-10-25 | 2008-05-02 | Panasonic Corporation | Procédé de dopage par plasma et appareil de dopage par plasma |
| KR20150065743A (ko) * | 2012-09-27 | 2015-06-15 | 선파워 코포레이션 | 기판 상에 박막을 형성하고 보호하기 위한 방법 및 구조 |
Citations (7)
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|---|---|---|---|---|
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| JPH05259083A (ja) * | 1992-03-16 | 1993-10-08 | Toshiba Corp | Ｃｖｄ装置のプラズマ・クリーニング後処理方法 |
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| JPH05315297A (ja) * | 1992-05-11 | 1993-11-26 | Fujitsu Ltd | 気相成長装置のクリーニング方法と気相成長装置 |
| JPH0677143A (ja) * | 1992-08-25 | 1994-03-18 | Ulvac Japan Ltd | プラズマｃｖｄ装置及びそのクリーニング方法 |
| JPH07238380A (ja) * | 1994-02-25 | 1995-09-12 | Mitsubishi Electric Corp | ウエハチャック装置、半導体製造装置および半導体製造方法 |
-
1994
- 1994-07-15 JP JP16258394A patent/JP3471082B2/ja not_active Expired - Lifetime
Patent Citations (7)
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| US8337960B2 (en) | 2006-03-10 | 2012-12-25 | Mitsubishi Heavy Industries, Ltd. | Seasoning method for film-forming apparatus |
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| JPWO2008050596A1 (ja) * | 2006-10-25 | 2010-02-25 | パナソニック株式会社 | プラズマドーピング方法及びプラズマドーピング装置 |
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| JP2016502748A (ja) * | 2012-09-27 | 2016-01-28 | サンパワー コーポレイション | 薄膜を基板上に形成して保護するための方法 |
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| Publication number | Publication date |
|---|---|
| JP3471082B2 (ja) | 2003-11-25 |
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