JPH0831522B2 - 感光性ポリイミドポリマー組成物を用いる多層導体/絶縁体共平面薄膜の形成方法 - Google Patents

感光性ポリイミドポリマー組成物を用いる多層導体/絶縁体共平面薄膜の形成方法

Info

Publication number
JPH0831522B2
JPH0831522B2 JP3084814A JP8481491A JPH0831522B2 JP H0831522 B2 JPH0831522 B2 JP H0831522B2 JP 3084814 A JP3084814 A JP 3084814A JP 8481491 A JP8481491 A JP 8481491A JP H0831522 B2 JPH0831522 B2 JP H0831522B2
Authority
JP
Japan
Prior art keywords
layer
forming
insulator
thin film
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3084814A
Other languages
English (en)
Other versions
JPH06140520A (ja
Inventor
エドワード クロニン ジョン
ウェリング カーンタ カーター
ポール リー ペイ−イン
アン プレヴィティ−ケリー ローズマリー
ガードナー ライアン ジェイムズ
フーン ユーン ジュン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH06140520A publication Critical patent/JPH06140520A/ja
Publication of JPH0831522B2 publication Critical patent/JPH0831522B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0023Etching of the substrate by chemical or physical means by exposure and development of a photosensitive insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/467Adding a circuit layer by thin film methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0137Materials
    • H05K2201/0154Polyimide
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/045Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by making a conductive layer having a relief pattern, followed by abrading of the raised portions
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/465Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer having channels for the next circuit layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Macromolecular Compounds Obtained By Forming Nitrogen-Containing Linkages In General (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はVLSI半導体チップ、
ボード及びアセンブリの製造に関する。更に詳細には、
基板上に多層の金属絶縁体共平面薄膜を形成するための
方法に関する。
【0002】
【従来の技術】VLSI半導体チップ製造の分野では、
デバイスを相互連結するために多層金属パターンが使用
される。 "IBM Tech. Discl. Bull., Vol. 25, No. 10
(Mar.1983)"の 5309-5314頁に開示されている、第1の
金属パターンが絶縁層内で形成される方法は、これを実
施するための1つの技法である。絶縁層は付着されてお
り、この層を介して一連の孔が、相互連結(又はスタッ
ドバイアス(stud vias))が要求される位置へエッチン
グされる。孔は金属で充填され、過剰な金属が除去され
る。そしてパターン形成されている別の絶縁層が付着さ
れる。金属がその開口へ付着されることによって、第1
の金属パターンと連結する。しかしながら、いくつかの
マスキング及びエッチング連続工程を必要とするので、
この方法は煩雑であり且つ実行にコストがかかる。
【0003】米国特許第4、789、648号に示され
ている、より簡単な方法は、金属パターンを含む下敷絶
縁層上へ絶縁層を付着させる工程と、エッチストップ層
を塗布する工程と、エッチストップに孔を定める工程
と、別の絶縁層を付着させる工程と、エッチストップの
孔と位置合わせして上部絶縁層に開口(又は、配線チャ
ネル)をエッチングし、更に通路孔(via holes) を形成
するために第1絶縁層も継続してエッチングする工程
と、チャネル及び通路孔(via holes) を金属で過剰に充
填する工程と、金属/絶縁体共表面を形成するために、
過剰な金属を除去する工程と、を含んでいる。この方法
は上記に論ぜられた文献に開示されている方法ほど複雑
ではないが、通路孔(via holes) 及び配線チャネルを形
成するために、2つのマスキング及びエッチング連続工
程がやはり必要である。
【0004】ピラープロセス (pillar process) として
知られているもう1つの従来技術は、米国特許第4、6
21、045号に例示されている。ここでは、2つの金
属層を接続するために、導体柱状物 (pillar) が絶縁層
に供給されている。しかしながらこの方法もまた多数の
マスキング及びエッチング連続工程を伴い、かなり複雑
なものである。
【0005】
【発明の概要】本発明の目的は、信頼性の高いスタッド
バイアス及び配線チャネル間の接合部を有する多層導体
/絶縁体共平面薄膜構造体を簡便に形成する方法を提供
することである。本発明によると、より煩雑でない方法
が提供されている。この方法は、感光性ポリイミドポリ
マー組成物を含む少なくとも2つの絶縁層を使用する。
開口は、マスキング層の使用及びパターン転写工程を必
要とせずに、絶縁層に直接形成される。少なくとも部分
的に相互に位置合わせされた開口は、同時に導電材料で
充填され、上部絶縁層を被覆する材料は、導体/絶縁体
共平面薄膜を達成するために除去される。追加の導体/
絶縁体共平面薄膜を形成するために、この方法の工程は
反復可能である。
【0006】好ましい実施例では、方法は、導体パター
ンを有する基板上に多層導体/絶縁体共平面薄膜を形成
することを含む。これは、始めに感光性ポリイミドポリ
マー組成物を含む第1層を基板へ塗布した後、紫外線照
射パターンへ第1層を露光することによって行われる。
感光性ポリイミドポリマー組成物を含む第2層が第1層
へ塗布され、第2層は紫外線照射のパターンへ露光され
る。第1及び第2層は、基板の領域を選択的に露出させ
るように現像される。第1層の開口は第2層に形成され
た開口の少なくとも一部と位置合わせされている。導電
材料が第2層上並びに第1及び第2層の開口内へ付着さ
れた後、導電材料及び第2層の表面を共平面化するため
に、第2層を被覆する導電材料が除去される。
【0007】本発明の前述及び他の目的、特徴及び利点
は、以下の好適実施例の更に詳細な記載によって明らか
になるであろう。
【0008】
【実施例】図1に示される様に、参照番号2で一般に示
される処理半導体基板へ第1絶縁層1を塗布することか
ら、方法は始まる。基板2は典型的に、導電材料4のパ
ターンを含む平面化絶縁層3を含む。一般に、絶縁層3
は集積回路チップ上へ配置され、導電材料4はチップ内
に形成されたデバイス(図示せず)への接点金属(cont
act metallurgy)である。好ましくは、第1絶縁層1
は、約2000−6000rpmで約20−60秒間の
回転塗布によって基板2上へ付着され、約70−90 o
Cの温度で約10−30分間ベークされる。注目すべき
点は、付着力を高めるために、第1絶縁層1を付着する
前に3−アミノプロピルトリエトキシシラン(ユニオン
カーバイドより品番 "A1100"で商業上入手可能)の0.
1%メタノール溶液などの従来の付着促進剤を基板へ塗
布することもまた好ましいということである。一般に、
平面化絶縁層3は、二酸化ケイ素又はリフローされたリ
ン混入ケイ酸ガラス (PSG, phosphosilicate glass) を
含み、導電材料4は例えば銅でドープされたアルミニウ
ム又はドープされた多結晶シリコンである。
【0009】本発明の重要な特徴は、第1絶縁層1及び
第2絶縁層6がいずれも以下に記載されるように感光性
ポリイミドポリマー組成物を含むことである。従って、
要求される開口のパターンは、別のマスキング層の塗布
及びそれに続くイメージ転写工程を必要とせずに、第1
絶縁層1及び第2絶縁層6のそれぞれへ直接形成可能で
ある。適切な感光性ポリイミドポリマー組成物は例え
ば、米国特許第4、629、777号、米国特許第4、
657、832号、米国特許第4、698、295号及
び米国特許第4、656、116号に開示されている。
ポリマー組成物は好ましくは、下記の一般式の構造ユニ
ットを有する完全イミド化された溶剤可溶性ポリイミド
を含む。
【化3】 ここでRはメチル等の脂肪族群を示し、R′はR及びポ
リマーに適切な溶剤と同一又は異なる任意の脂肪族置換
基を示す。(R′置換基は感光速度を高める、即ちポリ
マーのTg 値を増大させる。)このような感光性ポリイ
ミドポリマー組成物は,"Second International Confer
ence on Polyimides, Mid-Hudson SectionSPE, Ellenvi
lle, N.Y. (Oct. 30-Nov. 1, 1985)"に掲載されている
ファイファ(Pfeifer) らの「完全にイミド化された溶剤
可溶性ポリイミドの直接光イメージング(Direct Photo
imaging of Fully Imidized Solvent-Soluble Polyimid
es)」に開示されている。特に好適な実施例では、チバ
ガイギー(株)から商業上入手可能な "PROBIMIDE 400"
シリーズ、好ましくは "PROBIMIDE 408"が使用されてい
る。
【0010】図2に示されるように、絶縁層1は次に従
来の方法によって紫外光などで所定のパターンに露光さ
れる。参照番号5で表示される領域は、第1絶縁層1の
未露光部分を示している。
【0011】図3を参照すると、現像に先立って、第2
絶縁層6が第1絶縁層1へ塗布されている。そして、第
2絶縁層6が上述と同様に所定パターンに露光され、図
4の参照番号7で表示される領域は第2絶縁層6の未露
光部分を示している。一般に、第2絶縁層6の塗布及び
露光方法並びに構成は上述の通りである。
【0012】注意すべき点は、一般に第1絶縁層1は、
約0.2から1ミクロン、好ましくは約0.6から0.
7ミクロンの典型的範囲の厚さで塗布されるが、第2絶
縁層6は通常約0.05から1.2ミクロン、好ましく
は約0.2から0.5ミクロンの範囲の厚さを有する。
【0013】次に絶縁層1及び6の未露光領域5及び7
は、基板2の領域を選択的に露出させるためにそれぞれ
同時に除去される。例えば、 "PROBIMIDE 408"が感光性
ポリイミドポリマー組成物として用いられると、未露光
領域5及び7は、好ましくは例えばガンマブチロラクト
ン (gamma-butyrolactone) のような従来の現像液でス
プレーすることによって除去される。一般に現像時間
は、第1及び第2絶縁層1及び6の厚さ並びに当業者に
よく知られた他の因子に依存するであろう。これは図5
に示される構造を提供する。
【0014】再度図5を参照すると、第1絶縁層1に形
成された開口は第2絶縁層6に形成された開口と少なく
とも部分的に位置合わせされている。第1絶縁層1の開
口は基板2のパターン4へ接触させる。図5に示される
構造は、第2絶縁層6の開口(すなわち配線チャネル)
及び第1絶縁層1の開口(すなわちスタッドバイアス)
へ導電材料を同時に形成することを可能にする。
【0015】図5に示される構造体は次に、第1絶縁層
1及び第2絶縁層6を硬化させるように加熱工程に入
る。一般にこの工程は、以下に論議されるように導電材
料8が塗布される温度よりも少なくとも約10 oC高温
で実行される。典型的に、この温度は少なくとも約35
oCであり、通常は使用される導電材料10によって
約350 oCから450 oCの範囲内である。
【0016】次に図6に示されるように、第1絶縁層1
及び第2絶縁層6の開口は、好ましくは蒸着 (evaporat
ion)又はスパッタリングなどのような物理的蒸着法、化
学気相蒸着法 (chemical vapor deposition)又はめっき
法によって、好ましくは例えばアルミニウム、銅、Al
−Cu,Al−Si又はタングステンなどの金属である
導電材料8で過剰に充填される。注意すべき点は、導電
材料8の厚さは少なくとも絶縁層1及び6の結合した厚
さと同一である。
【0017】図7に示されるように次の工程で、第2絶
縁層6上に溢れた導電材料8は、導電材料8及び第2絶
縁層6の表面を共平面化するように除去される。これを
達成するための好適な方法は、例えば1987年6月3
日に刊行されたベイヤー(Beyer) らによる "Eur. Pat.
Appln., No. 0,223,920"で教示されているように化学的
/機械的研磨を用いることによるものである。その方法
は、被覆層が形成されている非平面な下部層の表面を露
出させるために、被覆層を化学的及び機械的に共同研磨
することを含む。非平面層の一部は導電薄膜であり、他
部は絶縁薄膜である。研磨パッド及びスラリーを用い
て、被覆層の上部表面が下部層の上部表面と同一平面に
なるまで、この方法は下部層よりも速い速度で被覆層を
除去する。他の変形例として、共平面化はエッチバック
のような標準的な犠牲的平面化方法(sacrificial plan
arization methods )によっても達成され得る。これは
当業者にとって明らかであるに違いない。
【0018】もし導電層8が半導体構造体の最終金属層
であれば、最終パッシベーション絶縁体が、基板上へ塗
布される。さもなくば、もし追加の金属化層が形成され
るべきであれば、要求される各層のために上記の工程が
反復される。
【0019】当業者にとって明らかであるように、この
方法では様々な変形が可能である。
【0020】金属の塗布及び平面化に先立つこの実施例
の方法の流れの具体例は、以下の通りである:金属化の
パターンを含む処理半導体基板へ3−アミノプロピルト
リエトキシシラン(ユニオンカーバイドより品番 "A110
0"で商業上入手可能)の0.1%メタノール溶液を回転
塗布する;"PROBIMIDE 408" を500rpmで回転塗布
した後、4、000rpmで25秒間保持する;80 o
Cで20分間ベークする;紫外光(365nmで270
mj)で露光する;上記の様に、"PROBIMIDE 408" を回
転塗布し、ベークする;紫外光(365nmで270m
j)で露光する;第1及び第2"PROBIMIDE 408" 層をガ
ンマブチロラクトンを500rpmで45秒間スプレー
することによって同時に現像する;キシレンを500r
pmで20秒間スプレーすることによって洗浄する;窒
素中で乾燥させる;350 oCまで傾斜的に硬化させ
る。
【0021】発明は特にその好適実施例を参照して示さ
れると共に記載されたが、発明の精神と範囲とから外れ
ることなく、様々な変形が成され得ることは、当業者に
よって理解されるものである。
【0022】
【発明の効果】このように本発明は、別のマスキング層
及び画像転写工程を必要とせずに、要求されるチャネル
及びスタッドバイアスを絶縁層へ直接形成することによ
って、多層導体/絶縁体共平面薄膜を提供する。従っ
て、絶縁層に形成されたパターンを損傷するレジスト剥
離操作の必要を避けることもできる。
【図面の簡単な説明】
【図1】−
【図7】本発明の好適実施例の方法の様々な段階におけ
る構造を説明する、半導体構造体の断面図である。
【符号の説明】
1 第1絶縁層 2 基板 3 絶縁層 4 導電材料 5 未露光領域 6 第2絶縁層 7 未露光領域 8 導電材料
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーター ウェリング カーンタ アメリカ合衆国、ヴァーモント州コルチェ スター、グランドヴュー ロード(番地な し) (72)発明者 ペイ−イン ポール リー アメリカ合衆国、ヴァーモント州ウィリス トン、スティラップ サークル 32 (72)発明者 ローズマリー アン プレヴィティ−ケリ ー アメリカ合衆国、ヴァーモント州リッチモ ンド、ボックス 213−7、アールディー 1 (72)発明者 ジェイムズ ガードナー ライアン アメリカ合衆国、ヴァーモント州エセック ス ジャンクション、ブライアム ヒル ロード 97 (72)発明者 ジュン フーン ユーン アメリカ合衆国、ニューヨーク州パキプ シ、アパート 305、リヴィングストン ストリート 99 (56)参考文献 特開 平1−42152(JP,A) 特開 昭62−102544(JP,A) 特公 平5−11303(JP,B2)

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 導体パターンを有する基板上へ多層導体
    /絶縁体共平面薄膜を形成するための方法であって、 感光性ポリイミドポリマー組成物を含む第1層を前記基
    板上に形成する工程と、 前記第1層を所定の第1パターンに露光する工程と、 感光性ポリイミドポリマー組成物を含む第2層を前記第
    1層上に形成する工程と、 前記第2層を所定の第2パターンに露光する工程と、 前記第1層及び第2層を同時に現像する工程と、 を含み、前記第1層の開口が前記第2層に形成された開
    口の少なくとも一部と位置合わせされて前記基板の領域
    が選択的に露出されることを特徴とし、さらに、 前記第2層上並びに前記第1層及び第2層の前記開口内
    へ導電材料を付着させる工程と、 導電材料と前記第2層との表面を共平面化するために、
    前記第2層上に付着した前記導電材料を除去する工程
    と、 を含む多層導体/絶縁体共平面薄膜形成方法。
  2. 【請求項2】 前記感光性ポリイミドポリマー組成物
    は、下記の一般式で示される構造単位を有する完全イミ
    ド化された溶剤可溶性ポリイミドを含む請求項1記載の
    多層導体/絶縁体共平面薄膜形成方法。 【化1】 ここでRは脂肪族群を示し、R′はR及び溶剤と同一又
    は異なる任意の脂肪族置換基を示す。
  3. 【請求項3】 前記導電材料は、アルミニウム、銅、A
    l−Cu,Al−Si及びタングステンから選択された
    金属である請求項1記載の多層導体/絶縁体共平面薄膜
    形成方法。
  4. 【請求項4】 前記第2層を被覆する前記導電材料が、
    化学的及び機械的研磨によって除去される請求項1記載
    の多層導体/絶縁体共平面薄膜形成方法。
  5. 【請求項5】 前記各工程が、追加の導体/絶縁体共平
    面薄膜を形成するために反復される請求項1記載の多層
    導体/絶縁体共平面薄膜形成方法。
  6. 【請求項6】 導体パターンを有する基板上へ多層金属
    /絶縁体共平面薄膜を形成するための方法であって、 感光性ポリイミドポリマー組成物を含む第1層を前記基
    板上に形成する工程と、 前記第1層を所定の第1パターンに露光する工程と、 感光性ポリイミドポリマー組成物を含む第2層を前記第
    1層上に形成する工程と、 前記第2層を所定の第2パターンに露光する工程と、 前記基板に現像液をスプレーして、前記第1層及び第2
    層の一部を除去し、前記第1層に形成された開口が前記
    第2層に形成された開口の少なくとも一部と位置合わせ
    されている前記基板の領域を選択的に露出する工程と、 前記第2層上並びに前記第1層及び第2層の開口内へ金
    属を付着させる工程と、 金属及び前記第2層の表面を共平面化するために、化学
    的及び機械的研磨を行うことによって、前記第2層上に
    付着している前記金属を除去する工程と、 を含む多層金属/絶縁体共平面薄膜形成方法。
  7. 【請求項7】 前記感光性ポリイミドポリマー組成物
    は、下記の一般式で示される構造単位を有する完全イミ
    ド化された溶剤可溶性ポリイミドを含む請求項6記載の
    多層金属/絶縁体共平面薄膜形成方法。 【化2】 ここでRは脂肪族群を示し、R′はR及び溶剤と同一又
    は異なる任意の脂肪族置換基を示す。
  8. 【請求項8】 前記金属は、アルミニウム、銅、Al−
    Cu,Al−Si及びタングステンから選択される請求
    項7記載の多層金属/絶縁体共平面薄膜形成方法。
  9. 【請求項9】 前記各工程が、追加の金属/絶縁体共平
    面薄膜を形成するために反復される請求項8記載の多層
    金属/絶縁体共平面薄膜形成方法。
JP3084814A 1990-04-30 1991-03-25 感光性ポリイミドポリマー組成物を用いる多層導体/絶縁体共平面薄膜の形成方法 Expired - Lifetime JPH0831522B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/516,415 US5229257A (en) 1990-04-30 1990-04-30 Process for forming multi-level coplanar conductor/insulator films employing photosensitive polymide polymer compositions
US516415 1995-08-17

Publications (2)

Publication Number Publication Date
JPH06140520A JPH06140520A (ja) 1994-05-20
JPH0831522B2 true JPH0831522B2 (ja) 1996-03-27

Family

ID=24055475

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3084814A Expired - Lifetime JPH0831522B2 (ja) 1990-04-30 1991-03-25 感光性ポリイミドポリマー組成物を用いる多層導体/絶縁体共平面薄膜の形成方法

Country Status (4)

Country Link
US (1) US5229257A (ja)
EP (1) EP0455032B1 (ja)
JP (1) JPH0831522B2 (ja)
DE (1) DE69114346T2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5627345A (en) * 1991-10-24 1997-05-06 Kawasaki Steel Corporation Multilevel interconnect structure
GB2291207B (en) * 1994-07-14 1998-03-25 Hyundai Electronics Ind Method for forming resist patterns
US5503961A (en) * 1994-11-02 1996-04-02 International Business Machines Corporation Process for forming multilayer lift-off structures
JP2845176B2 (ja) * 1995-08-10 1999-01-13 日本電気株式会社 半導体装置
US5722162A (en) * 1995-10-12 1998-03-03 Fujitsu Limited Fabrication procedure for a stable post
JP3469976B2 (ja) * 1995-10-19 2003-11-25 三菱電機株式会社 多層配線の形成方法
KR100206597B1 (ko) * 1995-12-29 1999-07-01 김영환 반도체 장치의 미세패턴 제조방법
US5818110A (en) * 1996-11-22 1998-10-06 International Business Machines Corporation Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same
US6576848B1 (en) 1996-11-22 2003-06-10 International Business Machines Corporation Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same
US5856068A (en) * 1997-05-02 1999-01-05 Motorola, Inc. Method for fabricating a printed circuit board by curing under superatmospheric pressure
DE19722546B4 (de) * 1997-05-30 2004-08-26 J. S. Staedtler Gmbh & Co. Kg Tinte für veränderliche Farbauftragungen
US6143640A (en) * 1997-09-23 2000-11-07 International Business Machines Corporation Method of fabricating a stacked via in copper/polyimide beol
US6080832A (en) * 1998-09-10 2000-06-27 Industrial Technology Research Institute Low-pretilt alignment layer material
US6284642B1 (en) 1999-08-11 2001-09-04 Taiwan Semiconductor Manufacturing Company Integrated method of damascene and borderless via process
EP1145339A1 (en) * 1999-11-02 2001-10-17 Koninklijke Philips Electronics N.V. Method of producing vertical interconnects between thin film microelectronic devices and products comprising such vertical interconnects
US6900069B2 (en) * 2001-03-09 2005-05-31 Seiko Epson Corporation Method of fabricating surface-emission type light-emitting device, surface-emitting semiconductor laser, method of fabricating the same, optical module and optical transmission device
US7494928B2 (en) * 2005-09-20 2009-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for patterning and etching a passivation layer
US9806013B2 (en) * 2013-08-28 2017-10-31 Institute Of Technical Education Multilayer structure for a semiconductor device and a method of forming a multilayer structure for a semiconductor device
CN104752327A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0019391B1 (en) * 1979-05-12 1982-10-06 Fujitsu Limited Improvement in method of manufacturing electronic device having multilayer wiring structure
JPS5850417B2 (ja) * 1979-07-31 1983-11-10 富士通株式会社 半導体装置の製造方法
US4657832A (en) * 1983-05-18 1987-04-14 Ciba-Geigy Corporation Photosensitive polymers as coating materials
US4629777A (en) * 1983-05-18 1986-12-16 Ciba-Geigy Corporation Polyimides, a process for their preparation and their use
JPS59231533A (ja) * 1983-05-18 1984-12-26 チバ−ガイギ−・アクチエンゲゼルシヤフト 塗膜を被覆した材料およびその使用方法
US4656116A (en) * 1983-10-12 1987-04-07 Ciba-Geigy Corporation Radiation-sensitive coating composition
EP0167051B1 (de) * 1984-06-29 1988-10-12 Siemens Aktiengesellschaft Thermostabiles, durch Bestrahlung vernetzbares Polymersystem auf der Basis von Bisphenolen und Epichlorhydrin sowie Verfahren zu seiner Verwendung
US4523976A (en) * 1984-07-02 1985-06-18 Motorola, Inc. Method for forming semiconductor devices
US4698295A (en) * 1984-11-16 1987-10-06 Ciba-Geigy Corporation Polyimides, a process for their preparation and their use, and tetracarboxylic acids and tetracarboxylic acid derivatives
US4621045A (en) * 1985-06-03 1986-11-04 Motorola, Inc. Pillar via process
US4665007A (en) * 1985-08-19 1987-05-12 International Business Machines Corporation Planarization process for organic filling of deep trenches
US4786569A (en) * 1985-09-04 1988-11-22 Ciba-Geigy Corporation Adhesively bonded photostructurable polyimide film
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4842991A (en) * 1987-07-31 1989-06-27 Texas Instruments Incorporated Self-aligned nonnested sloped via
JPS6442152A (en) * 1987-08-07 1989-02-14 Matsushita Electronics Corp Manufacture of semiconductor device

Also Published As

Publication number Publication date
DE69114346T2 (de) 1996-06-20
JPH06140520A (ja) 1994-05-20
EP0455032B1 (en) 1995-11-08
DE69114346D1 (de) 1995-12-14
EP0455032A2 (en) 1991-11-06
US5229257A (en) 1993-07-20
EP0455032A3 (en) 1992-04-15

Similar Documents

Publication Publication Date Title
US5091289A (en) Process for forming multi-level coplanar conductor/insulator films employing photosensitive polyimide polymer compositions
JPH0831522B2 (ja) 感光性ポリイミドポリマー組成物を用いる多層導体/絶縁体共平面薄膜の形成方法
US7256136B2 (en) Self-patterning of photo-active dielectric materials for interconnect isolation
US6130141A (en) Flip chip metallization
US4721689A (en) Method for simultaneously forming an interconnection level and via studs
JPH0818227A (ja) マルチチップ・モジュールの製造方法
JP2003504693A (ja) フォーミングガスプラズマを用いたフォトレジスト除去プロセス
EP0370935B1 (en) Method of forming conductive lines and studs
JPH0537158A (ja) ビイアホール構造及びその形成方法
US5306947A (en) Semiconductor device and manufacturing method thereof
JPH02151030A (ja) パターン形成方法
JPH09172068A (ja) 半導体装置の製造方法
JP3547383B2 (ja) 配線形成方法
JPS6342412B2 (ja)
KR100197538B1 (ko) 반도체 소자의 금속 배선 형성방법
KR20000020611A (ko) 반도체소자의 제조방법
JP3166912B2 (ja) 半導体装置の製造方法
KR100575083B1 (ko) 반도체 소자의 제조 방법
KR960015489B1 (ko) 반도체의 금속배선 형성방법
KR100260356B1 (ko) 반도체소자의 다층 금속배선 형성방법
KR19990069729A (ko) 층간 절연막 평탄화 방법
JPH04255252A (ja) 半導体装置の製造方法
CA2039321A1 (en) Process for forming multi-level coplanar conductor/insulator films employing photosensitive polyimide polymer compositions
JPS6134956A (ja) 配線層の形成方法
JPS62238646A (ja) 多層配線の形成方法