JPH08307214A - Ａｆｃ回路 - Google Patents
Ａｆｃ回路Info
- Publication number
- JPH08307214A JPH08307214A JP10889795A JP10889795A JPH08307214A JP H08307214 A JPH08307214 A JP H08307214A JP 10889795 A JP10889795 A JP 10889795A JP 10889795 A JP10889795 A JP 10889795A JP H08307214 A JPH08307214 A JP H08307214A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- signal
- data
- bit
- digital data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Abstract
(57)【要約】
【目的】 電圧制御水晶発振器などの周波数特定が悪い
場合でも安定したＡＦＣループを構成できるＡＦＣ回路
を提供する。 【構成】 受信信号ｆ１と基準周波数信号ｆ２とが入力
されたミキサ１１の出力信号を入力する位相検波器１２
と、位相検波器１２の電圧信号を入力して所定ビットの
デジタルデータに変換するＡ／Ｄ変換器１６と、このデ
ジタルデータが入力される処理装置１９と、ＣＰＵ１９
からのデジタル信号をアナログデータに変換する粗調整
用のＤ／Ａ変換器１７及び微調整用のＤ／Ａ変換器１８
と、これらＤ／Ａ変換器１７，１８からのアナログデー
タを加算する加算器１５と、加算されたアナログ信号に
基づいて発振周波数が制御される電圧制御水晶発振器１
４と、電圧制御水晶発信器１４から出力された信号を逓
倍する逓倍器１２とでＡＦＣ回路を構成し、Ｄ／Ａ変換
器１７、１８の変調感度を適宜変化させる。
場合でも安定したＡＦＣループを構成できるＡＦＣ回路
を提供する。 【構成】 受信信号ｆ１と基準周波数信号ｆ２とが入力
されたミキサ１１の出力信号を入力する位相検波器１２
と、位相検波器１２の電圧信号を入力して所定ビットの
デジタルデータに変換するＡ／Ｄ変換器１６と、このデ
ジタルデータが入力される処理装置１９と、ＣＰＵ１９
からのデジタル信号をアナログデータに変換する粗調整
用のＤ／Ａ変換器１７及び微調整用のＤ／Ａ変換器１８
と、これらＤ／Ａ変換器１７，１８からのアナログデー
タを加算する加算器１５と、加算されたアナログ信号に
基づいて発振周波数が制御される電圧制御水晶発振器１
４と、電圧制御水晶発信器１４から出力された信号を逓
倍する逓倍器１２とでＡＦＣ回路を構成し、Ｄ／Ａ変換
器１７、１８の変調感度を適宜変化させる。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＦＣ（Automatic fr
equecy control）回路に関し、特に、ＦＭ（frequency
modulation）信号の受信装置に使用されるＡＦＣ回路に
関する。
equecy control）回路に関し、特に、ＦＭ（frequency
modulation）信号の受信装置に使用されるＡＦＣ回路に
関する。
【０００２】
【従来の技術】例えば、地上局と移動体との間を通信を
衛星を介して行う場合において、地上及び移動体からの
アップリンクによる周波数誤差、並びに衛星からのダウ
ンリンクによる周波数誤差を補正するためにＡＦＣ回路
が一般的に使用されている。この種のＡＦＣ回路の、Ｐ
ＬＬ（phase-locked loop）を用いた一般的な回路構成
を図１を用いて説明する。このＡＦＣ回路では、衛星か
らの信号を復調した受信信号（パイロット信号）ｆ１
と、電圧制御水晶発振器（ＶＣＸＯ）１４を通り逓倍器
１３により逓倍された基準周波数信号ｆ２とが、ミキサ
（ＭＩＸ）１１において合成される。ミキサ１１の出力
信号（ｆ１−ｆ２）は位相検波器１２に入力され、位相
検波器１２はこの出力信号に対応した電圧信号（ＡＰＣ
φＶ）を出力し、Ａ／Ｄ変換器１６はこの電圧信号をＮ
ビットに量子化して中央処理装置（以下、ＣＰＵ）１９
に入力する。ＣＰＵ１９は、受信信号ｆ１と基準周波数
信号ｆ２とが位相同期するように、Ｄ／Ａ変換器１７、
１８及び加算器１５を介して電圧制御水晶発振器１４を
制御する処理を行う。
衛星を介して行う場合において、地上及び移動体からの
アップリンクによる周波数誤差、並びに衛星からのダウ
ンリンクによる周波数誤差を補正するためにＡＦＣ回路
が一般的に使用されている。この種のＡＦＣ回路の、Ｐ
ＬＬ（phase-locked loop）を用いた一般的な回路構成
を図１を用いて説明する。このＡＦＣ回路では、衛星か
らの信号を復調した受信信号（パイロット信号）ｆ１
と、電圧制御水晶発振器（ＶＣＸＯ）１４を通り逓倍器
１３により逓倍された基準周波数信号ｆ２とが、ミキサ
（ＭＩＸ）１１において合成される。ミキサ１１の出力
信号（ｆ１−ｆ２）は位相検波器１２に入力され、位相
検波器１２はこの出力信号に対応した電圧信号（ＡＰＣ
φＶ）を出力し、Ａ／Ｄ変換器１６はこの電圧信号をＮ
ビットに量子化して中央処理装置（以下、ＣＰＵ）１９
に入力する。ＣＰＵ１９は、受信信号ｆ１と基準周波数
信号ｆ２とが位相同期するように、Ｄ／Ａ変換器１７、
１８及び加算器１５を介して電圧制御水晶発振器１４を
制御する処理を行う。
【０００３】このＣＰＵ１９における一般的な処理を図
２に示す。まず、Ａ／Ｄ変換器１６からのＮビットの電
圧信号（ＡＰＣφＶ）のデータを入力する（Ｓ１０
１）。次いで、この入力データ値と前回処理時の入力デ
ータ値（前記入力）とを比較し、これらの差分を計算す
る（Ｓ１０２）。次に、この差分値に所定のループバン
ド定数αを掛けて、制御値を求める（Ｓ１０３）。次い
で、制御方向を判定する（Ｓ１０４）。この判定は、今
回の電圧信号（ＡＰＣφ）の値と前回の電圧信号の値と
を比較することで行われる。そして、今回の値が前回の
値より小さい場合には、前回の電圧信号の値に今回の上
記制御値を加算し（Ｓ１０５）、また今回の値が前回の
値より大きい場合には前回の電圧信号の値から今回の上
記制御値を減算し（Ｓ１０６）、電圧制御水晶発振器出
力（Ａ）を計算する。
２に示す。まず、Ａ／Ｄ変換器１６からのＮビットの電
圧信号（ＡＰＣφＶ）のデータを入力する（Ｓ１０
１）。次いで、この入力データ値と前回処理時の入力デ
ータ値（前記入力）とを比較し、これらの差分を計算す
る（Ｓ１０２）。次に、この差分値に所定のループバン
ド定数αを掛けて、制御値を求める（Ｓ１０３）。次い
で、制御方向を判定する（Ｓ１０４）。この判定は、今
回の電圧信号（ＡＰＣφ）の値と前回の電圧信号の値と
を比較することで行われる。そして、今回の値が前回の
値より小さい場合には、前回の電圧信号の値に今回の上
記制御値を加算し（Ｓ１０５）、また今回の値が前回の
値より大きい場合には前回の電圧信号の値から今回の上
記制御値を減算し（Ｓ１０６）、電圧制御水晶発振器出
力（Ａ）を計算する。
【０００４】次に、上記のようにして得た電圧制御水晶
発振器出力（Ａ）がＡＰＣセンター値かどうかを判定し
（Ｓ１０７）、ＡＰＣセンター値より小さい場合には電
圧制御水晶発振器出力（Ａ）に所定の補正値（固定値）
を足し（Ｓ１０８）、またＡＰＣセンター値より小さい
場合には電圧制御水晶発振器出力（Ａ）から所定の補正
値（固定値）を引いて（Ｓ１０９）、それぞれ電圧制御
水晶発振器出力（Ｂ）を求め、この電圧制御水晶発振器
出力（Ｂ）になるような制御を行う。また等しい場合に
は電圧制御水晶発振器出力（Ａ）になるように、Ｄ／Ａ
変換器１７、１８を用いた制御を行う（Ｓ１１０）。
発振器出力（Ａ）がＡＰＣセンター値かどうかを判定し
（Ｓ１０７）、ＡＰＣセンター値より小さい場合には電
圧制御水晶発振器出力（Ａ）に所定の補正値（固定値）
を足し（Ｓ１０８）、またＡＰＣセンター値より小さい
場合には電圧制御水晶発振器出力（Ａ）から所定の補正
値（固定値）を引いて（Ｓ１０９）、それぞれ電圧制御
水晶発振器出力（Ｂ）を求め、この電圧制御水晶発振器
出力（Ｂ）になるような制御を行う。また等しい場合に
は電圧制御水晶発振器出力（Ａ）になるように、Ｄ／Ａ
変換器１７、１８を用いた制御を行う（Ｓ１１０）。
【０００５】上記のＤ／Ａ変換器１７、１８による電圧
制御水晶発振器出力の制御は、まず粗調整用のＤ／Ａ変
換器１７によりこの出力の変化量を大まかに調整し、ま
た微調整用のＤ／Ａ変換器１８によってＤ／Ａ変換器１
７の各変化量の範囲を細かく調整するようにしている。
制御水晶発振器出力の制御は、まず粗調整用のＤ／Ａ変
換器１７によりこの出力の変化量を大まかに調整し、ま
た微調整用のＤ／Ａ変換器１８によってＤ／Ａ変換器１
７の各変化量の範囲を細かく調整するようにしている。
【０００６】一例として、これらを８ビットのＤ／Ａ変
換器１７と１６ビットのＤ／Ａ変換器１８とし、また受
信信号ｆ１の範囲を±６５ｋＨｚ（Δｆ）とする場合に
おける、動作の一例を説明する。この場合には、Ｄ／Ａ
変換器１７における１ビット当たりの変化量は約５００
［Ｈｚ］となる。またＤ／Ａ変換器１８はこの約５００
［Ｈｚ］の間で変化するので、Ｄ／Ａ変換器１８におけ
る１ビット当たりの変化量は約０．００８［Ｈｚ］とな
る。
換器１７と１６ビットのＤ／Ａ変換器１８とし、また受
信信号ｆ１の範囲を±６５ｋＨｚ（Δｆ）とする場合に
おける、動作の一例を説明する。この場合には、Ｄ／Ａ
変換器１７における１ビット当たりの変化量は約５００
［Ｈｚ］となる。またＤ／Ａ変換器１８はこの約５００
［Ｈｚ］の間で変化するので、Ｄ／Ａ変換器１８におけ
る１ビット当たりの変化量は約０．００８［Ｈｚ］とな
る。
【０００７】例えば、受信信号が−６５［ｋＨｚ］の位
置にあるときには、Ｄ／Ａ変換器１７は”００”、Ｄ／
Ａ変換器１８は”００００”というデータになる。ま
た、この位置から受信信号ｆ１が１［Ｈｚ］ステップで
変化する場合、最初は微調整用の１６ビットＤ／Ａを制
御し、”ＦＦＦＦ”まで動かす。もう１ビット動くとき
には、８ビットＤ／Ａを”０１”にするとともに、１６
ビットＤ／Ａを”００００”にする。このようにして、
＋６５［ｋＨｚ］まで制御を行っている。
置にあるときには、Ｄ／Ａ変換器１７は”００”、Ｄ／
Ａ変換器１８は”００００”というデータになる。ま
た、この位置から受信信号ｆ１が１［Ｈｚ］ステップで
変化する場合、最初は微調整用の１６ビットＤ／Ａを制
御し、”ＦＦＦＦ”まで動かす。もう１ビット動くとき
には、８ビットＤ／Ａを”０１”にするとともに、１６
ビットＤ／Ａを”００００”にする。このようにして、
＋６５［ｋＨｚ］まで制御を行っている。
【０００８】
【発明が解決しようとする課題】ところで、従来のＡＦ
Ｃ回路では、電圧制御水晶発振器における電圧対周波数
変換の直進性、発振周波数の温度特性、及び電圧安定度
の良好なものを使用するとともに、逓倍器としてはその
周波数特性が良好なものを使用する必要があった。つま
り、例えば図６に示したＤ／Ａ変換器からの出力に対す
る電圧制御水晶発振器の出力周波数の変化において、従
来はこの周波数の特性を直線状の１点鎖線２０１で示し
たような理想的な特性にするために、特別な電圧制御水
晶発振器や逓倍器や用いる必要があり、このためコスト
が高くなるという問題があった。
Ｃ回路では、電圧制御水晶発振器における電圧対周波数
変換の直進性、発振周波数の温度特性、及び電圧安定度
の良好なものを使用するとともに、逓倍器としてはその
周波数特性が良好なものを使用する必要があった。つま
り、例えば図６に示したＤ／Ａ変換器からの出力に対す
る電圧制御水晶発振器の出力周波数の変化において、従
来はこの周波数の特性を直線状の１点鎖線２０１で示し
たような理想的な特性にするために、特別な電圧制御水
晶発振器や逓倍器や用いる必要があり、このためコスト
が高くなるという問題があった。
【０００９】ここで、逓倍器として例えば図６の実線２
０２の特性のものを使用した場合には、次のような問題
が発生する。つまり、例えば２０３の部分では、８ビッ
トＤ／Ａの１ビット当たりの変化量が１［ｋＨｚ］であ
るとし、また実線２０２の特性全体でのＤ／Ａ１ビット
当たりの変化量が５００［Ｈｚ］だとすると、２０３の
部分で８ビットＤ／Ａが＋１［ｋＨｚ］に変わると同時
に１６ビットＤ／ＡをＦＦＦＦから００００（−５００
［Ｈｚ］）にしたときに、この部分では５００［Ｈｚ］
の周波数誤差が生じることになり、この場合にはＡＦＣ
制御ができなくなってしまう。そこで本発明の課題は、
周波数特性の悪い電圧制御水晶発振器などを使用した場
合でも、温度特性向上及び高安定化が図れ、安定したＡ
ＦＣループを構成することができる、ＡＦＣ回路を提供
することにある。
０２の特性のものを使用した場合には、次のような問題
が発生する。つまり、例えば２０３の部分では、８ビッ
トＤ／Ａの１ビット当たりの変化量が１［ｋＨｚ］であ
るとし、また実線２０２の特性全体でのＤ／Ａ１ビット
当たりの変化量が５００［Ｈｚ］だとすると、２０３の
部分で８ビットＤ／Ａが＋１［ｋＨｚ］に変わると同時
に１６ビットＤ／ＡをＦＦＦＦから００００（−５００
［Ｈｚ］）にしたときに、この部分では５００［Ｈｚ］
の周波数誤差が生じることになり、この場合にはＡＦＣ
制御ができなくなってしまう。そこで本発明の課題は、
周波数特性の悪い電圧制御水晶発振器などを使用した場
合でも、温度特性向上及び高安定化が図れ、安定したＡ
ＦＣループを構成することができる、ＡＦＣ回路を提供
することにある。
【００１０】
【課題を解決するための手段】本発明のＡＦＣ回路は、
受信信号と基準周波数信号との位相差信号をデジタルデ
ータに変換するＡ／Ｄ変換器と、前記デジタルデータに
基づいて前記受信信号と前記基準周波数信号との差が零
になるように前記基準周波数信号の周波数を変更する処
理装置と、前記処理装置による前記基準周波数信号の周
波数の変更に対応する信号をアナログデータに変換する
Ｄ／Ａ変換器とを備えたＡＦＣ回路において、前記処理
装置は、前記Ｄ／Ａ変換器におけるデジタルデータから
アナログデータへの変換の際のデジタルデータの各ビッ
トの対応アナログ量を適宜変化させる手段を有すること
を特徴とする。
受信信号と基準周波数信号との位相差信号をデジタルデ
ータに変換するＡ／Ｄ変換器と、前記デジタルデータに
基づいて前記受信信号と前記基準周波数信号との差が零
になるように前記基準周波数信号の周波数を変更する処
理装置と、前記処理装置による前記基準周波数信号の周
波数の変更に対応する信号をアナログデータに変換する
Ｄ／Ａ変換器とを備えたＡＦＣ回路において、前記処理
装置は、前記Ｄ／Ａ変換器におけるデジタルデータから
アナログデータへの変換の際のデジタルデータの各ビッ
トの対応アナログ量を適宜変化させる手段を有すること
を特徴とする。
【００１１】ここで、好ましくは、前記処理装置は、デ
ジタルデータの各ビットの対応するアナログ量を適宜変
化させるための補正テーブルを有するものであり、ま
た、前記Ｄ／Ａ変換器は、例えば、微調整用のＤ／Ａ変
換器と粗調整用のＤ／Ａ変換器とから構成されるもので
ある。更に、実際の回路においては、前記Ｄ／Ａ変換器
からのアナログデータを入力する電圧制御水晶発振器
と、前記電圧制御水晶発振器の出力を逓倍して前記基準
周波数信号を出力する逓倍器を有する構成とされる。
ジタルデータの各ビットの対応するアナログ量を適宜変
化させるための補正テーブルを有するものであり、ま
た、前記Ｄ／Ａ変換器は、例えば、微調整用のＤ／Ａ変
換器と粗調整用のＤ／Ａ変換器とから構成されるもので
ある。更に、実際の回路においては、前記Ｄ／Ａ変換器
からのアナログデータを入力する電圧制御水晶発振器
と、前記電圧制御水晶発振器の出力を逓倍して前記基準
周波数信号を出力する逓倍器を有する構成とされる。
【００１２】
【作用】本発明では、データ対電圧制御水晶発振器の出
力周波数の特性をＸ区間に分け、Ｄ／Ａ変換器の各ビッ
ト区間毎に変調感度を持つことにより、出力データ補正
を固定値によって行う従来の手法に比べてＡＦＣループ
が安定する。
力周波数の特性をＸ区間に分け、Ｄ／Ａ変換器の各ビッ
ト区間毎に変調感度を持つことにより、出力データ補正
を固定値によって行う従来の手法に比べてＡＦＣループ
が安定する。
【００１３】
【実施例】次に、図面を参照して本発明のＡＦＣ回路の
実施例を詳細に説明する。この実施例のＡＦＣ回路の構
成要素自体は、図１に示した構成と同じである。即ち、
衛星からの信号を復調した受信信号（パイロット信号）
ｆ１並びに電圧制御水晶発振器（ＶＣＸＯ）１４を通り
逓倍器１３により逓倍された基準周波数信号ｆ２とが入
力されたミキサ１１と、ミキサ１１の出力信号（ｆ１−
ｆ２）を入力する位相検波器１２と、位相検波器１２の
電圧信号（ＡＰＣφＶ）を入力して所定ビットのデジタ
ルデータに変換するＡ／Ｄ変換器１６と、Ａ／Ｄ変換器
１６のデジタルデータが入力されるＣＰＵ（本発明の処
理装置）１９と、ＣＰＵ１９からのデジタル信号をアナ
ログ信号にそれぞれ変換する粗調整用のＤ／Ａ変換器１
７と微調整用のＤ／Ａ変換器１８、これらＤ／Ａ変換器
１７と１８からのアナログ信号を加算する加算器１５
と、加算器１５からの加算されたアナログ信号に基づい
てその発振周波数が制御される電圧制御水晶発振器１
４、並びに電圧制御水晶発信器１４から出力された信号
を逓倍する逓倍器１２とから構成される。
実施例を詳細に説明する。この実施例のＡＦＣ回路の構
成要素自体は、図１に示した構成と同じである。即ち、
衛星からの信号を復調した受信信号（パイロット信号）
ｆ１並びに電圧制御水晶発振器（ＶＣＸＯ）１４を通り
逓倍器１３により逓倍された基準周波数信号ｆ２とが入
力されたミキサ１１と、ミキサ１１の出力信号（ｆ１−
ｆ２）を入力する位相検波器１２と、位相検波器１２の
電圧信号（ＡＰＣφＶ）を入力して所定ビットのデジタ
ルデータに変換するＡ／Ｄ変換器１６と、Ａ／Ｄ変換器
１６のデジタルデータが入力されるＣＰＵ（本発明の処
理装置）１９と、ＣＰＵ１９からのデジタル信号をアナ
ログ信号にそれぞれ変換する粗調整用のＤ／Ａ変換器１
７と微調整用のＤ／Ａ変換器１８、これらＤ／Ａ変換器
１７と１８からのアナログ信号を加算する加算器１５
と、加算器１５からの加算されたアナログ信号に基づい
てその発振周波数が制御される電圧制御水晶発振器１
４、並びに電圧制御水晶発信器１４から出力された信号
を逓倍する逓倍器１２とから構成される。
【００１４】また、この実施例におけるＣＰＵ１９の全
体的な動作は、既に図２を用いて説明したものと同様で
あるので、詳しい説明は省略する。但し、この実施例の
ＡＦＣ回路では、図２のＳ１０８ないしＳ１０９におけ
る補正値を次の手順で算出して適宜変化させる構成とし
た点が相違する。
体的な動作は、既に図２を用いて説明したものと同様で
あるので、詳しい説明は省略する。但し、この実施例の
ＡＦＣ回路では、図２のＳ１０８ないしＳ１０９におけ
る補正値を次の手順で算出して適宜変化させる構成とし
た点が相違する。
【００１５】即ち、まず実施例のＡＦＣ回路の動作開始
に先だって、つまりＣＰＵ１９において所定のプログラ
ムに基づいて動作を行わせる前の段階において、図３に
示した処理を予め実行する。まず、ＣＰＵ１９から粗調
整用のＤ／Ａ変換器１７に対して一定間隔のデータを与
え、粗調整用のＤ／Ａ変換器１７におけるＤ／Ａ変換の
区間、つまり、図６のグラフにおいてＦＦ〜００の区間
を所定の区間Ｘに分ける（Ｓ１１１）。なお、このと
き、微調整用のＤ／Ａ変換器１８には一定のデータを送
り続ける。
に先だって、つまりＣＰＵ１９において所定のプログラ
ムに基づいて動作を行わせる前の段階において、図３に
示した処理を予め実行する。まず、ＣＰＵ１９から粗調
整用のＤ／Ａ変換器１７に対して一定間隔のデータを与
え、粗調整用のＤ／Ａ変換器１７におけるＤ／Ａ変換の
区間、つまり、図６のグラフにおいてＦＦ〜００の区間
を所定の区間Ｘに分ける（Ｓ１１１）。なお、このと
き、微調整用のＤ／Ａ変換器１８には一定のデータを送
り続ける。
【００１６】そして、上記のＤ／Ａ変換器１７と１８に
おいてアナログ信号に変換された信号が加算器１５にお
いて加算され、また電圧制御水晶発振器１４や逓倍器１
３を通過した基準周波数信号ｆ２を、周波数カウンタに
おいてモニタする。これにより、粗調整用のＤ／Ａ変換
器１７のデータに対する基準周波数信号ｆ２の変化のグ
ラフを作成する（Ｓ１１２）。このグラフの一例は、図
６で実線２０２で示したものと同じである。
おいてアナログ信号に変換された信号が加算器１５にお
いて加算され、また電圧制御水晶発振器１４や逓倍器１
３を通過した基準周波数信号ｆ２を、周波数カウンタに
おいてモニタする。これにより、粗調整用のＤ／Ａ変換
器１７のデータに対する基準周波数信号ｆ２の変化のグ
ラフを作成する（Ｓ１１２）。このグラフの一例は、図
６で実線２０２で示したものと同じである。
【００１７】次に、このグラフ（図６）を一定の周波数
間隔（ｄｆｘ）でＸ区間に分け、これら区間毎において
粗調整用のＤ／Ａ変換器１７の１ビット当たりの電圧制
御水晶発振器の出力データ値を調べる。つまり、Ｘ区間
毎の周波数差Δｆをプロットし、またこれらの周波数差
Δｆをデータベースなどに書き込む。次いで、このプロ
ットしたデータに基づいて、各区間におけるＤ／Ａ変換
器１７の変調感度Ｉｎを、図６を参照して、Ｉｎ＝ｄｆ
ｎ／ｄＤｎから計算する。また、このようにして計算し
た変調感度に基づいて、各区間での微調整用Ｄ／Ａコン
バータの変調感度を同様にして算出する（Ｓ１３１）。
これらの変調感度は、補正テーブルとしてＣＰＵ１９な
どに記憶される。
間隔（ｄｆｘ）でＸ区間に分け、これら区間毎において
粗調整用のＤ／Ａ変換器１７の１ビット当たりの電圧制
御水晶発振器の出力データ値を調べる。つまり、Ｘ区間
毎の周波数差Δｆをプロットし、またこれらの周波数差
Δｆをデータベースなどに書き込む。次いで、このプロ
ットしたデータに基づいて、各区間におけるＤ／Ａ変換
器１７の変調感度Ｉｎを、図６を参照して、Ｉｎ＝ｄｆ
ｎ／ｄＤｎから計算する。また、このようにして計算し
た変調感度に基づいて、各区間での微調整用Ｄ／Ａコン
バータの変調感度を同様にして算出する（Ｓ１３１）。
これらの変調感度は、補正テーブルとしてＣＰＵ１９な
どに記憶される。
【００１８】そして、上記の変調感度に基づく補正値に
従って実施例のＡＦＣ回路を動作させる。つまり、受信
信号のキャリアサーチを行い（Ｓ１３２）、キャリアを
ロックさせ、ＡＰＣモードに入る。このＡＦＣモードで
は、位相検波器１２からの電圧信号（ＡＰＣφＶ）の信
号を入力する（Ｓ１３３）。次いで、次の工程において
で変化させるべき制御量（定数）をｆｎを、ｆｎ＝ｆｉ
ｎ×（α＋β）＋Ｋにより計算する（Ｓ１３４）。ここ
で、ｆｉｎは１プロセス前と今のプロセスの間の電圧信
号（ＡＰＣφＶ）のレベル差、（α＋β）はループバン
ド定数、Ｋは最小変化を与えるための定数（制御目標値
に収束させるための調整値）であり、上記のようにして
算出した各区間での変調感度に基づいて算出した補正値
である。
従って実施例のＡＦＣ回路を動作させる。つまり、受信
信号のキャリアサーチを行い（Ｓ１３２）、キャリアを
ロックさせ、ＡＰＣモードに入る。このＡＦＣモードで
は、位相検波器１２からの電圧信号（ＡＰＣφＶ）の信
号を入力する（Ｓ１３３）。次いで、次の工程において
で変化させるべき制御量（定数）をｆｎを、ｆｎ＝ｆｉ
ｎ×（α＋β）＋Ｋにより計算する（Ｓ１３４）。ここ
で、ｆｉｎは１プロセス前と今のプロセスの間の電圧信
号（ＡＰＣφＶ）のレベル差、（α＋β）はループバン
ド定数、Ｋは最小変化を与えるための定数（制御目標値
に収束させるための調整値）であり、上記のようにして
算出した各区間での変調感度に基づいて算出した補正値
である。
【００１９】算出終了後は、微調整用Ｄ／Ａコンバータ
にデータｆｏｕｔ＝ｆ＋ｆｎを出力する（Ｓ１３５）。
但し、ｆは１プロセス前のＤ／Ａコンバータの出力値で
ある。そして、以上のＳ１３３〜Ｓ１３５の工程を繰り
返し行う。この場合において、実施例のＡＦＣ回路の動
作中においては、図４に示したように、電圧制御水晶発
振器１４の出力値（Ａ）に対する粗調整用Ｄ／Ａ変換器
１７のデジタル−アナログ変換値を求め（Ｓ１２１）る
とともに、このデジタル−アナログ変換値が存在する区
間における微調整用のＤ／Ａ変換器１８の変調感度を求
め（Ｓ１２２）、更にこの変調感度の値に基づいて補正
値を変更する（Ｓ１２３）という処理を行う。
にデータｆｏｕｔ＝ｆ＋ｆｎを出力する（Ｓ１３５）。
但し、ｆは１プロセス前のＤ／Ａコンバータの出力値で
ある。そして、以上のＳ１３３〜Ｓ１３５の工程を繰り
返し行う。この場合において、実施例のＡＦＣ回路の動
作中においては、図４に示したように、電圧制御水晶発
振器１４の出力値（Ａ）に対する粗調整用Ｄ／Ａ変換器
１７のデジタル−アナログ変換値を求め（Ｓ１２１）る
とともに、このデジタル−アナログ変換値が存在する区
間における微調整用のＤ／Ａ変換器１８の変調感度を求
め（Ｓ１２２）、更にこの変調感度の値に基づいて補正
値を変更する（Ｓ１２３）という処理を行う。
【００２０】以上のように構成される実施例のＡＦＣ回
路においては、区間毎に変調感度を求め（Ｓ１１１〜Ｓ
１１４）、この変調感度に基づいて処理を行うことで
（Ｓ１２１〜Ｓ１２３）、周波数を制御をする構成であ
るので、安定したＡＦＣループを構成することができる
ものである。
路においては、区間毎に変調感度を求め（Ｓ１１１〜Ｓ
１１４）、この変調感度に基づいて処理を行うことで
（Ｓ１２１〜Ｓ１２３）、周波数を制御をする構成であ
るので、安定したＡＦＣループを構成することができる
ものである。
【００２１】
【発明の効果】以上の通り、本発明によれば、周波数特
性の悪い電圧制御水晶発振器などを使用した場合でも温
度特性向上及び高安定化が図れ、安定したＡＦＣループ
を構成することができ、このため、コストの低減化など
が図れる。
性の悪い電圧制御水晶発振器などを使用した場合でも温
度特性向上及び高安定化が図れ、安定したＡＦＣループ
を構成することができ、このため、コストの低減化など
が図れる。
【図１】従来および本発明の実施例に係るＡＦＣ回路の
構成を示したブロック図。
構成を示したブロック図。
【図２】図１のＡＦＣ回路における動作を示したフロー
チャート。
チャート。
【図３】図２のフローチャートにおける要部の動作の詳
細なフローチャート。
細なフローチャート。
【図４】図２のフローチャートにおける要部の動作の詳
細なフローチャート。
細なフローチャート。
【図５】図２のフローチャートにおける要部の動作の詳
細なフローチャート。
細なフローチャート。
【図６】本実施例の動作などを説明したグラフ。
１１ ミキサ １２ 位相検波器 １３ 逓倍器 １４ 電圧制御水晶発振器 １５ 加算器 １６ Ａ／Ｄ変換器 １７，１８ Ｄ／Ａ変換器 １９ 処理装置
Claims (4)
- 【請求項１】 受信信号と基準周波数信号との位相差信
号をデジタルデータに変換するＡ／Ｄ変換器と、前記デ
ジタルデータに基づいて前記受信信号と前記基準周波数
信号との差が零値になるように前記基準周波数信号の周
波数を変更する処理装置と、前記処理装置による前記基
準周波数信号の周波数の変更に対応する信号をアナログ
データに変換するＤ／Ａ変換器とを備えたＡＦＣ回路に
おいて、 前記処理装置は、前記Ｄ／Ａ変換器におけるデジタルデ
ータからアナログデータへの変換の際にデジタルデータ
の各ビットの対応アナログ量を適宜変化させる手段を有
することを特徴とするＡＦＣ回路。 - 【請求項２】 前記処理装置が、前記デジタルデータの
各ビットの対応アナログ量を適宜変化させるための補正
テーブルを有することを特徴とする請求項１記載のＡＦ
Ｃ回路。 - 【請求項３】 前記Ｄ／Ａ変換器が、微調整用のＤ／Ａ
変換器と粗調整用のＤ／Ａ変換器とから構成されること
を特徴とする請求項１または２記載のＡＦＣ回路。 - 【請求項４】 前記Ｄ／Ａ変換器からのアナログデータ
を入力する電圧制御水晶発振器と、前記電圧制御水晶発
振器の出力を逓倍して前記基準周波数信号を出力する逓
倍器を有して成ることを特徴とする請求項１ないし３の
いずれかの項記載のＡＦＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10889795A JPH08307214A (ja) | 1995-05-02 | 1995-05-02 | Ａｆｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10889795A JPH08307214A (ja) | 1995-05-02 | 1995-05-02 | Ａｆｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307214A true JPH08307214A (ja) | 1996-11-22 |
Family
ID=14496400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10889795A Pending JPH08307214A (ja) | 1995-05-02 | 1995-05-02 | Ａｆｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08307214A (ja) |
-
1995
- 1995-05-02 JP JP10889795A patent/JPH08307214A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7643572B2 (en) | Modulator with controlled transmission bandwidth, and a corresponding method for controlling the transmission bandwidth | |
| JPH08505508A (ja) | 自動周波数制御装置 | |
| EP1039640A1 (en) | PLL circuit | |
| US5706315A (en) | Automatic frequency control device for tuning an intermediate frequency signal to a target frequency | |
| US5301366A (en) | High performance frequency tuning with low cost synthesizer | |
| JP2003531549A (ja) | Ｐｌｌ同調システム | |
| JPH0715371A (ja) | スーパーへテロダイン方式の送受信方法と送受信機 | |
| JPH0720017B2 (ja) | Ｆｍ復調器 | |
| US6690210B2 (en) | Transmitting device | |
| JP2004518382A (ja) | ２点変調を有するトランシーバのトリミング法 | |
| JPH11289270A (ja) | 受信機 | |
| JPH10107590A (ja) | ディジタル受信機の周波数調整方法及び周波数調整回路 | |
| JPH08307214A (ja) | Ａｆｃ回路 | |
| JPS588617B2 (ja) | ジユシンキ | |
| US5900751A (en) | Automatic frequency control circuit with simplified circuit constitution | |
| JP2853595B2 (ja) | Ｐｌｌ周波数シンセサイザ | |
| JP3326286B2 (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| CA2034088C (en) | Digitally frequency-locking a radio transceiver to the received signal | |
| JPH08195691A (ja) | 受信回路 | |
| JPH1079666A (ja) | 位相同期発振回路 | |
| JP2937865B2 (ja) | 無線受信機 | |
| JP2733089B2 (ja) | 周波数誤差検出回路 | |
| JPH0349473Y2 (ja) | ||
| JPH1093431A (ja) | Ｐｌｌ回路 | |
| JPH10178599A (ja) | ディジタル衛星放送受信機 |