JPH08306803A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 リソグラフィーの限界解像度によらず高抵抗
配線部の微細化を実現でき、より低消費電力化の半導体
装置を実現する。 【構成】 半導体基板１４上に第１の絶縁膜１９を形成
する工程と、第１の絶縁膜１９の所定部分に凹部２２を
形成しこの凹部２２の対向する側面にてオーバーハング
形状となるように凹部２２を含む第１の絶縁膜１９の全
面に第２の絶縁膜２１を形成する工程と、第２の絶縁膜
２１に対し異方性のドライエッチングを行い凹部２２の
対向する側面に残存した第２の絶縁膜２１からなる一対
の側壁膜２１ａを形成する工程と、一対の側壁膜２１ａ
を形成した凹部２２に導電膜２４を埋め込みこの導電膜
２４中に中空部２５を形成する工程と、導電膜２４に対
し異方性のドライエッチングを行うとともに中空部２５
に堆積した膜をマスクパターンとして中空部２５の下に
電極を形成する工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高抵抗負荷型ＳＲＡ
Ｍ等の半導体装置およびその製造方法に関するものであ
る。

【０００２】

【従来の技術】近年、半導体装置の低消費電力化が望ま
れてきている。高抵抗負荷型ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の分野に
おいても、より一層の低消費電力化が望まれている。以
下、従来の高抵抗負荷型ＳＲＡＭの製造方法について図
８ないし図１４に基づいて説明する。

【０００３】まず、図８のように、半導体基板１の一主
面上に熱酸化膜２、および第１の多結晶シリコン膜３を
順次形成する。つぎに、図９のように、ゲート電極形成
用マスクパターン４を形成した後、前記第１の多結晶シ
リコン膜３、および熱酸化膜２をエッチングし、ゲート
電極５を形成する。そして、図１０のように、前記ゲー
ト電極形成用マスクパターン４を除去した後、ＣＶＤシ
リコン酸化膜６を堆積し、コンタクト形成用マスクパタ
ーン７を形成する。

【０００４】つぎに、図１１のように、ゲート電極５上
の前記ＣＶＤシリコン酸化膜６をエッチングし、コンタ
クト形成用マスクパターン７を除去した後、第２の多結
晶シリコン膜８を堆積し、高抵抗配線用マスクパターン
９を形成し、高抵抗用注入であるＡｓイオンを注入す
る。そして、図１２のように、前記高抵抗配線用マスク
パターン９を除去した後、低抵抗配線用マスクパターン
１０を形成し、低抵抗用注入であるＰイオンを注入す
る。

【０００５】この後、図１３のように低抵抗配線用マス
クパターン１０を除去した後、高抵抗、および低抵抗配
線形成用マスクパターン１１を形成する。そして、図１
４のように、前記第２の多結晶シリコン膜８をエッチン
グした後、高抵抗、および低抵抗形成用マスクパターン
１１を除去し、高抵抗配線１２、および低抵抗配線１３
を形成する。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のごとき高抵抗負荷型ＳＲＡＭである半導体装置の製
造方法においては、高抵抗配線部の微細化、および薄膜
化に限界があり、抵抗の高抵抗化が難しく、低消費電力
化が困難であった。したがって、この発明の目的は、上
記従来の問題点を解決するもので、リソグラフィーの限
界解像度によらず高抵抗配線部の微細化を実現でき、よ
り低消費電力化を容易に実現できる半導体装置およびそ
の製造方法を提供することである。

【０００７】

【課題を解決するための手段】請求項１記載の半導体装
置は、半導体基板と、この半導体基板に堆積し所定部分
に凹部を形成した絶縁膜と、凹部の対向する側面に内側
に湾曲するように弓形状に形成した一対の側壁膜と、こ
れら一対の側壁膜の間の凹部の底面に形成した電極とを
備えたものである。

【０００８】請求項２記載の半導体装置の製造方法は、
半導体基板上に第１の絶縁膜を形成する工程と、第１の
絶縁膜の所定部分に凹部を形成しこの凹部の対向する側
面にてオーバーハング形状となるように凹部を含む第１
の絶縁膜の全面に第２の絶縁膜を形成する工程と、第２
の絶縁膜に対し異方性のドライエッチングを行い凹部の
対向する側面に残存した第２の絶縁膜からなる一対の側
壁膜を形成する工程と、一対の側壁膜を形成した凹部に
導電膜を埋め込みこの導電膜中に中空部を形成する工程
と、導電膜に対し異方性のドライエッチングを行うとと
もに中空部に堆積した膜をマスクパターンとして中空部
の下に電極を形成する工程とを含むものである。

【０００９】請求項３記載の半導体装置の製造方法は、
請求項２において、第２の絶縁膜を減圧気相成長法によ
り圧力１０Ｐａ以下の条件で形成するものである。

【００１０】

【作用】請求項１の構成によれば、凹部の対向する側面
に内側に湾曲した弓形状の一対の側壁膜を形成したの
で、この凹部に導電膜を埋め込むと導電膜中に中空部が
形成される。このため、導電膜に対するドライエッチン
グを行うと中空部に堆積した膜がマスクパターンの役割
を果たすので、中空部の下に位置する凹部の底面に高抵
抗配線となる電極を形成できる。

【００１１】請求項２の構成によれば、第２の絶縁膜が
凹部の対向する側面にてオーバーハング形状となってい
るので、この第２の絶縁膜にドライエッチングを行うこ
とによって凹部の対向する側面に残存した第２の絶縁膜
からなる一対の側壁膜は、内側に湾曲した弓形状にな
る。この状態で凹部に導電膜を埋め込むと、導電膜が上
記形状の側壁膜に沿って埋まるため埋め込みが完全に行
われず、導電膜中に中空部が形成される。そして、導電
膜にドライエッチングを行うとともに中空部に膜が堆積
し、この膜がマスクパターンの役割を果たすことによっ
て中空部の下に高抵抗配線となる電極が形成される。こ
のため、リソグラフィーの限界解像度によらず高抵抗配
線の微細化を実現できる。

【００１２】請求項３の構成によれば、請求項２におい
て、第２の絶縁膜を減圧気相成長法により圧力１０Ｐａ
以下の条件で形成することより、凹部の側面にてオーバ
ーハング形状になる。

【００１３】

【実施例】この発明の一実施例の半導体装置およびその
製造方法を図１ないし図７に基づいて説明する。この半
導体装置は、図１に示すように、半導体基板１４と、こ
の半導体基板１４に堆積し所定部分に凹部２２を形成し
た第１の絶縁膜１９と、凹部２２の対向する側面に内側
に湾曲するように弓形状に形成した一対の側壁膜２１
ａ，２１ａと、これら一対の側壁膜２１ａ，２１ａの間
の凹部２２の底面に形成した電極２７とを備えている。

【００１４】つぎに、この半導体装置の製造方法につい
て説明する。図２ないし図７はこの半導体装置の製造方
法の工程順の概略断面図である。まず、図２に示す工程
では、半導体基板１４の一主面上に公知の熱酸化法によ
り熱シリコン酸化膜１５を２０ｎｍ程度成長し、この熱
シリコン酸化膜１５上に第１の多結晶シリコン膜１６を
公知の減圧気相成長法により４００ｎｍ程度堆積する。
図３に示す工程では、第１の多結晶シリコン膜１６上
に、フォトレジスト等により、ゲート電極形成用マスク
パターン１７を形成し、公知のドライエッチング法によ
り、第１の多結晶シリコン膜１６と熱シリコン酸化膜１
５をエッチングし、ゲート電極１８を形成する。

【００１５】図４に示す工程では、前記ゲート電極形成
用マスクパターン１７をプラズマアッシング法等により
除去し、高抵抗配線との層間膜である第１のＣＶＤシリ
コン酸化膜（第１の絶縁膜）１９を公知の減圧気相成長
法により６００ｎｍ程度堆積する。この後、フォトレジ
スト等により高抵抗配線形成用マスクパターン２０を形
成する。

【００１６】図５に示す工程では、第１のＣＶＤシリコ
ン酸化膜１９の所定の部分を、高抵抗配線形成用マスク
パターン２０を用いて公知の異方性ドライエッチング法
により３５０ｎｍ程度エッチングし、凹部２２を形成す
る。ついで、高抵抗配線形成用マスクパターン２０をプ
ラズマアッシング法等により除去する。この後、高抵抗
配線形成用の第２のＣＶＤシリコン酸化膜（第２の絶縁
膜）２１を温度７００℃、圧力５Ｐａの条件の減圧気相
成長法で２００ｎｍ堆積する。この時、凹部２２の対向
する側面にて第２のＣＶＤシリコン酸化膜２１がオーバ
ーハング形状になる。この実施例ではオーバーハング形
状を得るには圧力を１０Ｐａ以下にすることがよいこと
がわかったが、オーバーハング形状になるならどんな成
長法でもよい。

【００１７】図６に示す工程では、第２のＣＶＤシリコ
ン酸化膜２１を公知の異方性ドライエッチング法により
２０ｎｍ程度エッチングする。このとき、第２のＣＶＤ
シリコン酸化膜２１のエッチング量を０％から１０％の
オーバーエッチングに抑えることにより、凹部２２の対
向する側面に形成された第２のＣＶＤシリコン酸化膜２
１からなる一対の側壁膜２１ａ，２１ａが内側に湾曲し
た弓形状となる。この実施例では、第２のＣＶＤシリコ
ン酸化膜２１のエッチングを０％のオーバーエッチング
とした。この後、フォトレジスト等により、コンタクト
形成用マスクパターン２３を形成する。

【００１８】図７に示す工程では、第１のＣＶＤシリコ
ン酸化膜１９のゲート電極１８の上の部分を、コンタク
ト形成用マスクパターン２３を用いて公知の異方性ドラ
イエッチング法により６５０ｎｍ程度エッチングする。
ついで、コンタクト形成用マスクパターン２３を除去し
た後、公知の減圧気相成長法により第２の多結晶シリコ
ン膜（導電膜）２４を堆積する。このとき、第２の多結
晶シリコン膜２４の膜厚を凹部２２の幅の２分の１以上
とすることで、第２の多結晶シリコン膜２４は凹部２２
に埋め込まれることになる。

【００１９】しかしながら、凹部２２には上記のよう弓
形状になった一対の側壁膜２１ａ，２１ａが形成されて
いるため、第２の多結晶シリコン膜２４の堆積中埋め込
みが完全に行われず、第２の多結晶シリコン膜２４中に
中空部２５が形成される。この実施例では、凹部２２の
第２のＣＶＤシリコン酸化膜２１の側壁膜２１ａの幅を
４００ｎｍ、第２の多結晶シリコン膜２４の幅を３００
ｎｍとした。このとき第２の多結晶シリコン膜２４中の
中空部２５の幅は１０ｎｍとなった。この後、第２の多
結晶シリコン膜２４上にフォトレジスト等により、低抵
抗配線形成用マスクパターン２６を形成する。

【００２０】この後の工程では、図１に示すように、第
２の多結晶シリコン膜２４の所定の部分を前記低抵抗配
線形成用マスクパターン２６を用いて公知の異方性ドラ
イエッチング法によりエッチングし、高抵抗配線２７、
低抵抗配線２８を形成する。この実施例では、平行平板
によるドライエッチング技術で塩化水素（ＨＣｌ）：１
０ｓｃｃｍ、ホウ化水素（ＨＢｒ）：７０ｓｃｃｍ、お
よび酸素（Ｏ₂ ）：２ｓｃｃｍのガスを用いてガス圧２
７Ｐａ、高周波電力３００Ｗ、対熱酸化膜エッチング比
４０対１の条件下で、第２の多結晶シリコン膜２４を３
００ｎｍ相当エッチングした。

【００２１】つぎに、残存した第２の多結晶シリコン膜
２４を平行平板によるドライエッチング技術で塩化水素
（ＨＣｌ）：１０ｓｃｃｍ、ホウ化水素（ＨＢｒ）：７
０ｓｃｃｍ、および酸素（Ｏ₂ ）：２ｓｃｃｍのガスを
用いてガス圧３３Ｐａ、高周波電力３００Ｗ、対熱酸化
膜エッチング比８０対１の条件下で、４００ｎｍ相当エ
ッチングした。第２回目のエッチング中に第２の多結晶
シリコン膜２４の中空部２５が露出した状態にすること
で、第２回目のエッチング中に、露出した第２の多結晶
シリコン膜２４の中空部２５の内側面にシリコン酸化膜
が堆積し、このシリコン酸化膜が第２の多結晶シリコン
膜２４をさらにエッチングするときのマスクとなり、高
抵抗配線（電極）２７が形成される。この後、低抵抗形
成用マスクパターン２６をプラズマアッシング法等によ
り除去し、低抵抗配線２８が形成される。

【００２２】この実施例では、第２のＣＶＤシリコン酸
化膜２１が凹部２２の対向する側面にてオーバーハング
形状となっているので、この第２のＣＶＤシリコン酸化
膜２１にドライエッチングを行うことによって凹部２２
の対向する側面に残存した第２のＣＶＤシリコン酸化膜
２１からなる一対の側壁膜２１ａ，２１ａは、内側に湾
曲した弓形状になる。この状態で凹部２２に第２の多結
晶シリコン膜２４を埋め込むと、第２の多結晶シリコン
膜２４が上記形状の側壁膜２１ａに沿って埋まるため埋
め込みが完全に行われず、第２の多結晶シリコン膜２４
中に中空部２５が形成される。そして、第２の多結晶シ
リコン膜２４にドライエッチングを行うとともに中空部
２５にシリコン酸化膜が堆積し、この膜がマスクパター
ンの役割を果たすことによって中空部２５の下に高抵抗
配線２７となる電極が形成されるので、リソグラフィー
の限界解像度によらず高抵抗配線の微細化を実現でき、
より低消費電力化の半導体装置を実現できる。

【００２３】なお、この実施例における第１の多結晶シ
リコン膜１６、および第２の多結晶シリコン膜２４のか
わりに、高融点金属ポリサイド膜等を使用してもよい。

【００２４】

【発明の効果】請求項１の半導体装置によれば、凹部の
対向する側面に内側に湾曲した弓形状の一対の側壁膜を
形成したので、この凹部に導電膜を埋め込むと導電膜中
に中空部が形成される。このため、導電膜に対するドラ
イエッチングを行うと中空部に堆積した膜がマスクパタ
ーンの役割を果たすので、中空部の下に位置する凹部の
底面に高抵抗配線となる電極を形成できる。

【００２５】請求項２の半導体装置の製造方法によれ
ば、第２の絶縁膜が凹部の対向する側面にてオーバーハ
ング形状となっているので、この第２の絶縁膜にドライ
エッチングを行うことによって凹部の対向する側面に残
存した第２の絶縁膜からなる一対の側壁膜は、内側に湾
曲した弓形状になる。この状態で凹部に導電膜を埋め込
むと、導電膜が上記形状の側壁膜に沿って埋まるため埋
め込みが完全に行われず、導電膜中に中空部が形成され
る。そして、導電膜にドライエッチングを行うとともに
中空部に膜が堆積し、この膜がマスクパターンの役割を
果たすことによって中空部の下に高抵抗配線となる電極
が形成されるので、リソグラフィーの限界解像度によら
ず高抵抗配線の微細化を実現でき、より低消費電力化の
半導体装置を実現できる。

【００２６】請求項３の半導体装置の製造方法によれ
ば、請求項２において、第２の絶縁膜を減圧気相成長法
により圧力１０Ｐａ以下の条件で形成することより、凹
部の側面にてオーバーハング形状になる。

【図面の簡単な説明】

【図１】この発明の一実施例の半導体装置の概略断面図
である。

【図２】この発明の一実施例の半導体装置の製造方法の
初期工程を示す概略断面図である。

【図３】図２の次の工程を示す概略断面図である。

【図４】図３の次の工程を示す概略断面図である。

【図５】図４の次の工程を示す概略断面図である。

【図６】図５の次の工程を示す概略断面図である。

【図７】図６の次の工程を示す概略断面図である。

【図８】従来例の初期工程を示す概略断面図である。

【図９】図８の次の工程を示す概略断面図である。

【図１０】図９の次の工程を示す概略断面図である。

【図１１】図１０の次の工程を示す概略断面図である。

【図１２】図１１の次の工程を示す概略断面図である。

【図１３】図１２の次の工程を示す概略断面図である。

【図１４】図１３の次の工程を示す概略断面図である。

【符号の説明】

１４ 半導体基板 １５ 熱シリコン酸化膜 １６ 第１の多結晶シリコン膜 １７ ゲート電極形成用マスクパターン １８ ゲート電極 １９ 第１の絶縁膜（第１のＣＶＤシリコン酸化膜） ２０ 高抵抗配線形成用マスクパターン ２１ 第２の絶縁膜（第２のＣＶＤシリコン酸化膜） ２１ａ 側壁膜 ２２ 凹部 ２４ 導電膜（第２の多結晶シリコン膜） ２５ 中空部 ２６ 低抵抗配線形成用マスクパターン ２７ 電極（高抵抗配線） ２８ 低抵抗配線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、この半導体基板に堆積し
   所定部分に凹部を形成した絶縁膜と、前記凹部の対向す
   る側面に内側に湾曲するように弓形状に形成した一対の
   側壁膜と、これら一対の側壁膜の間の前記凹部の底面に
   形成した電極とを備えた半導体装置。
2. 【請求項２】 半導体基板上に第１の絶縁膜を形成する
   工程と、前記第１の絶縁膜の所定部分に凹部を形成しこ
   の凹部の対向する側面にてオーバーハング形状となるよ
   うに前記凹部を含む前記第１の絶縁膜の全面に第２の絶
   縁膜を形成する工程と、前記第２の絶縁膜に対し異方性
   のドライエッチングを行い前記凹部の対向する側面に残
   存した前記第２の絶縁膜からなる一対の側壁膜を形成す
   る工程と、前記一対の側壁膜を形成した前記凹部に導電
   膜を埋め込みこの導電膜中に中空部を形成する工程と、
   前記導電膜に対し異方性のドライエッチングを行うとと
   もに前記中空部に堆積した膜をマスクパターンとして前
   記中空部の下に電極を形成する工程とを含む半導体装置
   の製造方法。
3. 【請求項３】 第２の絶縁膜を減圧気相成長法により圧
   力１０Ｐａ以下の条件で形成する請求項２記載の半導体
   装置の製造方法。