JPH08306658A - 酸化物のエッチング方法 - Google Patents
酸化物のエッチング方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000005530 etching Methods 0.000 title claims abstract description 20
- 150000004767 nitrides Chemical class 0.000 claims abstract description 57
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 24
- 239000010703 silicon Substances 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims abstract description 19
- 238000000059 patterning Methods 0.000 claims abstract 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 230000001965 increasing effect Effects 0.000 abstract description 5
- 230000003628 erosive effect Effects 0.000 abstract description 4
- 229910007237 Si2 O3 Inorganic materials 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 244000061408 Eugenia caryophyllata Species 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 235000016639 Syzygium aromaticum Nutrition 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
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Abstract
(57)【要約】
【課題】 酸化物エッチング・プロセス中に露出された
構造のコーナーでの窒化物選択性を増大させ窒化物コー
ナーの侵食を低減する。 【解決手段】 集積回路は、エッチング停止層として窒
化物のコンフォーマルな層6を持つように準備される。
窒化物エッチング停止層は、エッチングされやすい材料
のコーナー上に堆積される。この窒化物エッチング停止
層は、酸化物5に対する改善されたエッチング選択性を
与える材料が付加された、化学量論的に形成される窒化
物であることを特徴とする。酸化物5上で開口をパター
ニングし、酸化物5をエッチングし、窒化物エッチング
停止層上でエッチングを停止させる。コンフォーマル層
内の窒化物は、シリコンの濃度を増大することによっ
て、あるいはSi2 O3 、Al2 O3 またはY2 O3 を
付加することによって、変更される。
構造のコーナーでの窒化物選択性を増大させ窒化物コー
ナーの侵食を低減する。 【解決手段】 集積回路は、エッチング停止層として窒
化物のコンフォーマルな層6を持つように準備される。
窒化物エッチング停止層は、エッチングされやすい材料
のコーナー上に堆積される。この窒化物エッチング停止
層は、酸化物5に対する改善されたエッチング選択性を
与える材料が付加された、化学量論的に形成される窒化
物であることを特徴とする。酸化物5上で開口をパター
ニングし、酸化物5をエッチングし、窒化物エッチング
停止層上でエッチングを停止させる。コンフォーマル層
内の窒化物は、シリコンの濃度を増大することによっ
て、あるいはSi2 O3 、Al2 O3 またはY2 O3 を
付加することによって、変更される。
Description
【0001】
【発明の属する技術分野】本発明は、一般に、半導体チ
ップの製造、特に、化学量論的に変更された窒化物エッ
チング停止層を用いるSiO2 対Si3 N4 の選択的エ
ッチングに関するものである。
ップの製造、特に、化学量論的に変更された窒化物エッ
チング停止層を用いるSiO2 対Si3 N4 の選択的エ
ッチングに関するものである。
【0002】
【従来の技術】0.5μm以下の超大規模集積(ULS
I)回路応用は、窒化物に対して高選択性で酸化物をエ
ッチングする反応性イオン・エッチング(RIE)プロ
セスを必要とする。このことは、平坦面について説明さ
れてきたが、進歩した応用における厳しい基本ルール
(ground rules)は、露出したコーナー上
での窒化物の高い選択性を必要とする。これについての
最も一般的な例は、拡散コンタクトがゲートとオーバラ
ップする場合である。ゲートの露出コーナーで12:1
より大きい選択性は、ゲートからコンタクトへの漏洩を
防止するために必要となる。
I)回路応用は、窒化物に対して高選択性で酸化物をエ
ッチングする反応性イオン・エッチング(RIE)プロ
セスを必要とする。このことは、平坦面について説明さ
れてきたが、進歩した応用における厳しい基本ルール
(ground rules)は、露出したコーナー上
での窒化物の高い選択性を必要とする。これについての
最も一般的な例は、拡散コンタクトがゲートとオーバラ
ップする場合である。ゲートの露出コーナーで12:1
より大きい選択性は、ゲートからコンタクトへの漏洩を
防止するために必要となる。
【0003】酸化物:窒化物の選択的エッチング・プロ
セスが、導入されてきたが、これらプロセスは、イオン
・エネルギー制御に対するポリマー形成の微妙なバラン
スを必要とした。これらの条件は、窒化物の組成および
均一性のような環境変動に敏感であるので、プロセス・
ウィンドウは、製造応用に対しては非常に小さくなる。
セスが、導入されてきたが、これらプロセスは、イオン
・エネルギー制御に対するポリマー形成の微妙なバラン
スを必要とした。これらの条件は、窒化物の組成および
均一性のような環境変動に敏感であるので、プロセス・
ウィンドウは、製造応用に対しては非常に小さくなる。
【0004】デバイスのエッジ上の厚い窒化物スペーサ
は、エッチング中に発生する窒化物侵食を緩和するため
に導入されてきた。しかし、この方法は、非常に高いパ
ッキング密度の応用には、用いることができない。
は、エッチング中に発生する窒化物侵食を緩和するため
に導入されてきた。しかし、この方法は、非常に高いパ
ッキング密度の応用には、用いることができない。
【0005】
【発明が解決しようとする課題】したがって、本発明の
目的は、酸化物エッチング・プロセス中に露出された構
造のコーナーでの窒化物選択性を増大させ、そして窒化
物コーナーの侵食を低減することにある。
目的は、酸化物エッチング・プロセス中に露出された構
造のコーナーでの窒化物選択性を増大させ、そして窒化
物コーナーの侵食を低減することにある。
【0006】
【課題を解決するための手段】本発明の一態様によれ
ば、集積回路は、エッチング停止層として窒化物のコン
フォーマルな層を用いて準備される。窒化物エッチング
停止層は、エッチングに敏感な材料のコーナー上に堆積
される。この窒化物エッチング停止層は、酸化物に対す
る改善されたエッチング選択性を与える材料が付加され
た、化学量論的に形成される窒化物であることを特徴と
する。酸化物上で開口をパターニングし、酸化物をエッ
チングし、窒化物エッチング停止層上で侵食なしにエッ
チングを停止させる。コンフォーマル層内の窒化物は、
シリコンの濃度を増大することによって、あるいはSi
2 O3 、Al2 O3 またはY2 O3 を付加することによ
って、変更される。
ば、集積回路は、エッチング停止層として窒化物のコン
フォーマルな層を用いて準備される。窒化物エッチング
停止層は、エッチングに敏感な材料のコーナー上に堆積
される。この窒化物エッチング停止層は、酸化物に対す
る改善されたエッチング選択性を与える材料が付加され
た、化学量論的に形成される窒化物であることを特徴と
する。酸化物上で開口をパターニングし、酸化物をエッ
チングし、窒化物エッチング停止層上で侵食なしにエッ
チングを停止させる。コンフォーマル層内の窒化物は、
シリコンの濃度を増大することによって、あるいはSi
2 O3 、Al2 O3 またはY2 O3 を付加することによ
って、変更される。
【0007】
【発明の実施の形態】図面、特に図1を参照すると、図
1には、酸化物対窒化物の高選択性を必要とする代表的
な構造を示している。この構造は、ゲート電極2を有す
るシリコン基板1よりなり、約2000〜8000オン
グストロームの厚さである。ゲート電極2は、窒化物キ
ャップ層3を有し、電極および基板は、通常、100〜
1000オングストローム厚さの薄いコンフォーマルな
窒化物層4で被覆されている。次に、これらの構造を、
二酸化シリコンのような誘電体層5で充填し、平坦化
し、ホトレジストでパターニングして、エッチングす
る。
1には、酸化物対窒化物の高選択性を必要とする代表的
な構造を示している。この構造は、ゲート電極2を有す
るシリコン基板1よりなり、約2000〜8000オン
グストロームの厚さである。ゲート電極2は、窒化物キ
ャップ層3を有し、電極および基板は、通常、100〜
1000オングストローム厚さの薄いコンフォーマルな
窒化物層4で被覆されている。次に、これらの構造を、
二酸化シリコンのような誘電体層5で充填し、平坦化
し、ホトレジストでパターニングして、エッチングす
る。
【0008】本発明では、化学量論的に変更された窒化
物層を、コンフォーマル窒化物層の全部または一部とし
て導入する。図2においてわかるように、シリコン基板
1,ゲート電極2,キャップ層3,コンフォーマル窒化
物層4を有する構造が構成される。変更されたコンフォ
ーマルな窒化物層6が加えられる。この構造は、最初の
コンフォーマル窒化物層4の少なくとも一部を変更コン
フォーマル窒化物層6で置き換えることにより、構成す
ることができる。この同じ種類の変更された窒化物層
を、ゲート電極2のキャップ層3内に付加的に含ませる
こともできる。この窒化物層は、シリコンおよび水素の
ような高濃度のいくつかの材料よりなる。この窒化物層
は、材料の誘電特性を実質的に変更することなく、エッ
チング・プロセス中に窒化物膜にかなりの選択性を付与
する。
物層を、コンフォーマル窒化物層の全部または一部とし
て導入する。図2においてわかるように、シリコン基板
1,ゲート電極2,キャップ層3,コンフォーマル窒化
物層4を有する構造が構成される。変更されたコンフォ
ーマルな窒化物層6が加えられる。この構造は、最初の
コンフォーマル窒化物層4の少なくとも一部を変更コン
フォーマル窒化物層6で置き換えることにより、構成す
ることができる。この同じ種類の変更された窒化物層
を、ゲート電極2のキャップ層3内に付加的に含ませる
こともできる。この窒化物層は、シリコンおよび水素の
ような高濃度のいくつかの材料よりなる。この窒化物層
は、材料の誘電特性を実質的に変更することなく、エッ
チング・プロセス中に窒化物膜にかなりの選択性を付与
する。
【0009】高選択性酸化物エッチング・プロセスは、
通常、半導体産業では既知である。特に、40:1より
大きい、シリコンに対する選択性が、平坦面上で得られ
ている。この種類の選択性は、独立のRFバイアシン
グ、低圧、低フッ素含有ポリマーを用いるthe AM
E Centura Oxide Etcherのよう
な進歩したエッチング装置で容易に達成できる。例え
ば、パターニングされたポリシリコンに対する高い選択
性を、延長されたオーバエッチング時間に対して、得る
ことができる。このことは、注目すべき点である。とい
うのは、パターニングされると、露出したコーナーに衝
突するイオンが作用して、堆積されたポリマーを除去し
て、ポリシリコン・コーナーのスパッタリングを可能に
するからである。
通常、半導体産業では既知である。特に、40:1より
大きい、シリコンに対する選択性が、平坦面上で得られ
ている。この種類の選択性は、独立のRFバイアシン
グ、低圧、低フッ素含有ポリマーを用いるthe AM
E Centura Oxide Etcherのよう
な進歩したエッチング装置で容易に達成できる。例え
ば、パターニングされたポリシリコンに対する高い選択
性を、延長されたオーバエッチング時間に対して、得る
ことができる。このことは、注目すべき点である。とい
うのは、パターニングされると、露出したコーナーに衝
突するイオンが作用して、堆積されたポリマーを除去し
て、ポリシリコン・コーナーのスパッタリングを可能に
するからである。
【0010】導電性エッチング停止層を要求するプロセ
スは、製造には必要とされない。これらの膜は、電気的
な短絡の通路を与え、シリコンの場合、材料を酸化する
ことは、応力が関係した障害につながりうる。したがっ
て、Si3 N4 のような既知の絶縁体は、エッチング停
止層として理想的な種類の候補である。
スは、製造には必要とされない。これらの膜は、電気的
な短絡の通路を与え、シリコンの場合、材料を酸化する
ことは、応力が関係した障害につながりうる。したがっ
て、Si3 N4 のような既知の絶縁体は、エッチング停
止層として理想的な種類の候補である。
【0011】パターニングされた表面上での酸化物:窒
化物の選択的エッチングは、困難である。というのは、
コーナーの選択性が、イオン衝撃に極端に敏感であるか
らである。この選択性は、ポリシリコン・エッチング停
止層に対するよりも大きく、より小さなプロセス・ウィ
ンドウを生じる。プロセス・ウィンドウを増大させるに
は、Si3 N4 の組成を、43.1〜65原子%の範囲
内で、高い割合のシリコンを含むように、変更する。図
3のグラフに示されるキャパシタンス−電圧特性によっ
て示されるこの範囲にわたって、この材料は絶縁性であ
る。図3のグラフは、電極層の間にシリコン・リッチ窒
化シリコン層を配置したときのキャパシタンス−電圧特
性であり、一番下のカーブ21は、43.1原子%のシ
リコンを有するサンプルを示し、一番上のカーブ22
は、67原子%のシリコンを有するサンプルを示してい
る。光学特性、特に膜の屈折率を用いて化学量論(st
oichiometry)量をモニタすることができ
る。43.1〜60原子%のシリコンを有するサンプル
の屈折率は、1.90から2.11へと変化した。65
〜67原子%のシリコンを有するサンプルは、2.20
の屈折率を有した。キャパシタンス−電圧の変移(シフ
ト)は、矢印23で示される。この変移は、電荷トラッ
プによる。しかし、デバイスの安定性に悪影響を与えう
る電荷トラップは、図3のグラフに示されるキャパシタ
ンス−電圧特性における変移からわかるように、より高
いシリコン・レベルでさらに激しくなる。キャパシタン
ス−電圧特性の変移の増大は、トラップされた電荷の増
大量に対応する。このカーブは、300〜400オング
ストロームの薄い窒化物に対し、43.1〜67原子%
のシリコンを有するサンプルを示している。したがっ
て、導電率を最小にしながら、エッチング選択性を最大
にする最良の濃度範囲は、50〜60原子%である。し
たがって、この窒化物が、短絡を防止する絶縁体特性を
保持しながら、製造プロセスに要求される増大選択性を
有している。図4はシリコン・リッチの窒化シリコンの
電流−電圧特性を示している。
化物の選択的エッチングは、困難である。というのは、
コーナーの選択性が、イオン衝撃に極端に敏感であるか
らである。この選択性は、ポリシリコン・エッチング停
止層に対するよりも大きく、より小さなプロセス・ウィ
ンドウを生じる。プロセス・ウィンドウを増大させるに
は、Si3 N4 の組成を、43.1〜65原子%の範囲
内で、高い割合のシリコンを含むように、変更する。図
3のグラフに示されるキャパシタンス−電圧特性によっ
て示されるこの範囲にわたって、この材料は絶縁性であ
る。図3のグラフは、電極層の間にシリコン・リッチ窒
化シリコン層を配置したときのキャパシタンス−電圧特
性であり、一番下のカーブ21は、43.1原子%のシ
リコンを有するサンプルを示し、一番上のカーブ22
は、67原子%のシリコンを有するサンプルを示してい
る。光学特性、特に膜の屈折率を用いて化学量論(st
oichiometry)量をモニタすることができ
る。43.1〜60原子%のシリコンを有するサンプル
の屈折率は、1.90から2.11へと変化した。65
〜67原子%のシリコンを有するサンプルは、2.20
の屈折率を有した。キャパシタンス−電圧の変移(シフ
ト)は、矢印23で示される。この変移は、電荷トラッ
プによる。しかし、デバイスの安定性に悪影響を与えう
る電荷トラップは、図3のグラフに示されるキャパシタ
ンス−電圧特性における変移からわかるように、より高
いシリコン・レベルでさらに激しくなる。キャパシタン
ス−電圧特性の変移の増大は、トラップされた電荷の増
大量に対応する。このカーブは、300〜400オング
ストロームの薄い窒化物に対し、43.1〜67原子%
のシリコンを有するサンプルを示している。したがっ
て、導電率を最小にしながら、エッチング選択性を最大
にする最良の濃度範囲は、50〜60原子%である。し
たがって、この窒化物が、短絡を防止する絶縁体特性を
保持しながら、製造プロセスに要求される増大選択性を
有している。図4はシリコン・リッチの窒化シリコンの
電流−電圧特性を示している。
【0012】窒化物化学量論の調整は、プラズマ励起化
学蒸着(PECVD)プロセスの間に、NH3 またはN
2 に対するSiH4 の流量の比を調整することによっ
て、容易に行われる。約50〜60原子%の濃度は、最
小のプロセス最適化で、このようにして得ることができ
る。化学量論的に変化する窒化物膜を、また、スパッタ
リング・プロセスまたは化学蒸着プロセスによって、堆
積することができ、あるいはイオン注入によって形成す
ることができる。
学蒸着(PECVD)プロセスの間に、NH3 またはN
2 に対するSiH4 の流量の比を調整することによっ
て、容易に行われる。約50〜60原子%の濃度は、最
小のプロセス最適化で、このようにして得ることができ
る。化学量論的に変化する窒化物膜を、また、スパッタ
リング・プロセスまたは化学蒸着プロセスによって、堆
積することができ、あるいはイオン注入によって形成す
ることができる。
【0013】この技術を、シリコン・リッチな窒化シリ
コンで説明したが、他の種類の選択性増大材料を含むよ
うに拡張することができる。これらは、エッチング中に
ポリマー源として働く水素を含むことができる。Si2
O3 ,Al2 O3 ,またはY2 O3 のような他の既知の
エッチング停止層材料を、スパッタリング,CVD,ま
たはイオン注入によって、窒化物膜内へ導入することも
できる。これらの材料は、窒化物膜が、窒化物膜として
働くのを許容するが、酸化物エッチング化学における選
択性をを改善するための付加膜の十分な特性を有してい
る。
コンで説明したが、他の種類の選択性増大材料を含むよ
うに拡張することができる。これらは、エッチング中に
ポリマー源として働く水素を含むことができる。Si2
O3 ,Al2 O3 ,またはY2 O3 のような他の既知の
エッチング停止層材料を、スパッタリング,CVD,ま
たはイオン注入によって、窒化物膜内へ導入することも
できる。これらの材料は、窒化物膜が、窒化物膜として
働くのを許容するが、酸化物エッチング化学における選
択性をを改善するための付加膜の十分な特性を有してい
る。
【0014】このプロセスでは、複雑性は最小になる。
この化学量論的に変更された膜を、LPCVD窒化物の
上部に付加することができ、あるいは信頼性が受け入れ
られるならば、追加のプロセス工程を必要としない1つ
のエッチング停止層として用いることができる。
この化学量論的に変更された膜を、LPCVD窒化物の
上部に付加することができ、あるいは信頼性が受け入れ
られるならば、追加のプロセス工程を必要としない1つ
のエッチング停止層として用いることができる。
【0015】さらに、本発明は、ボーダレス(bord
erless)・コンタクト・プロセスの実施が、単に
エッチング・プロセスではなく、制御された構造に依存
するので、望ましい。高密度プラズマ・エッチングは、
高いアスペクト比をエッチングするには重要であり、平
坦面上で窒化物に対する選択性を得ることができるが、
それ自身は、ボーダレス・コンタクトを得るための手段
ではない。
erless)・コンタクト・プロセスの実施が、単に
エッチング・プロセスではなく、制御された構造に依存
するので、望ましい。高密度プラズマ・エッチングは、
高いアスペクト比をエッチングするには重要であり、平
坦面上で窒化物に対する選択性を得ることができるが、
それ自身は、ボーダレス・コンタクトを得るための手段
ではない。
【図1】酸化物:窒化物の高選択性エッチング・プロセ
スおよびレジスト除去後のボーダレス・コンタクトの断
面図である。
スおよびレジスト除去後のボーダレス・コンタクトの断
面図である。
【図2】変更膜が付加された図1のボーダレス・コンタ
クトの断面図である。
クトの断面図である。
【図3】シリコンの原子%が変化するシリコン・リッチ
の窒化シリコンの薄いサンプルに対するキャパシタンス
−電圧カーブを示すグラフである。
の窒化シリコンの薄いサンプルに対するキャパシタンス
−電圧カーブを示すグラフである。
【図4】シリコンの原子%が変化するシリコン・リッチ
の窒化シリコンの薄いサンプルに対する電流−電圧カー
ブを示すグラフである。
の窒化シリコンの薄いサンプルに対する電流−電圧カー
ブを示すグラフである。
【符号の説明】 1 シリコン基板 2 ゲート電極 3 窒化物キャップ 4 窒化物層 5 誘電体層 6 コンフォーマル窒化物層
フロントページの続き (72)発明者 デヴィッド・ドブジンスキー アメリカ合衆国 12533 ニューヨーク州 ホープウェル ジャンクション シェナ ンドー ロード 29 (72)発明者 ジェフリー・ガンビーノ アメリカ合衆国 06755 コネティカット 州 ゲイローズヴィル ウェバタック ロ ード 12 (72)発明者 サン・ニューエン アメリカ合衆国 12533 ニューヨーク州 ホープウェル ジャンクション クロー ヴ コート 7
Claims (6)
- 【請求項1】エッチングされやすい下側材料上のコーナ
ーを被覆する窒化物層をエッチング停止層として用い
て、酸化物をエッチングする方法であって、 酸化物に対する改善されたエッチング選択性を与える材
料が付加された、化学量論的に形成される窒化物よりな
る窒化物エッチング停止層を前記エッチングされやすい
材料上に堆積する工程と、 前記酸化物上に開口をパターニングする工程と、 前記酸化物をエッチングし、前記窒化物エッチング停止
層上で停止させる工程と、を含む方法。 - 【請求項2】前記窒化物に化学量論的に加えられる前記
材料は、シリコンである、請求項1記載の方法。 - 【請求項3】前記シリコンは、43.1〜65原子%の
範囲の濃度を有する請求項2記載の方法。 - 【請求項4】前記濃度の範囲は、50〜60原子%であ
る、請求項3記載の方法。 - 【請求項5】前記窒化物に化学量論的に加えられる前記
材料は、SiO2 に対して低いエッチング速度を有する
材料である請求項1記載の方法。 - 【請求項6】前記窒化物に化学量論的に加えられる前記
材料は、Al2 O3 、Si2 O3 およびY2 O3 よりな
るグループから選択された材料である請求項5記載の方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US435063 | 1995-05-08 | ||
US08/435,063 US5622596A (en) | 1995-05-08 | 1995-05-08 | High density selective SiO2 :Si3 N4 etching using a stoichiometrically altered nitride etch stop |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08306658A true JPH08306658A (ja) | 1996-11-22 |
JP3193632B2 JP3193632B2 (ja) | 2001-07-30 |
Family
ID=23726810
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10911196A Expired - Fee Related JP3193632B2 (ja) | 1995-05-08 | 1996-04-30 | 酸化物のエッチング方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5622596A (ja) |
EP (1) | EP0742584A3 (ja) |
JP (1) | JP3193632B2 (ja) |
KR (1) | KR100209041B1 (ja) |
TW (1) | TW301777B (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6040619A (en) * | 1995-06-07 | 2000-03-21 | Advanced Micro Devices | Semiconductor device including antireflective etch stop layer |
US5897372A (en) * | 1995-11-01 | 1999-04-27 | Micron Technology, Inc. | Formation of a self-aligned integrated circuit structure using silicon-rich nitride as a protective layer |
US6004875A (en) | 1995-11-15 | 1999-12-21 | Micron Technology, Inc. | Etch stop for use in etching of silicon oxide |
US5973385A (en) * | 1996-10-24 | 1999-10-26 | International Business Machines Corporation | Method for suppressing pattern distortion associated with BPSG reflow and integrated circuit chip formed thereby |
US6136700A (en) * | 1996-12-20 | 2000-10-24 | Texas Instruments Incorporated | Method for enhancing the performance of a contact |
US6001268A (en) * | 1997-06-05 | 1999-12-14 | International Business Machines Corporation | Reactive ion etching of alumina/TiC substrates |
US5880005A (en) * | 1997-10-23 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a tapered profile insulator shape |
US6207575B1 (en) * | 1998-02-20 | 2001-03-27 | Advanced Micro Devices, Inc. | Local interconnect etch characterization using AFM |
US6602434B1 (en) * | 1998-03-27 | 2003-08-05 | Applied Materials, Inc. | Process for etching oxide using hexafluorobutadiene or related fluorocarbons and manifesting a wide process window |
US6063711A (en) * | 1998-04-28 | 2000-05-16 | Taiwan Semiconductor Manufacturing Company | High selectivity etching stop layer for damascene process |
US5880006A (en) * | 1998-05-22 | 1999-03-09 | Vlsi Technology, Inc. | Method for fabrication of a semiconductor device |
JP4776747B2 (ja) * | 1998-11-12 | 2011-09-21 | 株式会社ハイニックスセミコンダクター | 半導体素子のコンタクト形成方法 |
US6268299B1 (en) | 2000-09-25 | 2001-07-31 | International Business Machines Corporation | Variable stoichiometry silicon nitride barrier films for tunable etch selectivity and enhanced hyrogen permeability |
US20040175934A1 (en) * | 2003-03-04 | 2004-09-09 | International Business Machines Corporation | Method for improving etch selectivity effects in dual damascene processing |
US20060045986A1 (en) | 2004-08-30 | 2006-03-02 | Hochberg Arthur K | Silicon nitride from aminosilane using PECVD |
US9293379B2 (en) | 2009-09-03 | 2016-03-22 | Raytheon Company | Semiconductor structure with layers having different hydrogen contents |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4299862A (en) * | 1979-11-28 | 1981-11-10 | General Motors Corporation | Etching windows in thick dielectric coatings overlying semiconductor device surfaces |
US4367119A (en) * | 1980-08-18 | 1983-01-04 | International Business Machines Corporation | Planar multi-level metal process with built-in etch stop |
US4447824A (en) * | 1980-08-18 | 1984-05-08 | International Business Machines Corporation | Planar multi-level metal process with built-in etch stop |
JPS6010644A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置の製造方法 |
US4656729A (en) * | 1985-03-25 | 1987-04-14 | International Business Machines Corp. | Dual electron injection structure and process with self-limiting oxidation barrier |
JPS62205645A (ja) * | 1986-03-06 | 1987-09-10 | Fujitsu Ltd | 半導体装置の製造方法 |
EP0265584A3 (en) * | 1986-10-30 | 1989-12-06 | International Business Machines Corporation | Method and materials for etching silicon dioxide using silicon nitride or silicon rich dioxide as an etch barrier |
US5443998A (en) * | 1989-08-01 | 1995-08-22 | Cypress Semiconductor Corp. | Method of forming a chlorinated silicon nitride barrier layer |
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EP0523856A3 (en) * | 1991-06-28 | 1993-03-17 | Sgs-Thomson Microelectronics, Inc. | Method of via formation for multilevel interconnect integrated circuits |
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US5324690A (en) * | 1993-02-01 | 1994-06-28 | Motorola Inc. | Semiconductor device having a ternary boron nitride film and a method for forming the same |
-
1995
- 1995-05-08 US US08/435,063 patent/US5622596A/en not_active Expired - Fee Related
-
1996
- 1996-01-16 TW TW085100436A patent/TW301777B/zh active
- 1996-04-04 EP EP96480038A patent/EP0742584A3/en not_active Withdrawn
- 1996-04-23 KR KR1019960012358A patent/KR100209041B1/ko not_active IP Right Cessation
- 1996-04-30 JP JP10911196A patent/JP3193632B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0742584A3 (en) | 1997-10-08 |
KR100209041B1 (ko) | 1999-07-15 |
KR960042996A (ko) | 1996-12-21 |
JP3193632B2 (ja) | 2001-07-30 |
TW301777B (ja) | 1997-04-01 |
EP0742584A2 (en) | 1996-11-13 |
US5622596A (en) | 1997-04-22 |
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