JPH07326608A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH07326608A
JPH07326608A JP7048269A JP4826995A JPH07326608A JP H07326608 A JPH07326608 A JP H07326608A JP 7048269 A JP7048269 A JP 7048269A JP 4826995 A JP4826995 A JP 4826995A JP H07326608 A JPH07326608 A JP H07326608A
Authority
JP
Japan
Prior art keywords
film
antireflection film
etching
composition ratio
layer side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7048269A
Other languages
English (en)
Other versions
JP3326663B2 (ja
Inventor
Tetsuji Nagayama
哲治 長山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP04826995A priority Critical patent/JP3326663B2/ja
Publication of JPH07326608A publication Critical patent/JPH07326608A/ja
Application granted granted Critical
Publication of JP3326663B2 publication Critical patent/JP3326663B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Abstract

(57)【要約】 【目的】 遠紫外線リソグラフィにおける良好な反射防
止効果とドライエッチング特性とを両立させる。 【構成】 反射防止膜6をSi組成比の相対的に低いS
iOx 膜からなる下層側反射防止膜6L と相対的に高い
SiOx 膜からなる上層側反射防止膜6U により構成す
る。レジスト・パターン7を形成した後、上層側反射防
止膜6U をSi用のエッチング条件、下層側反射防止膜
L をSiOx 用のエッチング条件で各々エッチングす
る。かかる膜厚方向のSi組成比の変動は、CVD成膜
条件の制御またはSi+ のイオン注入により付与する。 【効果】 上層側反射防止膜6U の方が下層側反射防止
膜6L より屈折率が高く、定在波抑制効果が向上する。
両膜6U ,6L は各々最適な条件でエッチングされるの
で、異方性形状が得られる。反射防止膜6の元素組成は
全体的には単一なので、成膜も容易である。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に簡便なプロセスで容易に成膜でき、かつ十分
な反射防止効果を発揮しながらエッチング特性にも優れ
る反射防止膜を利用して微細パターン形成を行う方法に
関する。
【0002】
【従来の技術】半導体装置の高集積化が加速度的に進行
するに伴い、その最小加工寸法も急速に縮小されてい
る。たとえば、量産ラインに移行されている現世代の1
6MDRAMの最小加工寸法は約0.5μmであるが、
次世代の64MDRAMでは0.35μm以下、次々世
代の256MDRAMでは0.25μm以下に縮小され
るとみられている。
【0003】この微細化度は、マスク・パターンを形成
するフォトリソグラフィ工程の解像度に大きく依存して
いる。0.35μm〜0.25μm(ディープ・サブミ
クロン)クラスの加工では、KrFエキシマ・レーザ光
(波長248nm)等の遠紫外光源が必要となる。しか
し、このような単色光を用いるプロセスではハレーショ
ンや定在波効果によるコントラストや解像度の低下が顕
著に現れるため、下地材料膜からの反射光を弱める目的
で反射防止膜を用いることが不可欠になると考えられて
いる。
【0004】反射防止膜の構成材料としては、従来から
アモルファス・シリコン、ポリシリコン、SiOx 、T
iN、TiON等が用いられている。その構成も単層膜
に限られず、2種類以上の材料を積層した多層膜型の反
射防止膜も知られている。
【0005】たとえば、特開昭63−79322号公報
には、被加工体の表面に屈折率nの小さいSiOx より
なる第1反射防止膜(n=1.5)と、屈折率nの大き
いポリシリコンからなる第2反射防止膜(n=5.0)
とを順次積層し、この上で屈折率nの小さいレジスト膜
(n=1.64)のg線リソグラフィを行って良好な解
像度を得る方法が開示されている。
【0006】さらに近年、本願出願人はg線よりも短波
長の遠紫外領域においてSiON(酸化窒化シリコン)
系材料が良好な光学定数n,k(ただし、n,kは複素
屈折率の実数部と虚数部係数とをそれぞれ表す。)を有
し、単層膜でもエキシマ・レーザ・リソグラフィへ適用
して好適であることを示した。しかも、上記SiON系
材料膜の光学定数は、成膜時のガス組成の制御を通じて
広範囲に変化させることが可能であり、設計の自由度が
高い。このSiON系材料の元素組成比は、おおよそS
i:O:N=2:1:1である。
【0007】
【発明が解決しようとする課題】ところで、かかるフォ
トリソグラフィによりレジスト・マスクのパターニング
を終了した後には、次工程のドライエッチングにおいて
反射防止膜も当然エッチングされる。
【0008】しかしながら、たとえばSiON系材料の
場合、その組成は50%前後をSiが占めていることか
らもわかるように、SiとSiOx (酸化シリコン)と
の中間的である。したがって、エッチング特性もSiと
SiOx の中間的であり、エッチング条件の最適化は必
ずしも容易ではない。このエッチングにおいて生ずる問
題を、図10ないし図12を参照しながら説明する。
【0009】図10ないし図12は、W−ポリサイド膜
25を被覆するSiON反射防止膜26をエッチングす
るプロセスを示すものである。サンプル・ウェハは、図
10に示されるように、Si基板21上にゲート酸化膜
22を介してW−ポリサイド膜25およびSiON反射
防止膜26を順次積層し、さらにその上に所定の形状に
パターニングされたレジスト・マスク27が形成された
ものである。上記W−ポリサイド膜25は、下層側から
順に不純物を含有するポリシリコン膜23とタングステ
ン・シリサイド(WSix )膜24とが順次積層された
ものである。
【0010】いま、このSiON反射防止膜26のエッ
チングを、フルオロカーボン系のエッチング・ガスを用
いてSiOx 用のエッチング条件で行うと、エッチング
速度が非常に遅くなる。これは、SiONがSiOx
りもSiリッチであるために、カーボン系ポリマーの堆
積が過剰となるからである。
【0011】一方、塩素系ガスを用いてSi用のエッチ
ング条件でエッチングすると、レジスト・マスク27の
エッジが次第に後退してゆく。これは、SiONがSi
よりもOリッチであるために、エッチング時に放出され
るO* (酸素ラジカル)の作用でレジスト・マスク27
が浸食されるからである。
【0012】いずれの場合にも、図11に示されるよう
に、エッチング後のSiON反射防止膜26t〔添字t
はテーパ形状(apered)であることを示す。〕
のエッジはテーパー化し、レジスト・マスク27のエッ
ジよりも外側へ突出した状態となる。
【0013】この状態で、W−ポリサイド膜25をたと
えばCl2 /O2 混合ガスを用いてエッチングすると、
イオン照射を受けたSiON反射防止膜26tのエッジ
部からO* が放出され、このO* によりカーボン系の側
壁保護膜がCOx の形で除去されてしまう。この結果、
図12に示されるように、ゲート電極25e〔添字eは
浸触形状(roded)であることを示す。〕には大
きなアンダカットが生じ易くなる。このアンダカット
は、ポリシリコン膜23eよりもWSix 層24eにお
いて顕著であるが、これはWSix 層24eのWがWC
lOx の形で引き抜かれ、エッチング速度が急速に上昇
するからである。このような現象は、オーバーエッチン
グ時に特に顕著となる。
【0014】このように、ゲート電極の形状が劣化する
と、配線抵抗が設計値から外れる他、LDD構造達成用
のサイド・ウォールの形成が困難となる等、様々な問題
が生ずる。
【0015】先の特開昭63−79322号公報に記載
される多層膜型の反射防止膜を用いた場合には、エッチ
ング条件を途中で切り替えれば、上述のようなエッジの
テーパ化は生じず、したがって下地材料膜の異方性加工
を行うことができる。しかし、SiOx とポリシリコン
といった膜質の全く異なる膜を、それぞれ別プロセスに
より成膜する必要が生ずる。また、ポリシリコンのよう
に屈折率n=5もの大きな膜を積層すると、今後の短波
長光源を用いるフォトリソグラフィでは膜内に発生する
定在波の波長が小さくなり過ぎ、反射防止効果を発現さ
せるための膜厚制御が困難となる。
【0016】そこで本発明は、簡便なプロセスで容易に
成膜でき、かつ十分な反射防止効果を発揮しながらエッ
チング特性にも優れる反射防止膜を利用して微細パター
ン形成を行う半導体装置の製造方法を提供することを目
的とする。
【0017】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の目的を達するために提案されるもので
あり、膜厚方向に沿って構成元素の組成比を変動させた
反射防止膜を基板上に成膜する工程と、前記反射防止膜
上にレジスト・パターンを形成する工程と、前記レジス
ト・パターンをマスクとし、前記組成分布に応じて最適
なエッチング条件を選択しながら前記反射防止膜のドラ
イエッチングを行うものである。
【0018】したがって、本発明で成膜される反射防止
膜の組成は、多くの場合、化学量論的組成には従わな
い。
【0019】ここで、上記組成比の変動は、該反射防止
膜が気相成長法により成膜される膜であれば、その成膜
雰囲気を制御することにより付与することができる。た
とえば、CVD法や反応性スパッタリング法において、
原料ガスやスパッタリング・ガスの化学組成や流量比を
成膜時間の経過と共に変更すれば、成膜される反射防止
膜の構成元素の組成比は、膜厚方向に沿った所定の変動
を示すようになる。
【0020】あるいは、イオン注入によれば、反射防止
膜の成膜方法とは無関係に組成比の変動を付与すること
ができる。すなわち、注入するイオン種やイオン加速エ
ネルギーを適宜選択することにより、表面から所望の深
さ、もしくは所望の範囲内において特定の元素の組成比
を高めることができる。なお、イオン注入には、反射防
止膜の結晶構造を破壊してアモルファス化させ、エッチ
ング速度を上昇させるといった付随的効果もある。アモ
ルファス化を起こすことが可能なドース量は、用いるイ
オン種の質量等にもよるが、おおよそ1015/cm2
オーダーである。
【0021】いずれにしても、本発明では反射防止膜の
エッチング途中でエッチング条件を切り替える必要があ
るが、この切り替えのタイミングの判断は、発光スペク
トルのモニタにもとづいて行うか、あるいは予め測定さ
れたエッチング速度にもとづいて時間管理を行う等の方
法により決定することができる。
【0022】ところで、上記組成比の変動は、屈折率の
変動を伴っていても良い。ここで、反射防止効果を考慮
すると、屈折率の高い領域(高屈折率領域)は、反射防
止膜の下層側よりも上層側に設けることが好適である。
この高屈折率領域の屈折率がその上のフォトレジスト塗
膜の屈折率より大であれば、該高屈折率領域は低屈折率
領域(すなわち、基板側の低屈折率領域と通常のフォト
レジスト塗膜)の間に挟まれることになり、その内部で
効果的に多重反射を吸収するようになる。
【0023】本発明において加工される反射防止膜は、
膜厚方向に沿った構成元素の組成比の変動を付与するこ
とによりエッチング特性の改善がみられ、かつフォトリ
ソグラフィに用いられる波長領域で良好な反射防止効果
を発揮する膜であれば、いかなる種類の膜であっても構
わない。
【0024】ただし、遠紫外領域において利用し易い光
学特性を有し、かつSi組成比に応じたエッチング特性
の変化が顕著に現れることを考慮すると、Si化合物膜
が特に好適である。Si化合物膜の代表例としては、S
iOx 膜、SiNx 膜、SiON膜を挙げることができ
る。これらSi化合物膜にSi組成比の変動を付与すれ
ば、Siリッチな領域ほどSi用のドライエッチング条
件で精度良くエッチングできることになる。
【0025】ところで、SiOx 膜、SiNx 膜および
SiON膜に関しては、Si組成比の増大に伴って屈折
率が上昇傾向にあることを本願出願人が以前に見出して
いる。したがって、前記Si組成比を前記反射防止膜の
上層側において下層側におけるよりも大となすことによ
り、上層側の屈折率を大とすることができる。この構成
は、フォトリソグラフィの解像度を改善する上で有利で
ある。
【0026】なお、反射防止膜はその直下の高反射率材
料膜の反射率を低減するために用いられるのが一般的で
あるが、そのさらに下側の高反射率材料膜からの反射率
の低減に用いても良い。たとえば、Al系下層配線膜に
コンタクトをとる目的で透明なSiOx 層間絶縁膜にビ
アホールを形成するためのリソグラフィを行う場合、こ
のSiOx 層間絶縁膜上にSiON系の反射防止膜を形
成し、Al系下層配線膜からの反射を抑えるようにして
も良い。
【0027】
【作用】本発明は、反射防止膜の膜厚方向に沿って構成
元素の組成比を変動させることにより、全体としては所
望の反射防止効果を達成した上で、ドライエッチング特
性の最適化を容易とするものである。上記組成分布は、
気相成長法における成膜雰囲気の制御、あるいはイオン
注入を行うことによりnmオーダーで精密に制御するこ
とができる。しかも、元素組成は反射防止膜全体を通じ
て共通であるため、従来のたとえばSiOx とポリシリ
コンからなる多層型の反射防止膜のように全くの別プロ
セスで成膜する必要がなく、成膜工程を大幅に簡略化す
ることができる。
【0028】特に、SiOx 、SiNx 、SiONとい
ったSi化合物膜を反射防止膜として用い、そのSi組
成比を変動させる場合、Si組成比の大きい領域(Si
リッチな領域)は単結晶シリコンやポリシリコン用のエ
ッチング条件を適用して異方性加工を行うことができ
る。したがって、従来のようなエッジのテーパ化が生じ
ず、下地材料膜の異方性形状の劣化を防止することがで
きる。
【0029】しかも、これらのSi化合物膜はSi組成
比の増大に伴って屈折率が増大する組成領域を有するた
め、この範囲内で適切にSi組成比を変動させれば、反
射防止膜の上層側に屈折率の大きい膜を配することがで
き、優れた定在波抑制効果を発揮させることができる。
【0030】
【実施例】以下、本発明の具体的な実施例について説明
する。
【0031】実施例1 本実施例は、タングステン(W)−ポリサイド・ゲート
電極加工において、W−ポリサイド膜上の反射防止膜を
SiOx 膜にて構成し、そのCVD成膜条件を途中変更
して上層部をSiリッチな組成とし、これをSi用のエ
ッチング条件とSiOx 用のエッチング条件を順次適用
してエッチングした例である。本実施例のプロセスを、
図1ないし図5を参照しながら説明する。
【0032】まず、図1に示されるように、Si基板1
上に厚さ約10nmのゲート酸化膜2を形成し、さらに
各々厚さ50nmのポリシリコン層3とタングステン・
シリサイド(WSix )層4とを積層して厚さ約100
nmのW−ポリサイド膜5を形成した。このウェハを減
圧CVD装置に搬入し、一例として下記の2段階の成膜
条件で反射防止膜6としてSiOx 膜を成膜した。
【0033】〔第1段階〕 SiH4 流量 250 SCCM O2 流量 250 SCCM N2 流量 100 SCCM ガス圧 133 Pa 成膜温度 420 ℃ 成膜時間 2 分 〔第2段階〕 SiH4 流量 400 SCCM O2 流量 50 SCCM N2 流量 100 SCCM ガス圧 133 Pa 成膜温度 420 ℃ 成膜時間 15 秒 上記第1段階では下層側反射防止膜6L 〔添字Lは下層
側(ower)の意。〕として厚さ約45nmのSi
ON膜を成膜した。また第2段階では、SiH4 に対す
るO2 の流量比を大幅に下げることにより、上層側反射
防止膜6U 〔添字Uは上層側(pper)の意。〕と
して厚さ約5nmのSiリッチなSiON膜をそれぞれ
成膜した。以上の2段階の成膜は、同一成膜チャンバ内
でガス流量比を変更するのみで容易に達成可能である。
【0034】次に、化学増幅系フォトレジスト材料(和
光純薬社製:商品名WKR−PT1)とKrFエキシマ
・レーザ・ステッパを用いたフォトリソグラフィを経
て、上記反射防止膜6上にパターン幅約0.35μm
レジスト・パターン7を形成した。このフォトリソグラ
フィにおいては、2層構造を有し、しかも上層側におい
て屈折率が高められてなる上記反射防止膜6の効果によ
り、下地のWSix 層4からの反射光が効率良く減衰さ
れ、良好な形状を有するレジスト・パターン7を形成す
ることができた。
【0035】次に、上記ウェハを有磁場マイクロ波プラ
ズマ・エッチング装置にセットし、一例として下記の条
件で上層側反射防止膜6U をエッチングした。
【0036】 SF6 流量 20 SCCM ガス圧 1.3 Pa マイクロ波出力 800 W(2.45 GH
z) RFバイアス・パワー 20 W(2 MHz) ウェハ載置電極温度 20 ℃(水冷) 上記F系ガスによる低バイアス条件は、Si系材料膜の
エッチングにも適用可能な条件であるが、ここでは上層
側反射防止膜6U の組成がSiリッチであるために、図
3に示されるように、良好な異方性形状を有する上層側
反射防止膜パターン6Ua〔添字aは異方性形状(ni
sotropic)の意。〕が形成された。
【0037】続いて、エッチング条件を一例として下記
のように切り替え、下層側反射防止膜6L をエッチング
した。
【0038】 c−C4 8 流量 50 SCCM ガス圧 0.5 Pa マイクロ波出力 1200 W(2.45 GH
z) RFバイアス・パワー 200 W(2 MHz) ウェハ載置電極温度 20 ℃(水冷) この典型的なSiOx 系材料膜のエッチング条件によ
り、図4に示されるように、良好な異方性形状を有する
下層側反射防止膜パターン6Laが形成された。この結
果、全体としても異方性形状を有する反射防止膜パター
ン6aが形成され、従来のようなエッジのテーパ化は生
じなかった。
【0039】さらに、一例として下記の条件でW−ポリ
サイド膜5をエッチングした。
【0040】 Cl2 流量 72 SCCM O2 流量 8 SCCM ガス圧 0.4 Pa マイクロ波パワー 750 W(2.45 GH
z) RFバイアス・パワー 40 W(2 MHz) ウェハ載置電極温度 0 ℃(アルコール系冷
媒使用) この工程では、既に反射防止膜6が異方性加工されてい
るために、アンダカットを生ずることなく、良好な異方
性形状を有するWSix パターン4aとポリシリコン・
パターン3aからなるゲート電極5aを形成することが
できた。
【0041】実施例2 本実施例では、実施例1と同様のW−ポリサイド・ゲー
ト電極加工において、W−ポリサイド膜上の反射防止膜
をSiON膜にて構成し、そのCVD成膜条件を途中変
更して上層部をSiリッチな組成とし、該反射防止膜を
Si用のエッチング条件とSiOx 用のエッチング条件
を順次適用してエッチングした。参照図面は図1ないし
図5とし、実施例1と共通部分については詳しい説明を
省略する。
【0042】まず、W−ポリサイド膜5の形成までのプ
ロセスを実施例1と同様に行った。次にこのウェハをプ
ラズマCVD装置に搬入し、反射防止膜6であるSiO
N膜を一例として下記の2段階の成膜条件で成膜した。
【0043】〔第1段階〕 SiH4 流量 30 SCCM N2 O流量 70 SCCM ガス圧 400 Pa RFパワー 500 W(13.56 MHz) 成膜温度 360 ℃ 成膜時間 40 秒 〔第2段階〕 SiH4 流量 70 SCCM N2 O流量 30 SCCM ガス圧 400 Pa RFパワー 500 W(13.56 MHz) 成膜温度 360 ℃ 成膜時間 5 秒 上記第1段階では下層側反射防止膜6L 〔添字Lは下層
側(ower)の意。〕として厚さ約45nmのSi
ON膜を、また第2段階では上層側反射防止膜6U 〔添
字Uは上層側(pper)の意。〕として厚さ約5n
mのSiリッチSiON膜をそれぞれ成膜した。
【0044】かかる反射防止膜6上では、エキシマ・レ
ーザ・リソグラフィにより良好な形状を有するレジスト
・パターン7を形成することができた。
【0045】この後の上層側反射防止膜6U と下層側反
射防止膜6L のドライエッチングは、実施例1と同様に
行い、良好な異方性形状を有する反射防止膜パターン6
aを形成することができた。したがって、続くW−ポリ
サイド膜5のエッチングも精度良く行うことができた。
【0046】実施例3 本実施例では、実施例1と同様のSiOx 膜よりなる反
射防止膜6の成膜において、上層側反射防止膜6U を減
圧CVD条件の変更ではなく、イオン注入により形成し
た例である。本実施例のプロセスを、図6および図7を
参照しながら説明する。
【0047】図6は、W−ポリサイド膜5上に反射防止
膜6として厚さ約50nmのSiOx 膜が成膜された状
態を示している。このときの成膜条件は、成膜時間を2
分30秒とした他は実施例1で前述した〔第1段階〕と
同じである。
【0048】次に、このウェハに、一例としてイオン加
速エネルギー10keV、ドーズ量1×1017/cm2
の条件でSi+ のイオン注入を行った。この結果、図7
に示されるように、反射防止膜6の上層側はSiリッチ
なSiOx 膜よりなる上層側反射防止膜6U に変化し、
その下の部分は元の組成のままの下層側反射防止膜6L
として残った。このようにして形成された反射防止膜6
も、優れた定在波抑制効果を示した。
【0049】以降のフォトリソグラフィ、ドライエッチ
ングは実施例1と同様に行った。本実施例においても、
良好な異方性加工を行うことができた。
【0050】実施例4 本実施例では、Al系配線加工において、Al−1%S
i膜上のSiNx 膜よりなる系反射防止膜のCVD成膜
条件を途中変更して上層部をSiリッチな組成とし、こ
れをSi用のエッチング条件とSiNx 用のエッチング
条件を順次適用してエッチングした例である。本実施例
のプロセスを、図8および図9を参照しながら説明す
る。
【0051】まずSiOx 層間絶縁膜11上に厚さ約1
00nmのバリヤメタル14、および厚さ約300nm
のAl−1%Si膜15が形成されたウェハを用意し
た。ここで上記バリヤメタル14は、たとえば下層側か
ら順に厚さ約30nmのTi層12と厚さ約70nmの
TiON層13とが順次積層されたものである。
【0052】次に、このウェハをプラズマCVD装置に
搬入し、一例として下記の2段階の成膜条件で反射防止
膜16としてSiNx 膜を成膜した。
【0053】〔第1段階〕 SiH4 流量 180 SCCM NH3 流量 500 SCCM N2 流量 720 SCCM ガス圧 400 Pa RFパワー 500 W(13.56 MHz) 成膜温度 250 ℃ 成膜時間 40 秒 〔第2段階〕 SiH4 流量 500 SCCM NH3 流量 100 SCCM N2 流量 700 SCCM ガス圧 400 Pa RFパワー 500 W(13.56 MHz) 成膜温度 250 ℃ 成膜時間 5 秒 上記第1段階では下層側反射防止膜16L として厚さ約
45nmのSiNx 膜を、また第2段階では上層側反射
防止膜16U として厚さ約5nmのSiリッチなSiN
x 膜をそれぞれ成膜した。上層側反射防止膜16U の屈
折率は、下層側反射防止膜16L のそれよりも大きかっ
た。
【0054】次に、実施例1と同様のフォトリソグラフ
ィを行い、幅約0.35μmのレジスト・パターン17
を形成した。このフォトリソグラフィでは、Al−1%
Si膜15からの反射光がSiNx 膜からなる反射防止
膜16で効率良く減衰され、微細なレジスト・パターン
17が優れた解像度をもって形成された。
【0055】次に、上記ウェハを有磁場マイクロ波プラ
ズマ・エッチング装置にセットし、まず、Si用のエッ
チング条件で上層側反射防止膜16U を、続いてSiO
x 用のエッチング条件で下層側反射防止膜16L をそれ
ぞれエッチングした。SiNx のエッチングには、基本
的にはSiOx 用のエッチング条件が適用できる。ここ
では、実施例1と同じ条件を採用した。この結果、図9
に示されるように良好な異方性形状を有する上層側反射
防止膜パターン16Uaおよび下層側反射防止膜パターン
16Laが形成され、全体としても異方性形状を有する反
射防止膜パターン16aが形成された。
【0056】この後、一例として下記の条件でAl−1
%Si膜15、およびバリヤメタル14とを一括してエ
ッチングした。
【0057】 BCl3 流量 40 SCCM Cl2 流量 60 SCCM ガス圧 1.3 Pa マイクロ波パワー 950 W(2.45 GH
z) RFバイアス・パワー 50 W(2 MHz) ウェハ載置電極温度 20 ℃(水冷) この工程では、Al−1%Si膜15およびバリヤメタ
ル14のエッチングも、図9に示されるように全て異方
的に進行した。なお、図中、異方性エッチングされた材
料層には、元の符号に添字aを付して表した。従来のよ
うな反射防止膜パターンのテーパ化に起因するアンダカ
ットの発生が防止された。
【0058】以上、本発明を4例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。
【0059】たとえば、SiNx 膜またはSiON膜よ
りなる反射防止膜については、CVD法によるSi組成
比の変動についてのみ説明したが、この変動をイオン注
入により付与しても良い。
【0060】その他、CVD条件、イオン注入条件、ド
ライエッチング装置の種類、ドライエッチング条件、フ
ォトリソグラフィの露光波長、エッチング・サンプルと
なるウェハの構成等は、適宜変更可能である。
【0061】
【発明の効果】以上の説明からも明らかなように、本発
明では反射防止膜にその膜厚方向に沿った構成元素の組
成比の変動を与えることにより、所望の反射防止効果と
良好なドライエッチング特性とを両立させることが可能
となる。特に、Si化合物膜からなる反射防止膜は、次
世代、次々世代の遠紫外線フォトリソグラフィにおいて
優れた定在波抑制効果を発揮する。したがって、本発明
は実用的な手法による反射防止膜の成膜と加工を通じ
て、半導体装置の微細化、高集積化、高信頼化に大きく
貢献するものである。
【図面の簡単な説明】
【図1】本発明をポリサイド・ゲート電極加工に適用し
たプロセス例において、W−ポリサイド膜上に膜厚方向
にSi組成比の変動するSiOx 膜またはSiON膜よ
りなる反射防止膜を形成した状態を示す模式的断面図で
ある。
【図2】前記反射防止膜上にレジスト・パターンを形成
した状態を示す模式的断面図である。
【図3】前記SiOx 反射防止膜中、Siリッチな上層
側反射防止膜を選択的にエッチングした状態を示す模式
的断面図である。
【図4】図3の下層側反射防止膜を選択的にエッチング
した状態を示す模式的断面図である。
【図5】図4のW−ポリサイド膜を異方性エッチングし
た状態を示す模式的断面図である。
【図6】本発明をポリサイド・ゲート電極加工に適用し
た他のプロセス例において、W−ポリサイド膜上に反射
防止膜を形成した状態を示す模式的断面図である。
【図7】図6の反射防止膜にSiのイオン注入を行い、
Siリッチな上層側反射防止膜を形成した状態を示す模
式的断面図である。
【図8】本発明をAl系配線加工に適用したプロセス例
において、Al−1%Si膜上にSiNx 膜からなる反
射防止膜を形成した状態を示す模式的断面図である。
【図9】図8のSiNx 反射防止膜、Al−1%Si
膜、バリヤメタルを順次異方性エッチングした状態を示
す模式的断面図である。
【図10】従来のポリサイド・ゲート電極加工におい
て、SiON反射防止膜を有するドライエッチング前の
ウェハの状態を示す模式的断面図である。
【図11】図10のSiON反射防止膜がテーパ化した
状態を示す模式的断面図である。
【図12】図11のW−ポリサイド膜のオーバーエッチ
ング中に、その異方性形状が劣化した状態を示す模式的
断面図である。
【符号の説明】
1 Si基板 2 ポリシリコン膜 4 WSix 膜 5 W−ポリサイド膜 5a ゲート電極 6,16 反射防止膜 6U ,16U 上層側反射防止膜 6L ,16L 下層側反射防止膜 7,17 レジスト・パターン 11 SiOx 層間絶縁膜 14 バリヤメタル 15 Al−1%Si膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G03F 7/36 H01L 21/027 H01L 21/30 574

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 膜厚方向に沿って構成元素の組成比を変
    動させた反射防止膜を基板上に成膜する工程と、 前記反射防止膜上にレジスト・パターンを形成する工程
    と、 前記レジスト・パターンをマスクとし、前記組成比の変
    動に応じて最適なエッチング条件を選択しながら前記反
    射防止膜のドライエッチングを行う工程とを有すること
    を特徴とする半導体装置の製造方法。
  2. 【請求項2】 前記反射防止膜を気相成長法により成膜
    し、前記組成比の変動を成膜雰囲気の制御により付与す
    ることを特徴とする請求項1記載の半導体装置の製造方
    法。
  3. 【請求項3】 前記組成比の変動を、前記反射防止膜へ
    のイオン注入により付与することを特徴とする請求項1
    記載の半導体装置の製造方法。
  4. 【請求項4】 前記組成比の変動が屈折率の変動を伴う
    ことを特徴とする請求項1記載の半導体装置の製造方
    法。
  5. 【請求項5】 前記反射防止膜はSi化合物膜、前記組
    成比の変動は主としてSi組成比の変動であることを特
    徴とする請求項1記載の半導体装置の製造方法。
  6. 【請求項6】 前記Si組成比を、前記反射防止膜の上
    層側において下層側におけるよりも大となすことを特徴
    とする請求項5記載の半導体装置の製造方法。
JP04826995A 1994-04-05 1995-03-08 半導体装置の製造方法 Expired - Fee Related JP3326663B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP04826995A JP3326663B2 (ja) 1994-04-05 1995-03-08 半導体装置の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP6-66926 1994-04-05
JP6692694 1994-04-05
JP04826995A JP3326663B2 (ja) 1994-04-05 1995-03-08 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH07326608A true JPH07326608A (ja) 1995-12-12
JP3326663B2 JP3326663B2 (ja) 2002-09-24

Family

ID=26388504

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04826995A Expired - Fee Related JP3326663B2 (ja) 1994-04-05 1995-03-08 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3326663B2 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0901156A2 (en) * 1997-08-14 1999-03-10 Lucent Technologies Inc. A semiconductor device having an anti-reflective layer and a method of manufacture thereof
KR19990057271A (ko) * 1997-12-29 1999-07-15 김영환 반도체소자의 패턴형성용 하부막의 형성방법
KR19990084602A (ko) * 1998-05-08 1999-12-06 윤종용 반사방지막을 이용하는 반도체장치의 포토레지스트 패턴 형성방법
KR100283370B1 (ko) * 1997-12-31 2001-04-02 김영환 반도체소자의제조방법
JP2002214793A (ja) * 2001-01-22 2002-07-31 Mitsubishi Electric Corp 反射防止膜及び半導体装置の製造方法
US6586163B1 (en) 1999-06-02 2003-07-01 Semiconductor Leading Edge Technologies Inc. Method of forming fine pattern
JP2006516823A (ja) * 2003-01-29 2006-07-06 フリースケール セミコンダクター インコーポレイテッド 半導体デバイスのためのarc層
JP2006253626A (ja) * 2005-03-09 2006-09-21 Hynix Semiconductor Inc フラッシュメモリ素子のフローティングゲート電極形成方法
JP2010199442A (ja) * 2009-02-26 2010-09-09 Sharp Corp レジストパターンの形成方法、半導体装置の製造方法、固体撮像素子の製造方法、固体撮像素子および電子情報機器
JP5378354B2 (ja) * 2008-09-26 2013-12-25 シャープ株式会社 有機elデバイスおよびその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0901156A2 (en) * 1997-08-14 1999-03-10 Lucent Technologies Inc. A semiconductor device having an anti-reflective layer and a method of manufacture thereof
EP0901156A3 (en) * 1997-08-14 1999-09-01 Lucent Technologies Inc. A semiconductor device having an anti-reflective layer and a method of manufacture thereof
KR19990057271A (ko) * 1997-12-29 1999-07-15 김영환 반도체소자의 패턴형성용 하부막의 형성방법
KR100283370B1 (ko) * 1997-12-31 2001-04-02 김영환 반도체소자의제조방법
KR19990084602A (ko) * 1998-05-08 1999-12-06 윤종용 반사방지막을 이용하는 반도체장치의 포토레지스트 패턴 형성방법
US6586163B1 (en) 1999-06-02 2003-07-01 Semiconductor Leading Edge Technologies Inc. Method of forming fine pattern
JP2002214793A (ja) * 2001-01-22 2002-07-31 Mitsubishi Electric Corp 反射防止膜及び半導体装置の製造方法
JP2006516823A (ja) * 2003-01-29 2006-07-06 フリースケール セミコンダクター インコーポレイテッド 半導体デバイスのためのarc層
JP4712686B2 (ja) * 2003-01-29 2011-06-29 フリースケール セミコンダクター インコーポレイテッド 半導体デバイス製造方法
JP2006253626A (ja) * 2005-03-09 2006-09-21 Hynix Semiconductor Inc フラッシュメモリ素子のフローティングゲート電極形成方法
JP5378354B2 (ja) * 2008-09-26 2013-12-25 シャープ株式会社 有機elデバイスおよびその製造方法
JP2010199442A (ja) * 2009-02-26 2010-09-09 Sharp Corp レジストパターンの形成方法、半導体装置の製造方法、固体撮像素子の製造方法、固体撮像素子および電子情報機器

Also Published As

Publication number Publication date
JP3326663B2 (ja) 2002-09-24

Similar Documents

Publication Publication Date Title
KR100366910B1 (ko) 반도체장치의제조방법
US11031246B2 (en) EUV pattern transfer with ion implantation and reduced impact of resist residue
US6107172A (en) Controlled linewidth reduction during gate pattern formation using an SiON BARC
JP3957319B2 (ja) 半導体ウェーハをエッチングするための方法
KR100531561B1 (ko) 구리 상호 접속 구조 및 그 형성 방법
US7037850B2 (en) Method for fabricating semiconductor device with fine patterns
JPH06140396A (ja) 半導体装置とその製法
JP3342164B2 (ja) 半導体装置およびその製造方法
WO2004032221A1 (en) Hardmask employing multiple layers of silicon oxynitride
US6365320B1 (en) Process for forming anti-reflective film for semiconductor fabrication using extremely short wavelength deep ultraviolet photolithography
KR100925029B1 (ko) 반도체 소자의 제조방법
JPH0786244A (ja) ドライエッチング方法
JP3326663B2 (ja) 半導体装置の製造方法
JPH08306658A (ja) 酸化物のエッチング方法
JP2002231723A (ja) 集積回路の製造における銅被覆のためのバリア層
JP3700231B2 (ja) 接続孔の形成方法
JP3279016B2 (ja) ドライエッチング方法
US6150250A (en) Conductive layer forming method using etching mask with direction <200>
JP3248353B2 (ja) 反射防止膜の設計方法
US6017816A (en) Method of fabricating A1N anti-reflection coating on metal layer
US7033960B1 (en) Multi-chamber deposition of silicon oxynitride film for patterning
JP3235549B2 (ja) 導電層形成法
US6162586A (en) Method for substantially preventing footings in chemically amplified deep ultra violet photoresist layers
JP3505848B2 (ja) 半導体装置およびその製造方法
JPH11204636A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020604

LAPS Cancellation because of no payment of annual fees