JPH083022Y2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH083022Y2 JPH083022Y2 JP986690U JP986690U JPH083022Y2 JP H083022 Y2 JPH083022 Y2 JP H083022Y2 JP 986690 U JP986690 U JP 986690U JP 986690 U JP986690 U JP 986690U JP H083022 Y2 JPH083022 Y2 JP H083022Y2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- thin film
- gate
- film transistor
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Thin Film Transistor (AREA)
Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、液晶表示デバイスなどに用いられる薄膜ト
ランジスタに関するものである。
ランジスタに関するものである。
［従来の技術］ 従来、薄膜トランジスタとして第２図に示すような逆
スタガー型のものがある。この逆スタガー型薄膜トラン
ジスタは、絶縁性基板１上にゲート電極２をスパッタ法
で形成し、このゲート電極２を覆うように窒化シリコン
（SiN）からなるゲート絶縁膜３を形成した後、このゲ
ート絶縁膜３の上に上記ゲート電極２と対向させてｉ型
アモレルファスシリコン（ｉ−ａ−Si）からなるｉ型半
導体層４を形成し、さらにこのｉ型半導体層４の上にｎ
型アモルファスシリコン（ｎ+−ａ−Si）からなるｎ型
半導体層５を介してソース・ドレイン電極６、７を形成
するようにしている。
スタガー型のものがある。この逆スタガー型薄膜トラン
ジスタは、絶縁性基板１上にゲート電極２をスパッタ法
で形成し、このゲート電極２を覆うように窒化シリコン
（SiN）からなるゲート絶縁膜３を形成した後、このゲ
ート絶縁膜３の上に上記ゲート電極２と対向させてｉ型
アモレルファスシリコン（ｉ−ａ−Si）からなるｉ型半
導体層４を形成し、さらにこのｉ型半導体層４の上にｎ
型アモルファスシリコン（ｎ+−ａ−Si）からなるｎ型
半導体層５を介してソース・ドレイン電極６、７を形成
するようにしている。
ところで、絶縁性基板１上に形成されるゲート電極２
は、通常、例えばアルミニウム、クロム、チタンなどが
使用される。
は、通常、例えばアルミニウム、クロム、チタンなどが
使用される。
そこで、逆スタガー型あるいは逆コプラナー型薄膜ト
ランジスタの場合、ゲート電極２としてアルミニウムを
基板１に形成した後、このゲート電極２を覆うようにゲ
ート絶縁膜３を形成するのであるが、この後、ゲート絶
縁膜３を部分的にエッチング除去する場合が考えられ
る。ところが、このゲート絶縁膜３の膜厚は均一でない
ので、ゲート絶縁膜３の膜厚によっては、部分的にオー
バエッチングされる。オーバエッチングされると、ゲー
ト絶縁膜３の下に形成されているゲート電極２にダメー
ジを与えることになる。
ランジスタの場合、ゲート電極２としてアルミニウムを
基板１に形成した後、このゲート電極２を覆うようにゲ
ート絶縁膜３を形成するのであるが、この後、ゲート絶
縁膜３を部分的にエッチング除去する場合が考えられ
る。ところが、このゲート絶縁膜３の膜厚は均一でない
ので、ゲート絶縁膜３の膜厚によっては、部分的にオー
バエッチングされる。オーバエッチングされると、ゲー
ト絶縁膜３の下に形成されているゲート電極２にダメー
ジを与えることになる。
そこで、ゲート絶縁膜３がオーバエッチングされても
ゲート電極２にダメージを与えないようにするため、ゲ
ート電極２を２層構造にすることが考えられている。第
２図の2bは、この金属膜であり、2aは本来のゲート電極
であるアルミニウムなどの低抵抗の第１のゲート金属、
2bはオーバエッチングによって第１のゲート電極にダメ
ージを与えないためのクロムなどの第２のゲート電極で
ある。
ゲート電極２にダメージを与えないようにするため、ゲ
ート電極２を２層構造にすることが考えられている。第
２図の2bは、この金属膜であり、2aは本来のゲート電極
であるアルミニウムなどの低抵抗の第１のゲート金属、
2bはオーバエッチングによって第１のゲート電極にダメ
ージを与えないためのクロムなどの第２のゲート電極で
ある。
［考案が解決しようとする課題］ ところが、このようなゲート電極２を用いると、第１
のゲート金属2aの表面は通常は滑らかで、しかも第２の
ゲート金属2bがクロムのように引張り応力の膜である場
合は、第１のゲート金属2aと第２のゲート金属2bの密着
度が低く、これら間に膜剥がれを生じることがあり、薄
膜トランジスタ製造上での歩留りの低下の原因になる欠
点があった。
のゲート金属2aの表面は通常は滑らかで、しかも第２の
ゲート金属2bがクロムのように引張り応力の膜である場
合は、第１のゲート金属2aと第２のゲート金属2bの密着
度が低く、これら間に膜剥がれを生じることがあり、薄
膜トランジスタ製造上での歩留りの低下の原因になる欠
点があった。
本考案は、上記事情に鑑みてなされたもので、製造上
での歩留りを改善できる薄膜トランジスタを提供するこ
とを目的とする。
での歩留りを改善できる薄膜トランジスタを提供するこ
とを目的とする。
［課題を解決するための手段］ 本考案の薄膜トランジスタは、絶縁性基板上に形成さ
れ、ゲート電極、ゲート絶縁膜、ｉ型半導体層、ｎ型半
導体層およびソース・ドレイン電極より構成される薄膜
トランジスタにおいて上記基板上に形成される上記ゲー
ト電極あるいはソース・ドレイン電極を第１および第２
の金属の２層構造の金属で構成し、且つ第１の金属表面
に凹凸部を形成し、この第１の金属の凹凸部上に第２の
金属を形成したものである。
れ、ゲート電極、ゲート絶縁膜、ｉ型半導体層、ｎ型半
導体層およびソース・ドレイン電極より構成される薄膜
トランジスタにおいて上記基板上に形成される上記ゲー
ト電極あるいはソース・ドレイン電極を第１および第２
の金属の２層構造の金属で構成し、且つ第１の金属表面
に凹凸部を形成し、この第１の金属の凹凸部上に第２の
金属を形成したものである。
［作用］ 本考案の薄膜トランジスタは、基板上に形成されるゲ
ート電極あるいはソース・ドレイン電極を第１および第
２の金属の２層構造の金属で構成し、第１の金属表面に
凹凸部を形成し、この第１の金属の凹凸部上に第２の金
属を形成するようにしたので、第１および第２の金属間
の接触面積を大きくして、これらの密着性を高めること
ができ、膜剥がれを防止でき、薄膜トランジスタの製造
上の歩留りを改善できる。
ート電極あるいはソース・ドレイン電極を第１および第
２の金属の２層構造の金属で構成し、第１の金属表面に
凹凸部を形成し、この第１の金属の凹凸部上に第２の金
属を形成するようにしたので、第１および第２の金属間
の接触面積を大きくして、これらの密着性を高めること
ができ、膜剥がれを防止でき、薄膜トランジスタの製造
上の歩留りを改善できる。
［実施例］ 以下、本考案の一実施例を図面にしたがい説明する。
第１図は、同実施例の逆スタガー型薄膜トランジスタ
の断面を示すものである。図において、11はガラスなど
からなる絶縁性の基板で、この基板11上にゲート電極12
を形成している。
の断面を示すものである。図において、11はガラスなど
からなる絶縁性の基板で、この基板11上にゲート電極12
を形成している。
この場合、ゲート電極12は、まずアルミニウム（Al）
などの低抵抗の第１のゲート金属121を形成し、この第
１のゲート金属121の表面に凹凸部121aを形成する。こ
の第１のゲート金属121表面の凹凸部121aは、アルゴン
（Ar）スパッタエッチングなどのドライエッチング法ま
たは第１のゲート金属121を溶かす酸またはアルカリの
液体をシャワー状にして吹き付けるウェットエッチング
法により形成される。そして、このような第１のゲート
金属121表面の凹凸部121a上にクロムなどの第２のゲー
ト金属122を堆積してゲート電極12を構成する。
などの低抵抗の第１のゲート金属121を形成し、この第
１のゲート金属121の表面に凹凸部121aを形成する。こ
の第１のゲート金属121表面の凹凸部121aは、アルゴン
（Ar）スパッタエッチングなどのドライエッチング法ま
たは第１のゲート金属121を溶かす酸またはアルカリの
液体をシャワー状にして吹き付けるウェットエッチング
法により形成される。そして、このような第１のゲート
金属121表面の凹凸部121a上にクロムなどの第２のゲー
ト金属122を堆積してゲート電極12を構成する。
そして、ゲート電極12を覆うように窒化シリコン（Si
N）からなるゲート絶縁膜13を形成し、さらに、このゲ
ート絶縁膜13の上に、ゲート電極12と対向させてｉ型ア
モルファスシリコン（ｉ−ａ−Si）からなるｉ型半導体
層14を形成し、このｉ型半導体層14の上にｎ型アミルフ
ァスシリコン（ｎ+−ａ−Si）からなるｎ型半導体層15
を介してソース・ドレイン電極16、17を形成し、薄膜ト
ランジスタを完成している。
N）からなるゲート絶縁膜13を形成し、さらに、このゲ
ート絶縁膜13の上に、ゲート電極12と対向させてｉ型ア
モルファスシリコン（ｉ−ａ−Si）からなるｉ型半導体
層14を形成し、このｉ型半導体層14の上にｎ型アミルフ
ァスシリコン（ｎ+−ａ−Si）からなるｎ型半導体層15
を介してソース・ドレイン電極16、17を形成し、薄膜ト
ランジスタを完成している。
しかして、このように構成した薄膜トランジスタは、
絶縁性基板11に形成されるゲート電極12として、第１の
ゲート金属121の表面に凹凸部121aを形成し、この第１
のゲート金属121の凹凸部121a上に第２のゲート金属122
を堆積するようにしており、第１のゲート金属121と第
２のゲート金属122とのとの接触面積を大きくして、こ
れらの密着性を高めることができるようにしたので、第
１のゲート金属121より第２のゲート金属122が膜剥がれ
を防止することができ、このような膜剥がれが原因する
薄膜トランジスタ製造上での歩留りの低下を阻止するこ
とができる。
絶縁性基板11に形成されるゲート電極12として、第１の
ゲート金属121の表面に凹凸部121aを形成し、この第１
のゲート金属121の凹凸部121a上に第２のゲート金属122
を堆積するようにしており、第１のゲート金属121と第
２のゲート金属122とのとの接触面積を大きくして、こ
れらの密着性を高めることができるようにしたので、第
１のゲート金属121より第２のゲート金属122が膜剥がれ
を防止することができ、このような膜剥がれが原因する
薄膜トランジスタ製造上での歩留りの低下を阻止するこ
とができる。
なお、本考案は上記実施例にのみ限定されず、要旨を
変更しない範囲で適宜変形して実施できる。例えば、上
述した実施例では、一貫して逆スタガー型薄膜トランジ
スタのゲート電極について述べたが、逆コプラナー型薄
膜トランジスタにも適用することができ、さらにスタガ
ー型薄膜トランジスタおよび逆コプラナー型薄膜トラン
ジスタのソース・ドレイン電極に適用することもでき
る。
変更しない範囲で適宜変形して実施できる。例えば、上
述した実施例では、一貫して逆スタガー型薄膜トランジ
スタのゲート電極について述べたが、逆コプラナー型薄
膜トランジスタにも適用することができ、さらにスタガ
ー型薄膜トランジスタおよび逆コプラナー型薄膜トラン
ジスタのソース・ドレイン電極に適用することもでき
る。
［考案の効果］ 本考案明の薄膜トランジスタは、絶縁性基板上に形成
され、ゲート電極、ゲート絶縁膜、ｉ型半導体層、ｎ型
半導体層およびソース・ドレイン電極より構成される薄
膜トランジスタにおいて、前記基板上に形成される上記
ゲート電極あるいはソース・ドレイン電極を第１および
第２の金属の２層構造の存続で構成し、且つ第１の金属
表面に凹凸部を形成し、この第１の金属の凹凸部上に第
２の金属を形成するようにしたので、第１および第２の
金属間の接触面積を大きくして、これらの密着性を高め
ることができ、第１の金属に対する第２の金属の膜剥が
れを防止できる。したがって、これらの膜剥がれが原因
する薄膜トランジスタ製造上での歩留りの低下を阻止す
ることができる。
され、ゲート電極、ゲート絶縁膜、ｉ型半導体層、ｎ型
半導体層およびソース・ドレイン電極より構成される薄
膜トランジスタにおいて、前記基板上に形成される上記
ゲート電極あるいはソース・ドレイン電極を第１および
第２の金属の２層構造の存続で構成し、且つ第１の金属
表面に凹凸部を形成し、この第１の金属の凹凸部上に第
２の金属を形成するようにしたので、第１および第２の
金属間の接触面積を大きくして、これらの密着性を高め
ることができ、第１の金属に対する第２の金属の膜剥が
れを防止できる。したがって、これらの膜剥がれが原因
する薄膜トランジスタ製造上での歩留りの低下を阻止す
ることができる。
第１図は、本考案の薄膜トランジスタの一実施例を示す
断面図、第２図は、従来の薄膜トランジスタを示す断面
図である。 11……基板、12……ゲート電極、13……ゲート絶縁膜、
14……ｉ型半導体層、15……ｎ型半導体層、16……ソー
ス・ドレイン電極。
断面図、第２図は、従来の薄膜トランジスタを示す断面
図である。 11……基板、12……ゲート電極、13……ゲート絶縁膜、
14……ｉ型半導体層、15……ｎ型半導体層、16……ソー
ス・ドレイン電極。
Claims (1)
- 【請求項１】絶縁性基板上に形成され、ゲート電極、ゲ
ート絶縁膜、ｉ型半導体層、ｎ型半導体層およびソース
・ドレイン電極より構成される薄膜トランジスタにおい
て、前記基板上に形成される上記ゲート電極あるいはソ
ース・ドレイン電極を第１および第２の金属の２層構造
の金属で構成し、且つ上記第１の金属表面に凹凸部を形
成し、この第１の金属の凹凸部上に上記第２の金属を形
成するようにしたことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP986690U JPH083022Y2 (ja) | 1990-02-05 | 1990-02-05 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP986690U JPH083022Y2 (ja) | 1990-02-05 | 1990-02-05 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03101557U JPH03101557U (ja) | 1991-10-23 |
| JPH083022Y2 true JPH083022Y2 (ja) | 1996-01-29 |
Family
ID=31513452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP986690U Expired - Lifetime JPH083022Y2 (ja) | 1990-02-05 | 1990-02-05 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083022Y2 (ja) |
-
1990
- 1990-02-05 JP JP986690U patent/JPH083022Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03101557U (ja) | 1991-10-23 |
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