JPH08289322A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 伝送線路や，Ａ／Ｄ変換前のローパスフィル
タ等で発生した輝度信号と色差信号などの複数の映像信
号相互間の時間差を吸収する。 【構成】 たとえば，輝度信号には３値水平同期信号Ｙ
Ｈ−ＳＹＮＣと輝度信号成分Ｙを有し，他の映像信号，
たとえば，第１の色差信号ＰB および第２の色差信号Ｐ
R はそれぞれ３値水平同期信号ＣＨ−ＳＹＮＣと色差信
号成分Ｃを有する。これら複数の映像信号に対応してそ
れぞれ独立した複数の位相同期（ＰＬＬ）回路が設けら
れ，輝度信号については３値水平同期信号ＹＨ−ＳＹＮ
Ｃを基準にしたライトイネーブル信号が生成され，３値
水平同期信号ＹＨ−ＳＹＮＣに同期した書き込みクロッ
クで輝度用メモリに書き込まれる。色差信号については
３値水平同期信号ＣＨ−ＳＹＮＣを基準にしたライトイ
ネーブル信号が生成され，３値水平同期信号ＣＨ−ＳＹ
ＮＣに同期した書き込みクロックで色差用メモリに書き
込まれる。輝度用メモリ，色差用メモリからは共通の読
みだしタイミングによりデータが読みだされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，ビデオテープレコーダ
（ＶＴＲ）などに用いられる映像信号処理回路に関する
ものであり，特に，輝度信号と２種の色差信号あるいは
Ｒ，Ｇ，Ｂなど別々のチャンネルを介して伝送される複
数の映像信号相互間の時間差をなくす信号処理を行う映
像信号処理回路に関する。

【０００２】

【従来の技術】ＶＴＲの記録側において，輝度信号Ｙが
時間軸伸長され，２種の色差信号ＰBとＰR とが時間軸
圧縮されて磁気テープなどの記録媒体に記録され，また
ＶＴＲ再生側において，輝度信号が時間軸圧縮され，色
差信号が時間軸伸長されて再生されるものが提案されて
いる。このようなＶＴＲにおいては記録系において，ア
ナログ信号形式の輝度信号および色差信号を一旦ディジ
タル形式の信号に変換した後，時間軸圧縮伸長処理，時
分割多重化処理等をした後，アナログ形式の信号に戻し
て磁気テープに記録する。また再生系において，再生さ
れたアナログ形式の信号をディジタル形式の輝度信号お
よび色差信号に変換し，時分割多重化分離処理，時間軸
圧縮伸長処理等を行った後，アナログ形式の信号に変換
し，アナログ形式の再生映像信号として出力する。この
ような映像信号の処理においては輝度信号と色差信号と
の同期をとる必要がある。しかしながら，輝度信号と色
差信号とは周波数も異なり，伝送線路の遅延，帯域の異
なるローパスフィルタおける遅延差などにより，記録系
における信号処理において，これらの映像信号の相互間
に時間差が生ずる。

【０００３】信号周波数の高いハイビジョン用ＶＴＲに
おいては，特に，輝度信号と色差信号との間の僅かな遅
延差でも画質が低下するという問題が生ずる。特に，ダ
ビングを繰り返すと，これらの僅かな時間差が累積され
ていき大きな時間差となり，ダビングした磁気テープを
再生すると，色が大きくずれたり，見ぐるしい映像とな
る場合がある。

【０００４】このような遅延差を記録側において補正す
る方法としては，入力された映像信号をメモリに記憶す
る段階で，先ず，ローパスフィルタの後段に設けられる
Ａ／Ｄコンバータのサンプリングクロックの周波数を調
整し，次いで，サンプリングクロック周期の分解能では
調整できない部分を，オシロスコープなどで波形を監視
しながら，アナログ遅延線またはディジタル遅延線など
を用いて微調整を行なってメモリに映像信号を記憶する
ことが考えられる。

【０００５】

【発明が解説しようとする課題】しかしながら，かかる
記録側の微調整をオシロスコープなどで波形を監視しな
がら行う方法は調整に時間がかかるという問題がある。
また上記調整方法では，ＶＴＲの回路内に発生する遅延
差を調整するのみであり，ＶＴＲの入力映像信号に初め
から生ずる遅延差を吸収することができないという問題
がある。さらに，たとえば，出荷時または据え付け調整
時に，上記のように微調整を行っても，周囲温度変化ま
たはＶＴＲ内の回路部品の経年変化に基づく調整ずれに
は対応できないという問題がある。量産される民生用Ｖ
ＴＲなどにおいては，使用者自身で調整することは困難
なため上述した問題は特に大きな問題となる。以上，映
像信号として輝度信号と色差信号，そして，ＶＴＲに使
用される映像信号処理回路を例示して述べたが，かかる
問題はこのようなＶＴＲに係わらず，映像信号として
Ｒ，Ｇ，Ｂを用いた他の映像信号処理回路においても上
記同様の問題が発生する。

【０００６】したがって，本発明は，正確かつ容易に映
像信号間に生ずる遅延差を自動的になくし，温度変化ま
たは経年変化に対してもメインテナンス・フリー（保守
不要）な映像信号処理回路を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】上述した問題を解決する
ため，本発明においては，第１の同期信号と第１の映像
信号成分からなる第１のアナログ映像信号と，第２の同
期信号と第２の映像信号成分からなり上記第１のアナロ
グ映像信号と同期すべき第２のアナログ映像信号とを処
理する映像信号処理装置において，上記第１のアナログ
映像信号をＡ／Ｄ変換する第１のＡ／Ｄコンバータと，
上記第１の同期信号に基づく所定の書き込みタイミング
で，上記第１のＡ／Ｄコンバータの出力を記憶すると共
に，記憶したデータを所定の読みだしタイミングで読み
だす第１のメモリと，上記第２のアナログ映像信号をＡ
／Ｄ変換する第２のＡ／Ｄコンバータと，上記第２の同
期信号に基づく所定の書き込みタイミングで，上記第２
のＡ／Ｄコンバータの出力を記憶すると共に，記憶した
データを上記第１のメモリと同じ読みだしタイミングで
読みだす第２メモリとを設けている。

【０００８】また，本発明においては，更に上記第１の
Ａ／Ｄコンバータのサンプリングクロック及び上記第１
のメモリの書き込みクロックとして用いられる第１クロ
ックを上記第１の同期信号に位相同期させるための第１
の位相同期手段と，上記第２のＡ／Ｄコンバータのサン
プリングクロック及び上記第２のメモリの書き込みクロ
ックとして用いられる第２のクロックを上記第２の同期
信号に位相同期させるための第２の位相同期手段とを設
けている。

【０００９】

【作用】第１の映像信号は，その第１の映像信号の同期
信号に同期したサンプリングククロックでＡ／Ｄ変換さ
れ，その同期信号に同期したタイミングで第１のメモリ
に記憶される。また，第２の映像信号は，その第２の映
像信号の同期信号に同期したサンプリングククロックで
Ａ／Ｄ変換され，その同期信号に同期したタイミングで
第２のメモリに記憶される。そして，第１のメモリと第
２のメモリに同じ読みだしタイミング信号を与えると，
時間差の無い映像信号が読み出される。

【００１０】

【実施例】以下，本発明の映像信号処理回路の１実施例
としてハイビジョン用ＶＴＲを例示して添付図面を参照
して述べる。

【００１１】図１は第１実施例の映像信号処理回路を示
し，図２および図３は図１における信号処理波形図を示
す。図１の映像信号処理回路において，輝度信号入力端
子４１にアナログ形式の入力輝度信号ＹＩＮ，色差信号
入力端子４２にアナログ形式の入力色差信号ＣＩＮが印
加される。色差信号ＣＩＮとしては第１の色差信号ＰB
と第２の色差信号ＰR とがあるが，これらの色差信号の
性質は基本的に同じであるから，以下本実施例において
はこれらの第１の色差信号ＰB を色差信号ＣＩＮとして
代表して述べる。したがって，図面および以下の記述に
おいては第２の色差信号ＰR については省略するが，第
２の色差信号ＰR についても第１の色差信号ＰB と同様
の信号処理がおこなわれる。ほぼ１Ｈ（１水平走査期
間）についての入力輝度信号ＹＩＮおよび入力色差信号
ＣＩＮの概略信号形態を図２（ａ），（ｂ）に示す。入
力輝度信号ＹＩＮは３値水平同期信号ＹＨ−ＳＹＮＣと
輝度信号成分Ｙとからなる。同様に，入力色差信号ＣＩ
Ｎは３値水平同期信号ＣＨ−ＳＹＮＣと色差信号成分Ｃ
とからなる。ここで，輝度信号入力端子４１と色差信号
入力端子４２に印加された時点で，ここまでの伝送線路
特性の違い等により，輝度信号成分Ｙの最初と色差信号
成分Ｃの最初とはすでにｔ１の時間差がある。

【００１２】輝度信号の処理回路は，ローパスフィルタ
１，クランプ回路２，Ａ／Ｄコンバータ３，ラインメモ
リ１０，クランプレベル設定回路５，減算回路６，積分
回路７，Ｄ／Ａコンバータ８が図示の如く接続されてい
る。また，同期分離回路１１，水平同期タイミング信号
発生回路１２，同期分離回路１４，位相誤差検出回路１
５，積分回路１６，Ｄ／Ａコンバータ２０，電圧制御系
オシレータ（ＶＣＸＯ）回路１９，１／Ｎ分周回路１
８，メモリ書き込みタイミング信号発生回路２１，およ
び，フレームパルス発生回路２８が図示のごとく接続さ
れている。Ａ／Ｄコンバータ３，同期分離回路１４，位
相誤差検出回路１５，積分回路１６，Ｄ／Ａコンバータ
２０，ＶＣＸＯ回路１９および分周回路１８が位相同期
（ＰＬＬ）回路を構成している。色差信号の処理回路
は，ローパスフィルタ３１，クランプ回路３２，Ａ／Ｄ
コンバータ３３，ラインメモリ３８，クランプレベル設
定回路３４，減算回路３５，積分回路３６，および，Ｄ
／Ａコンバータ３７が図示のごとく接続されている。同
期分離回路２３，位相誤差検出回路２４，積分回路２
５，遅延時間制御回路２６，可変遅延ライン２２，およ
び，メモリ書き込みタイミング信号発生回路２７が図示
のごとく接続されている。Ａ／Ｄコンバータ３３，同期
分離回路２３，位相誤差検出回路２４，積分回路２５，
遅延時間制御回路２６，可変遅延ライン２２がＰＬＬ回
路を構成している。ただし，輝度信号処理側のＰＬＬ回
路がＶＣＸＯ回路１９を含み，周波数の調整により，Ａ
／Ｄコンバータ３のサンプリングクロックとなる輝度ク
ロックＹＣＬＫの位相を輝度信号の３値水平同期信号Ｙ
Ｈ−ＳＹＮＣに同期させるＰＬＬ回路であるのに対し
て，色差信号処理側のＰＬＬ回路は，輝度信号処理系の
分周回路１８からのクロックをＡ／Ｄコンバータ３３の
サンプリングクロックとなる色差クロックＣＣＬＫとし
て用い，可変遅延ライン２２のタップごとに遅延を行う
ことによって，色差クロックＣＣＬＫの位相を色差信号
の３値水平同期信号ＣＨ−ＳＹＮＣに同期させる簡易的
なＰＬＬ回路である。図１において，単線はアナログ信
号線または制御信号線を示し，２重線はディジタル信号
線を示す。

【００１３】ローパスフィルタ１は，たとえば，周波数
２０ＭＨZ の輝度信号ＹＩＮを帯域制限する。またロー
パスフィルタ３１は，たとえば，周波数５ＭＨZ の色差
信号ＣＩＮを帯域制限する。これら入力輝度信号ＹＩＮ
と入力色差信号ＣＩＮとを帯域制限した信号Ｓ１および
信号Ｓ３１を図２（ｃ），（ｆ）に示す。ここで，ロー
パスフィルタ１とローパスフィルタ３１との遅延量が異
なる場合，上述した時間差ｔ１に更にこの遅延量の差が
加わって信号Ｓ１と信号Ｓ３１との時間差は，時間差ｔ
３となる。

【００１４】ローパスフィルタ１で帯域制限された輝度
信号Ｓ１は，クランプ回路２，Ａ／Ｄコンバータ３，ク
ランプレベル設定回路５，減算回路６，積分回路７，お
よび，Ｄ／Ａコンバータ８で構成される輝度信号用クラ
ンプ回路部でクランプされる。この輝度信号用クランプ
回路部は，Ａ／Ｄ変換後にエラー（誤差）を検出するデ
ィジタル負帰還回路構成であり，無調整でオフセット誤
差などをなくして精度を高め，さらに，後に述べる位相
誤差を検出することを容易にしている。Ａ／Ｄコンバー
タ３の入力電圧範囲は，たとえば，０〜−２Ｖの範囲で
あり，Ａ／Ｄコンバータ３はこの電圧範囲を，たとえ
ば，８ビットのディジタル値に変換する。Ａ／Ｄコンバ
ータ３でディジタル量に変換された輝度ディジタル信号
ＹＤＧＳが減算回路６において，クランプレベル設定回
路５からの輝度クランプ設定値ＣＬＡＭＰ１から減じら
れてそれらの間の偏差が求められ，ディジタル式積分回
路７においてその偏差が積分され，積分された偏差がＤ
／Ａコンバータ８でアナログ量に変換されてクランプ回
路２に印加される。クランプ回路２は，かかる偏差補正
を行いつつローパスフィルタ１からの帯域制限された輝
度信号Ｓ１を輝度クランプ設定値ＣＬＡＭＰ１でクラン
プしてＡ／Ｄコンバータ３に出力する。

【００１５】ローパスフィルタ３１で帯域制限された色
差信号Ｓ３１も上記帯域制限された輝度信号Ｓ１と同
様，クランプ回路３２，Ａ／Ｄコンバータ３３，クラン
プレベル設定回路３４，減算回路３５，積分回路３６，
Ｄ／Ａコンバータ３７からなる色差信号用クランプ回路
部によって色差クランプ設定値ＣＬＡＭＰ２にクランプ
される。通常，輝度クランプ設定値ＣＬＡＭＰ１と色差
クランプ設定値ＣＬＡＭＰ２とはクランプレベルが異な
る。

【００１６】ローパスフィルタ１からの帯域制限された
輝度信号Ｓ１はまた，同期分離回路１１に印加される。
同期分離回路１１は３値水平同期信号ＹＨ−ＳＹＮＣを
シンク（同期）チップクランプして同期分離を行い，上
述したＰＬＬ回路とは非同期の水平パルスＨＰを水平同
期タイミング信号発生回路１２に出力し，また，フレー
ムパルスＦＰをフレームパルス発生回路２８に出力す
る。フレームパルス発生回路２８はメモリ書き込みタイ
ミング信号発生回路２１，及びメモリ書き込みタイミン
グ信号発生回路２７にフレームパルスＦＲＭＰＬＳを出
力する。水平パルスＨＰは厳密なタイミングを必要とし
ないクランプおよびディジタル同期分離のウインドー信
号を発生するタイミング信号として使用され，これらの
タイミングはＰＬＬ回路の動作状態の影響を受けない。
水平同期タイミング信号発生回路１２は水平パスルＨＰ
を入力して，ウインドーパルスＳ１２ａを同期分離回路
１４に，ウインドーパルスＳ１２ｂを同期分離回路２３
に出力する。色差信号は，正負両極性の成分を持ってい
るためこのウインドーパルスＳ１２ｂが無いと同期分離
が困難である。入力輝度信号ＹＩＮ内の輝度信号成分Ｙ
は正極性のみであるから３値水平同期信号ＹＨ−ＳＹＮ
Ｃの負極性信号成分を同期分離回路１１で検出して，同
期分離回路１４および同期分離回路２３に上記ウインド
ーパルスＳ１２ａおよびウインドーパルスＳ１２ｂを出
力する。このように同期分離回路１１による同期分離は
補助的に利用されるものであり，厳密な同期分離は，輝
度信号に関しては同期分離回路１４が，色差信号に関し
ては同期分離回路２３がそれぞれ行うようになってい
る。

【００１７】同期分離回路１４は，ウインドーパルスＳ
１２ａによるウインドーをかけてＡ／Ｄコンバータ３か
ら出力された輝度ディジタル信号ＹＤＧＳから垂直同期
信号および１Ｈの半分の期間（Ｈ／２）の３値水平同期
信号ＹＨ−ＳＹＮＣを取り除き，図２（ｄ）に示す輝度
水平パルスＹＨを出力する。。ディジタル同期分離され
た輝度水平パルスＹＨは，メモリ書き込みタイミング信
号発生回路２１に供給される。メモリ書き込みタイミン
グ信号発生回路２１は，供給された輝度水平パルスＹＨ
を基準として，ｔ２時間後にラインメモリ１０へライト
イネーブル信号Ｓ２１（図２（ｅ））を供給する。ライ
ンメモリ１０は，輝度クロックＹＣＬＫを書き込みクロ
ックとし，ライトイネーブル信号Ｓ２１によってライト
イネーブル状態になると，輝度ディジタル信号ＹＤＧＳ
の記憶を行う。色差信号ＣＩＮについても上記輝度信号
ＹＩＮと同様の処理が行われる。Ａ／Ｄコンバータ３３
からの変換出力信号，すなわち，色差ディジタル信号Ｃ
ＤＧＳが同期分離回路２３に印加される。同期分離回路
２３はウインドーパルスＳ１２ｂを用いて同期分離を行
い図２（ｇ）に示す色差水平パルスＣＨを出力する。同
期分離回路２３からの色差水平パルスＣＨはメモリ書き
込みタイミング信号発生回路２７に印加され，メモリ書
き込みタイミング信号発生回路２７は，この色差水平パ
ルスＣＨを基準として，ｔ４時間（ｔ４＝ｔ２である）
後にラインメモリ３８へライトイネーブル信号Ｓ２７
（図２（ｈ））を供給する。ラインメモリ３８は，色差
クロックＣＣＬＫを書き込みクロックとし，ライトイネ
ーブル信号Ｓ２７によってライトイネーブル状態になる
と，色差ディジタル信号ＣＤＧＳの記憶を行う。そして
ラインメモリ１０，３８からはこれらに共通に与えられ
る読み出しクロックＲＤＣＬＫおよび読み出しタイミン
グ信号ＲＤＴＭＧに基づいて，上記記憶された輝度ディ
ジタル信号ＹＤＧＳ，色差ディジタル信号ＣＤＧＳが読
み出される。したがって，読みだされた輝度ディジタル
信号ＹＤＧＳと色差ディジタル信号ＣＤＧＳは，図２
（ｉ），（ｊ）に示すように時間差のないデータとな
る。しかしながら，厳密に言えば，ラインメモリ１０の
書き込みはライトイネーブル状態で，なおかつ輝度クロ
ックＹＣＬＫの立ち上がりが到来した時点で初めて開始
され，また，ラインメモリ３８の書き込みはライトイネ
ーブル状態で，なおかつ色差クロックＣＣＬＫの立ち上
がりが到来した時点で初めて開始されるので，上記のよ
うな処理を行っても，クロック周期単位以下の時間差は
以前として残っている。本実施例では更に輝度信号処理
側のＰＬＬ回路と色差信号処理側のＰＬＬ回路を用い
て，輝度クロックＹＣＬＫ及び色差クロックの位相を制
御することによりこのクロック周期以下の時間差も吸収
するようにしている。まず輝度信号処理側のＰＬＬ回路
の動作を説明する。同期分離回路１４によって同期分離
された輝度水平パルスＹＨはＰＬＬ回路を構成する位相
誤差検出回路１５に印加され，位相誤差検出回路１５は
この輝度水平パルスＹＨが入力された時点のクランプレ
ベル偏差信号Ｓ６を位相誤差として検出する。検出され
た位相誤差はリミッタを有する積分回路１６で積分さ
れ，積分結果がＤ／Ａコンバータ２０でアナログ量に変
換されＶＣＸＯ回路１９にこのＶＣＸＯ回路１９の制御
電圧として印加される。ＶＣＸＯ回路１９は印加された
制御電圧に対応して輝度クロックＹＣＬＫの２倍の周波
数を持つ２Ｙクロック信号２ＹＣＬＫを発生する。この
２Ｙクロック信号２ＹＣＬＫは分周回路１８で１／２に
分周されて位相同期された輝度クロックＹＣＬＫとして
Ａ／Ｄコンバータ３およびラインメモリ１０に印加され
る。すなわち，輝度クロックＹＣＬＫはＡ／Ｄコンバー
タ３のサンプリングクロックとして，そして，ラインメ
モリ１０の書き込みクロックとして用いられる。このよ
うなＰＬＬ回路構成をとることにより輝度信号の３値水
平同期信号ＹＨ−ＳＹＮＣに正確に位相同期した輝度ク
ロックＹＣＬＫが得られる。

【００１８】この位相同期動作の詳細について図３を参
照して述べる。図３（ａ）はクランプ回路２に印加され
るローパスフィルタ１からの帯域制限された輝度信号Ｓ
１の３値水平同期信号ＹＨ−ＳＹＮＣの立ち上がり波形
の拡大図を示す。また図３（ｂ）はＡ／Ｄコンバータ３
に印加される位相調整される前のサンプリングクロック
である輝度クロックＹＣＬＫを示す。これらの図は輝度
信号の３値水平同期信号ＹＨ−ＳＹＮＣが輝度クロック
ＹＣＬＫの立ち上がり時点で輝度クランプ設定値ＣＬＡ
ＭＰ１よりΔＶ１だけずれていることを示している。こ
の偏差ΔＶ１は位相誤差を表すクランプレベル偏差信号
Ｓ６として位相誤差検出回路１５に印加され，この位相
誤差が「０」になるように上記輝度信号用ＰＬＬ回路が
輝度クロックＹＣＬＫの周波数を調整する。３値水平同
期信号ＹＨ−ＳＹＮＣの立ち上がりが輝度クランプ設定
値ＣＬＡＭＰ１に調整された輝度クロックＹＣＬＫを図
３（ｄ）に示す。図３（ｃ）は３値水平同期信号ＹＨ−
ＳＹＮＣを示す。図３（ｄ）の破線は図３（ｂ）に示し
た位相調整前の輝度クロックＹＣＬＫを示し，位相調整
によって時間Δｔ１だけずれている。この例では，図３
（ｂ）に輝度クロックＹＣＬＫの周波数よりも図３
（ｄ）の輝度クロックＹＣＬＫの周波数が高く調整され
ている。これにより，ローパスフィルタ１に入力された
輝度信号ＹＩＮはクランプされ，位相同期がとられた輝
度クロックＹＣＬＫ（図３（ｄ））に基づいて，ローパ
スフィルタ１において帯域制限された輝度信号成分Ｙが
Ａ／Ｄコンバータ３においてサンプリングされ，サンプ
リングされた輝度ディジタル信号ＹＤＧＳが輝度クロッ
クＹＣＬＫに基づいてラインメモリ１０に記憶される。

【００１９】次に色差信号処理側のＰＬＬ回路の動作を
説明する。色差信号ＰＬＬ回路を構成する位相誤差検出
回路２４は，同期分離回路２３により同期分離された色
差水平パスルＣＨが入力された時点でのクランプレベル
偏差信号Ｓ３５を位相誤差として検出する。この位相誤
差は積分回路２５で積分されて遅延時間制御回路２６に
印加される。遅延時間制御回路２６からの遅延時間制御
信号は複数の遅延時間切り換えタップを有する可変遅延
ライン２２に印加され，可変遅延ライン２２は遅延時間
制御回路２６で指定されたタップに応じた遅延時間だけ
分周回路１８からの色差クロックＣＣＬＫを遅延し色差
信号の３値水平同期信号ＣＨ−ＳＹＮＣと同期するよう
に位相調整する。このようにして，色差信号の３値水平
同期信号ＣＨ−ＳＹＮＣと同期するように位相調整され
た色差クロックＣＣＬＫは，Ａ／Ｄコンバータ３３のサ
ンプリングクロックおよびラインメモリ３８の書き込み
クロックとして用いられる。

【００２０】上記色差クロックＣＣＬＫの位相調整動作
を図４に示す。図４（ａ）はローパスフィルタ３１で帯
域制限された色差信号の３値水平同期信号ＣＨ−ＳＹＮ
Ｃの立ち上がりの拡大図であって，補正前の色差クロッ
クＣＣＬＫ（図４（ｂ））の立ち上がり時点における色
差クランプ設定値ＣＬＡＭＰ２との位相誤差ΔＶ２を示
す。図４（ｄ）は色差信号の水平同期信号ＣＨ−ＳＹＮ
Ｃの立ち上がりに同期するように位相調整された色差ク
ロックＣＣＬＫを示す。位相誤差ΔＶ２に応じて可変遅
延ライン２２の遅延量が制御されるため，図４（ｂ）に
示す位相調整前の色差クロックＣＣＬＫ（図４（ｄ）の
破線で示したもの）と図４（ｄ）の実線で示した調整後
の色差クロックＣＣＬＫとは時間Δｔ２だけずれてい
る。

【００２１】以上により，Ａ／Ｄコンバータ３からの輝
度信号成分Ｙに対応する輝度ディジタル信号ＹＤＧＳ
は，輝度信号の３値水平同期信号ＹＨ−ＳＹＮＣに同期
した書き込みタイミングで，しかも輝度信号の３値水平
同期信号ＹＨ−ＳＹＮＣに同期した輝度クロックＹＣＬ
Ｋに基づいてラインメモリ１０に書き込まれる。また，
Ａ／Ｄコンバータ３３からの色差信号成分Ｃに対応する
色差ディジタル信号ＣＤＳＧは，色差信号の３値水平同
期信号ＣＨ−ＳＹＮＣに同期した書き込みタイミング
で，しかも色差信号の３値水平同期信号ＣＨ−ＳＹＮＣ
に同期した色差クロックＣＣＬＫに基づいてラインメモ
リ３８に書き込まれる。

【００２２】そしてラインメモリ１０，３８からはこれ
らに共通に与えられる読み出しクロックＲＤＣＬＫおよ
び読み出しタイミング信号ＲＤＴＭＧに基づいて，上記
記憶された輝度ディジタル信号ＹＤＧＳ，色差ディジタ
ル信号ＣＤＧＳが読み出される。したがって，読みださ
れた輝度ディジタル信号ＹＤＧＳと色差ディジタル信号
ＣＤＧＳは時間差のないデータとなる。その後，輝度デ
ィジタル信号ＹＤＧＳと色差ディジタル信号ＣＤＧＳ
は，例えば時間軸圧縮伸長処理，シャフリング処理，Ｄ
／Ａ変換処理，ＦＭ変調処理等が行われ磁気テープ等の
記録媒体に記録される。

【００２３】尚，図１の同期分離回路２３において同期
分離する際に３値水平同期信号ＣＨ−ＳＹＮＣの有無を
検出するようにし，もし３値水平同期信号ＣＨ−ＳＹＮ
Ｃがドロップアウトしていた場合，可変遅延ライン２２
を適切なプリセット値に固定すれば，すなわち色差信号
のＰＬＬ回路の動作を一時停止するようにすれば，何ら
かの理由により，入力色差信号ＣＩＮの３値水平同期信
号ＣＨ−ＳＹＮＣがドップアウトした場合でも誤作動し
ないようにすることができる。

【００２４】本発明の実施に際しては上述したものの
他，種々の変形形態をとることができる。図５は本発明
の第２実施例の映像信号処理回路を示す。図５の映像信
号処理回路は，図１の可変遅延ライン２２に代えてＶＣ
ＸＯ回路２９，遅延時間制御回路２６に代えてＤ／Ａコ
ンバータ３０を設け，さらに分周回路３９を設け，輝度
信号処理回路系と同様に，色差信号処理回路系にも完全
なＰＬＬ回路を構成させたものである。色差信号処理用
に輝度信号処理回路性と同様に完全なＰＬＬ回路を構成
している。図５に示した回路構成によれば，可変遅延ラ
イン２２に代えてＶＣＸＯ回路２９を用いたＰＬＬ回路
構成にしているから，色差クロックＣＣＬＫの位相を連
続可変とすることができ，より正確に色差信号の３値水
平同期信号ＣＨ−ＳＹＮＣに対して位相同期をとること
ができる。

【００２５】以上の実施例においては，色差信号につい
ては，第１の色差信号ＰB について代表して述べたが，
上述したように第２の色差信号ＰR についても第１の色
差信号ＰB と同様の信号処理が行われる。

【００２６】上述した回路構成は例示に過ぎず，本発明
の実施に際しては，種々の変形形態をとることができ
る。例えば，ラインメモリ１０，３８をＶＴＲの記録系
におけるシャフリング用メモリ，時間軸圧縮，伸長メモ
リに共用することもできる。さらに，図１および図５に
おいては同期分離回路１１から輝度水平パスルＹＨおよ
びフレームパルスＦＰを出力する回路例について述べた
が，同期分離回路１４及び同期分離回路２３がそれのみ
で同期分離可能な構成とすれば，同期分離回路１１およ
び水平同期タイミング信号発生回路１２を除去すること
ができる。

【００２７】上記実施例は，ハイビジョン用ＶＴＲの映
像信号処理に関連づけて述べたが，本発明はハイビジョ
ン用ＶＴＲまたは通常のＶＴＲにその適用が限定される
ものでなく，時間差が生ずる可能性のある２種以上の映
像信号，たとえば，上記輝度信号と第１の色差信号ＰB
および第２の色差信号ＰR の他に，Ｒ，Ｇ，Ｂの映像信
号などの映像信号相互間の位相同期を正確に行い，時間
差がない状態で信号処理する他の種々の回路（装置）に
適用できることは言うまでもない。

【００２８】

【発明の効果】以上に述べたように，本発明によれば，
複数の映像信号のそれぞれが，それぞれの持つ同期信号
に位相同期された状態で記憶手段に記憶され，これを共
通のタイミングで読みだすことにより時間差のない映像
信号を得ることができる。また，これらの位相同期され
て記憶される映像信号成分が自動的に位相同期調整さ
れ，かつ，経年変化，温度変化などに対しても自動調整
される。さらに，本発明の映像信号処理回路は温度変
化，経年変化などに対してもメインテナンス・フリーな
ので，家庭などで大量に使用される民生用映像処理装置
において，常に高品質の映像信号処理が可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例の映像信号処理回路の構成
を示す図である。

【図２】図２（ａ）〜（ｉ）は図１における信号波形を
示す図である。

【図３】図３（ａ）〜（ｄ）は図１における他の信号波
形を示す図である。

【図４】図４（ａ）〜（ｄ）は図１におけるさらに他の
信号波形を示す図である。

【図５】本発明の第２実施例の映像信号処理回路の構成
を示す図である。

【符号の説明】

１，３１ ローパスフィルタ ２，３２ クランプ回路 ３，３３ Ａ／Ｄコンバータ ５，３４ クランプレベル設定回路 ６，３５ 減算回路 ７，３６ 積分回路 ８，３７ Ｄ／Ａコンバータ １０，３８ ラインメモリ １１，１４，２３ 同期分離回路 １２ 水平同期タイミング信号発生回路 １４，２３ 同期分離回路 １５，２４ 位相誤差検出回路 １６，２５ 積分回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１の同期信号と第１の映像信号成分から
   なる第１のアナログ映像信号と，第２の同期信号と第２
   の映像信号成分からなり上記第１のアナログ映像信号と
   同期すべき第２のアナログ映像信号とを処理する映像信
   号処理回路において，上記第１のアナログ映像信号をＡ
   ／Ｄ変換する第１のＡ／Ｄコンバータと，上記第１の同
   期信号に基づく所定の書き込みタイミングで，上記第１
   のＡ／Ｄコンバータの出力を記憶すると共に，記憶した
   データを所定の読みだしタイミングで読みだす第１のメ
   モリと，上記第２のアナログ映像信号をＡ／Ｄ変換する
   第２のＡ／Ｄコンバータと，上記第２の同期信号に基づ
   く所定の書き込みタイミングで，上記第２のＡ／Ｄコン
   バータの出力を記憶すると共に，記憶したデータを上記
   第１のメモリと同じ読みだしタイミングで読みだす第２
   メモリとを有することを特徴とする映像信号処理回路。
2. 【請求項２】上記第１のＡ／Ｄコンバータのサンプリン
   グクロック及び上記第１のメモリの書き込みクロックと
   して用いられる第１クロックを上記第１の同期信号に位
   相同期させるための第１の位相同期手段と，上記第２の
   Ａ／Ｄコンバータのサンプリングクロック及び上記第２
   のメモリの書き込みクロックとして用いられる第２のク
   ロックを上記第２の同期信号に位相同期させるための第
   ２の位相同期手段とを有することを特徴とする請求項１
   に記載の映像信号処理回路