JPH08288791A - アッテネータユニット及びこれを有するステップアッテネータ並びにステップアッテネータを有する電子機器 - Google Patents
アッテネータユニット及びこれを有するステップアッテネータ並びにステップアッテネータを有する電子機器Info
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- H03H11/245—Frequency-independent attenuators using field-effect transistor
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Abstract
(57)【要約】
【目的】 小型かつ高密度で形成でき、かつ簡単に設計
でき、低コストのステップアッテネータを提供する。 【構成】 直列に接続された複数のアッテネータユニッ
トを有し、信号を段階的に減衰するステップアッテネー
タであって、前記複数のアッテネータユニットの各々
は、第１の抵抗と、該第１の抵抗の両側に構成された第
２及び第３の抵抗を含むπ型アッテネータと、前記第１
の抵抗と並列に接続された第１のトランジスタと、前記
第２の抵抗と前記第３の抵抗の結合点と第１の電位との
間に接続された第２のトランジスタとを有し、前記第１
のトランジスタのゲート電圧及び前記第２のトランジス
タのゲート電圧を制御することによって前記アッテネー
タユニットの減衰量を変更できることを特徴とするステ
ップアッテネータ。
でき、低コストのステップアッテネータを提供する。 【構成】 直列に接続された複数のアッテネータユニッ
トを有し、信号を段階的に減衰するステップアッテネー
タであって、前記複数のアッテネータユニットの各々
は、第１の抵抗と、該第１の抵抗の両側に構成された第
２及び第３の抵抗を含むπ型アッテネータと、前記第１
の抵抗と並列に接続された第１のトランジスタと、前記
第２の抵抗と前記第３の抵抗の結合点と第１の電位との
間に接続された第２のトランジスタとを有し、前記第１
のトランジスタのゲート電圧及び前記第２のトランジス
タのゲート電圧を制御することによって前記アッテネー
タユニットの減衰量を変更できることを特徴とするステ
ップアッテネータ。
Description
【０００１】
【産業上の利用分野】本発明は、ステップアッテネータ
に関するものであり、特に、無線装置の高周波信号を減
衰させるためのステップアッテネータに関する。
に関するものであり、特に、無線装置の高周波信号を減
衰させるためのステップアッテネータに関する。
【０００２】
【従来の技術】ステップアッテネータは、減衰量をデジ
タル的に設定することができるアッテネータである。こ
のステップアッテネータは、携帯電話機等の無線装置に
おいて、その送信出力を制御するために広く使用されて
いる。
タル的に設定することができるアッテネータである。こ
のステップアッテネータは、携帯電話機等の無線装置に
おいて、その送信出力を制御するために広く使用されて
いる。
【０００３】図１２は、ステップアッテネータが適用さ
れている無線装置のブロック図を示す。ステップアッテ
ネータ６は、送信回路４と送信電力増幅器８との間に接
続されている。例えば、無線装置の非常に強い出力電力
によって、送信先の無線装置の受信増幅器を飽和させた
り、他の無線装置に干渉を及ぼすような場合に、ステッ
プアッテネータ６に大きな減衰量を設定し無線装置の出
力電力を低減する。
れている無線装置のブロック図を示す。ステップアッテ
ネータ６は、送信回路４と送信電力増幅器８との間に接
続されている。例えば、無線装置の非常に強い出力電力
によって、送信先の無線装置の受信増幅器を飽和させた
り、他の無線装置に干渉を及ぼすような場合に、ステッ
プアッテネータ６に大きな減衰量を設定し無線装置の出
力電力を低減する。
【０００４】ステップアッテネータは、携帯型装置に広
く使用されるため、その小型化、高密度化が要求され
る。また、無線装置への適用のために、広い周波数特性
も要求されている。図１３に、ステップアッテネータの
基本的な構成を示す。ステップアッテネータ２０は、直
列に接続された複数のアッテネータユニット２２ａ、２
２ｂ、２２ｃ（この場合は３つ）から構成されている。
く使用されるため、その小型化、高密度化が要求され
る。また、無線装置への適用のために、広い周波数特性
も要求されている。図１３に、ステップアッテネータの
基本的な構成を示す。ステップアッテネータ２０は、直
列に接続された複数のアッテネータユニット２２ａ、２
２ｂ、２２ｃ（この場合は３つ）から構成されている。
【０００５】各アッテネータユニットは、２組のＳＰＤ
Ｔ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏ
ｕｇｈ）スイッチ２４ａ、２４ｂ、２４ｃと、固定アッ
テネータ２６ａ、２６ｂ、２６ｃから構成されている。
スイッチで、信号を固定アッテネータを通過させるか、
或いは他の経路を通過させるかを選択することによっ
て、アッテネータユニットの減衰量をデジタル的に制御
できる。
Ｔ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏ
ｕｇｈ）スイッチ２４ａ、２４ｂ、２４ｃと、固定アッ
テネータ２６ａ、２６ｂ、２６ｃから構成されている。
スイッチで、信号を固定アッテネータを通過させるか、
或いは他の経路を通過させるかを選択することによっ
て、アッテネータユニットの減衰量をデジタル的に制御
できる。
【０００６】ステップアッテネータにおいて、固定アッ
テネータの減衰量を適切に設定し、また各アッテネータ
ユニットを適切にスイッチングすることによって、任意
の減衰量をデジタル的に設定することができる。図１３
に示すステップアッテネータ２０では、１ｄＢ固定アッ
テネータ２６ａを有するアッテネータユニット２２ａ、
２ｄＢ固定アッテネータ２６ｂを有するアッテネータユ
ニット２２ｂ、及び４ｄＢ固定アッテネータ２６ｃを有
するアッテネータユニット２２ｃで構成されている。こ
のステップアッテネータ２０では、各アッテネータユニ
ットのスイッチング操作によって、０から７ｄＢの減衰
量を、１ｄＢステップで設定することができる。
テネータの減衰量を適切に設定し、また各アッテネータ
ユニットを適切にスイッチングすることによって、任意
の減衰量をデジタル的に設定することができる。図１３
に示すステップアッテネータ２０では、１ｄＢ固定アッ
テネータ２６ａを有するアッテネータユニット２２ａ、
２ｄＢ固定アッテネータ２６ｂを有するアッテネータユ
ニット２２ｂ、及び４ｄＢ固定アッテネータ２６ｃを有
するアッテネータユニット２２ｃで構成されている。こ
のステップアッテネータ２０では、各アッテネータユニ
ットのスイッチング操作によって、０から７ｄＢの減衰
量を、１ｄＢステップで設定することができる。
【０００７】各アッテネータユニットにおいて、固定ア
ッテネータには、一般的にＴ型アッテネータやπ型アッ
テネータが使用されている。図１４に、Ｔ型アッテネー
タを使用した従来のアッテネータユニットの電気回路
図、図１５にπ型アッテネータを使用した従来のアッテ
ネータユニットの電気回路図を示す。
ッテネータには、一般的にＴ型アッテネータやπ型アッ
テネータが使用されている。図１４に、Ｔ型アッテネー
タを使用した従来のアッテネータユニットの電気回路
図、図１５にπ型アッテネータを使用した従来のアッテ
ネータユニットの電気回路図を示す。
【０００８】図１４に示すアッテネータユニット３０
は、Ｔ型アッテネータを構成する３つの抵抗Ｒ３１、Ｒ
３２、Ｒ３３と、スイッチとして２つの電界効果トラン
ジスタ（ＦＥＴ）３２、３４を含んでいる。アッテネー
タユニット３０は、ＦＥＴ３２が非導通でＦＥＴ３４が
導通のとき、Ｔ型アッテネータとして動作し大きな減衰
量を与える。一方、ＥＦＴ３２が導通で、ＦＥＴ３４が
非導通のとき、アッテネータユニット３０の減衰量は小
さくなる。
は、Ｔ型アッテネータを構成する３つの抵抗Ｒ３１、Ｒ
３２、Ｒ３３と、スイッチとして２つの電界効果トラン
ジスタ（ＦＥＴ）３２、３４を含んでいる。アッテネー
タユニット３０は、ＦＥＴ３２が非導通でＦＥＴ３４が
導通のとき、Ｔ型アッテネータとして動作し大きな減衰
量を与える。一方、ＥＦＴ３２が導通で、ＦＥＴ３４が
非導通のとき、アッテネータユニット３０の減衰量は小
さくなる。
【０００９】図１５に示すアッテネータユニット４０
は、π型アッテネータを構成する３つの抵抗Ｒ４１、Ｒ
４２、Ｒ４３と、スイッチとして３つのＦＥＴ４２、４
４、４６を含んでいる。アッテネータユニット４０は、
ＦＥＴ４２が非導通でＦＥＴ４４、４６が導通のとき、
π型アッテネータとして動作し大きな減衰量を与える。
一方、ＥＦＴ４２が導通で、ＦＥＴ４４、４６が非導通
のとき、アッテネータユニット４０の減衰量は小さくな
る。
は、π型アッテネータを構成する３つの抵抗Ｒ４１、Ｒ
４２、Ｒ４３と、スイッチとして３つのＦＥＴ４２、４
４、４６を含んでいる。アッテネータユニット４０は、
ＦＥＴ４２が非導通でＦＥＴ４４、４６が導通のとき、
π型アッテネータとして動作し大きな減衰量を与える。
一方、ＥＦＴ４２が導通で、ＦＥＴ４４、４６が非導通
のとき、アッテネータユニット４０の減衰量は小さくな
る。
【００１０】図１４に示すアッテネータユニット３０の
シャント（分路）側には、ＦＥＴ３４が接続されてお
り、一方、図１５に示すアッテネータユニット４０のシ
ャント側には、ＦＥＴ４４、４６が接続されている。こ
のように、Ｔ型アッテネータのシャント側は、π型アッ
テネータに比べて１つのＦＥＴで構成できるため、ＦＥ
Ｔのオン抵抗の周波数特性やバラツキがアッテネータユ
ニット３０に与える影響は、アッテネータユニット４０
に比べて小さくできる。
シャント（分路）側には、ＦＥＴ３４が接続されてお
り、一方、図１５に示すアッテネータユニット４０のシ
ャント側には、ＦＥＴ４４、４６が接続されている。こ
のように、Ｔ型アッテネータのシャント側は、π型アッ
テネータに比べて１つのＦＥＴで構成できるため、ＦＥ
Ｔのオン抵抗の周波数特性やバラツキがアッテネータユ
ニット３０に与える影響は、アッテネータユニット４０
に比べて小さくできる。
【００１１】しかし、Ｔ型アッテネータを有するアッテ
ネータユニット３０を、大きな減衰量で設計するとき、
シャント側における抵抗値を極めて小さくする必要があ
る。このような極めて小さな抵抗は、広い面積を必要と
すると共に、設計を難しくさせる。
ネータユニット３０を、大きな減衰量で設計するとき、
シャント側における抵抗値を極めて小さくする必要があ
る。このような極めて小さな抵抗は、広い面積を必要と
すると共に、設計を難しくさせる。
【００１２】一方、π型アッテネータを有するアッテネ
ータユニット４０は、上記の問題を克服できるため、ス
テップアッテネータを構成するのに適している。
ータユニット４０は、上記の問題を克服できるため、ス
テップアッテネータを構成するのに適している。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のπ型アッテネータを適用したステップアッテネ
ータには次のような問題点がある。アッテネータユニッ
ト４０のシャント側には２つの電流路があるため、２つ
のＦＥＴが必要であり、装置を小型、高密度で形成する
ことは難しい。従って、ステップアッテネータのサイズ
が、Ｔ型アッテネータを使用する場合に比べて大きくな
る。
た従来のπ型アッテネータを適用したステップアッテネ
ータには次のような問題点がある。アッテネータユニッ
ト４０のシャント側には２つの電流路があるため、２つ
のＦＥＴが必要であり、装置を小型、高密度で形成する
ことは難しい。従って、ステップアッテネータのサイズ
が、Ｔ型アッテネータを使用する場合に比べて大きくな
る。
【００１４】ところで、各アッテネータユニットのスイ
ッチは、常に、オン及びオフするように制御される必要
がある。即ち、各アッテネータユニットには、１つの制
御信号と反転された制御信号とが必要になる。図１３に
示すように、反転された制御信号は、制御信号がインバ
ータ回路２８ａ、２８ｂ、２８ｃで反転されることによ
って生成される。
ッチは、常に、オン及びオフするように制御される必要
がある。即ち、各アッテネータユニットには、１つの制
御信号と反転された制御信号とが必要になる。図１３に
示すように、反転された制御信号は、制御信号がインバ
ータ回路２８ａ、２８ｂ、２８ｃで反転されることによ
って生成される。
【００１５】図１６に、従来のインバータ回路の電気回
路図を示す。インバータ回路５０は、ディプレッション
型ＦＥＴ（Ｄ−ＦＥＴ）５２とエンハンスメント型ＦＥ
Ｔ（Ｅ−ＦＥＴ）５４より構成されている。Ｅ−ＦＥＴ
５４のゲートに入力された信号は、反転されてＥ−ＦＥ
Ｔのドレインから出力される。
路図を示す。インバータ回路５０は、ディプレッション
型ＦＥＴ（Ｄ−ＦＥＴ）５２とエンハンスメント型ＦＥ
Ｔ（Ｅ−ＦＥＴ）５４より構成されている。Ｅ−ＦＥＴ
５４のゲートに入力された信号は、反転されてＥ−ＦＥ
Ｔのドレインから出力される。
【００１６】インバータ回路５０は、２つのＦＥＴを含
んでいるため、プロセス上のバラツキによってインバー
タ回路５０の特性が変動しやすい。従って、そのバラツ
キを吸収するような設計が必要となる。また、２つのＦ
ＥＴのサイズは、ステップアッテネータの回路規模に比
べて無視できるものではなく、それらによって、ステッ
プアッテネータのサイズが大きくなる。
んでいるため、プロセス上のバラツキによってインバー
タ回路５０の特性が変動しやすい。従って、そのバラツ
キを吸収するような設計が必要となる。また、２つのＦ
ＥＴのサイズは、ステップアッテネータの回路規模に比
べて無視できるものではなく、それらによって、ステッ
プアッテネータのサイズが大きくなる。
【００１７】本発明の目的は、小型かつ高密度で形成で
きるステップアッテネータを提供することにある。ま
た、本発明の他の目的は、簡単に設計できるステップア
ッテネータを提供することにある。
きるステップアッテネータを提供することにある。ま
た、本発明の他の目的は、簡単に設計できるステップア
ッテネータを提供することにある。
【００１８】さらに、本発明の目的は、低コストのステ
ップアッテネータを提供することにある。
ップアッテネータを提供することにある。
【００１９】
【課題を解決するための手段】上記課題を解決するため
に本発明では、下記の手段を講じたことを特徴とするも
のである。請求項１記載の発明装置では、信号を減衰す
るためのアッテネータユニットであって、前記アッテネ
ータユニットは、第１の抵抗と、該第１の抵抗の両側に
構成された第２及び第３の抵抗を含むπ型アッテネータ
と、前記第１の抵抗と並列に接続された第１のトランジ
スタと、前記第２の抵抗と前記第３の抵抗の結合点と第
１の電位との間に接続された第２のトランジスタとを有
し、前記第１のトランジスタのゲート電圧及び前記第２
のトランジスタのゲート電圧を制御することによって前
記アッテネータユニットの減衰量を変更できることを特
徴とする。
に本発明では、下記の手段を講じたことを特徴とするも
のである。請求項１記載の発明装置では、信号を減衰す
るためのアッテネータユニットであって、前記アッテネ
ータユニットは、第１の抵抗と、該第１の抵抗の両側に
構成された第２及び第３の抵抗を含むπ型アッテネータ
と、前記第１の抵抗と並列に接続された第１のトランジ
スタと、前記第２の抵抗と前記第３の抵抗の結合点と第
１の電位との間に接続された第２のトランジスタとを有
し、前記第１のトランジスタのゲート電圧及び前記第２
のトランジスタのゲート電圧を制御することによって前
記アッテネータユニットの減衰量を変更できることを特
徴とする。
【００２０】請求項２記載の発明装置では、前記アッテ
ネータユニットは、前記第１のトランジスタのゲート電
圧と前記第２のトランジスタのゲート電圧の少なくとも
１つを制御する制御信号を出力するインバータ回路を有
し、前記インバータ回路は、第１のディプレッション型
ＦＥＴ（Ｄ−ＦＥＴ）と、前記第１のＤ−ＦＥＴのドレ
インと第１の電源電圧との間に接続された第１の抵抗
と、前記第１のＤ−ＦＥＴのソースと第２の電源電圧と
の間に接続された第２の抵抗と、前記第１のＤ−ＦＥＴ
のゲートと前記第２の電源電圧との間に接続された第３
の抵抗とを有し、前記第１のＤ−ＦＥＴのゲートに入力
された前記制御信号が反転され、前記第１のＤ−ＦＥＴ
のドレインから出力されることを特徴とする。
ネータユニットは、前記第１のトランジスタのゲート電
圧と前記第２のトランジスタのゲート電圧の少なくとも
１つを制御する制御信号を出力するインバータ回路を有
し、前記インバータ回路は、第１のディプレッション型
ＦＥＴ（Ｄ−ＦＥＴ）と、前記第１のＤ−ＦＥＴのドレ
インと第１の電源電圧との間に接続された第１の抵抗
と、前記第１のＤ−ＦＥＴのソースと第２の電源電圧と
の間に接続された第２の抵抗と、前記第１のＤ−ＦＥＴ
のゲートと前記第２の電源電圧との間に接続された第３
の抵抗とを有し、前記第１のＤ−ＦＥＴのゲートに入力
された前記制御信号が反転され、前記第１のＤ−ＦＥＴ
のドレインから出力されることを特徴とする。
【００２１】請求項３記載の発明装置では、直列に接続
された複数のアッテネータユニットを有し、信号を段階
的に減衰するステップアッテネータであって、前記複数
のアッテネータユニットの各々は、第１の抵抗と、該第
１の抵抗の両側に構成された第２及び第３の抵抗を含む
π型アッテネータと、前記第１の抵抗と並列に接続され
た第１のトランジスタと、前記第２の抵抗と前記第３の
抵抗の結合点と第１の電位との間に接続された第２のト
ランジスタとを有し、前記第１のトランジスタのゲート
電圧及び前記第２のトランジスタのゲート電圧を制御す
ることによって前記アッテネータユニットの減衰量を変
更できることを特徴とする。
された複数のアッテネータユニットを有し、信号を段階
的に減衰するステップアッテネータであって、前記複数
のアッテネータユニットの各々は、第１の抵抗と、該第
１の抵抗の両側に構成された第２及び第３の抵抗を含む
π型アッテネータと、前記第１の抵抗と並列に接続され
た第１のトランジスタと、前記第２の抵抗と前記第３の
抵抗の結合点と第１の電位との間に接続された第２のト
ランジスタとを有し、前記第１のトランジスタのゲート
電圧及び前記第２のトランジスタのゲート電圧を制御す
ることによって前記アッテネータユニットの減衰量を変
更できることを特徴とする。
【００２２】請求項４記載の発明装置では、前記複数の
アッテネータユニットのうち少なくとも１つは、前記第
１のトランジスタのゲート電圧と前記第２のトランジス
タのゲート電圧の少なくとも１つを制御する制御信号を
出力するインバータ回路を有し、前記インバータ回路
は、第１のディプレッション型ＦＥＴ（Ｄ−ＦＥＴ）
と、前記第１のＤ−ＦＥＴのドレインと第１の電源電圧
との間に接続された第１の抵抗と、前記第１のＤ−ＦＥ
Ｔのソースと第２の電源電圧との間に接続された第２の
抵抗と、前記第１のＤ−ＦＥＴのゲートと前記第２の電
源電圧との間に接続された第３の抵抗とを有し、前記第
１のＤ−ＦＥＴのゲートに入力された前記制御信号が反
転され、前記第１のＤ−ＦＥＴのドレインから出力され
ることを特徴とする。
アッテネータユニットのうち少なくとも１つは、前記第
１のトランジスタのゲート電圧と前記第２のトランジス
タのゲート電圧の少なくとも１つを制御する制御信号を
出力するインバータ回路を有し、前記インバータ回路
は、第１のディプレッション型ＦＥＴ（Ｄ−ＦＥＴ）
と、前記第１のＤ−ＦＥＴのドレインと第１の電源電圧
との間に接続された第１の抵抗と、前記第１のＤ−ＦＥ
Ｔのソースと第２の電源電圧との間に接続された第２の
抵抗と、前記第１のＤ−ＦＥＴのゲートと前記第２の電
源電圧との間に接続された第３の抵抗とを有し、前記第
１のＤ−ＦＥＴのゲートに入力された前記制御信号が反
転され、前記第１のＤ−ＦＥＴのドレインから出力され
ることを特徴とする。
【００２３】請求項５記載の発明装置では、少なくとも
１つの第１のアッテネータユニットと、少なくとも１つ
の第２のアッテネータユニットとを有し、信号を段階的
に減衰するステップアッテネータであって、前記第１の
アッテネータユニットは、第１の抵抗と、該第１の抵抗
の両側に構成された第２及び第３の抵抗を含む第１のπ
型アッテネータと、前記第１の抵抗と並列に接続された
第１のトランジスタと、前記第２の抵抗と前記第３の抵
抗の結合点と第１の電位との間に接続された第２のトラ
ンジスタとを有し、前記第１のトランジスタのゲート電
圧及び前記第２のトランジスタのゲート電圧を制御する
ことによって前記第２のアッテネータユニットの減衰量
を変更でき、また、前記第２のアッテネータユニット
は、第４の抵抗と、該第４の抵抗の両側に接続された第
５及び第６の抵抗を含む第２のπ型アッテネータと、前
記第４の抵抗と並列に接続された第３のトランジスタ
と、前記第５の抵抗と第１の電位との間に接続された第
４のトランジスタと前記第６の抵抗と第１の電位との間
に接続された第５のトランジスタとを有し、前記第３の
トランジスタのゲート電圧、前記第４のトランジスタの
ゲート電圧、及び前記第５のトランジスタのゲート電圧
を制御することによって前記第２のアッテネータユニッ
トの減衰量を変更でき、前記第１のアッテネータユニッ
トの減衰量は、前記第２のアッテネータユニットの減衰
量よりも小さいことを特徴とする。
１つの第１のアッテネータユニットと、少なくとも１つ
の第２のアッテネータユニットとを有し、信号を段階的
に減衰するステップアッテネータであって、前記第１の
アッテネータユニットは、第１の抵抗と、該第１の抵抗
の両側に構成された第２及び第３の抵抗を含む第１のπ
型アッテネータと、前記第１の抵抗と並列に接続された
第１のトランジスタと、前記第２の抵抗と前記第３の抵
抗の結合点と第１の電位との間に接続された第２のトラ
ンジスタとを有し、前記第１のトランジスタのゲート電
圧及び前記第２のトランジスタのゲート電圧を制御する
ことによって前記第２のアッテネータユニットの減衰量
を変更でき、また、前記第２のアッテネータユニット
は、第４の抵抗と、該第４の抵抗の両側に接続された第
５及び第６の抵抗を含む第２のπ型アッテネータと、前
記第４の抵抗と並列に接続された第３のトランジスタ
と、前記第５の抵抗と第１の電位との間に接続された第
４のトランジスタと前記第６の抵抗と第１の電位との間
に接続された第５のトランジスタとを有し、前記第３の
トランジスタのゲート電圧、前記第４のトランジスタの
ゲート電圧、及び前記第５のトランジスタのゲート電圧
を制御することによって前記第２のアッテネータユニッ
トの減衰量を変更でき、前記第１のアッテネータユニッ
トの減衰量は、前記第２のアッテネータユニットの減衰
量よりも小さいことを特徴とする。
【００２４】請求項６記載の発明装置では、前記ステッ
プアッテネータは、前記第１のトランジスタのゲート電
圧、前記第２のトランジスタのゲート電圧、前記第３の
トランジスタのゲート電圧、前記第４のトランジスタの
ゲート電圧、前記第５のトランジスタのゲート電圧のう
ち少なくとも１つを制御する制御信号を出力するインバ
ータ回路を有し、前記インバータ回路は、第１のディプ
レッション型ＦＥＴ（Ｄ−ＦＥＴ）と、前記第１のＤ−
ＦＥＴのドレインと第１の電源電圧との間に接続された
第１の抵抗と、前記第１のＤ−ＦＥＴのソースと第２の
電源電圧との間に接続された第２の抵抗と、前記第１の
Ｄ−ＦＥＴのゲートと前記第２の電源電圧との間に接続
された第３の抵抗とを有し、前記第１のＤ−ＦＥＴのゲ
ートに入力された前記制御信号が反転され、前記第１の
Ｄ−ＦＥＴのドレインから出力されることを特徴とす
る。
プアッテネータは、前記第１のトランジスタのゲート電
圧、前記第２のトランジスタのゲート電圧、前記第３の
トランジスタのゲート電圧、前記第４のトランジスタの
ゲート電圧、前記第５のトランジスタのゲート電圧のう
ち少なくとも１つを制御する制御信号を出力するインバ
ータ回路を有し、前記インバータ回路は、第１のディプ
レッション型ＦＥＴ（Ｄ−ＦＥＴ）と、前記第１のＤ−
ＦＥＴのドレインと第１の電源電圧との間に接続された
第１の抵抗と、前記第１のＤ−ＦＥＴのソースと第２の
電源電圧との間に接続された第２の抵抗と、前記第１の
Ｄ−ＦＥＴのゲートと前記第２の電源電圧との間に接続
された第３の抵抗とを有し、前記第１のＤ−ＦＥＴのゲ
ートに入力された前記制御信号が反転され、前記第１の
Ｄ−ＦＥＴのドレインから出力されることを特徴とす
る。
【００２５】請求項７記載の発明装置では、第１のディ
プレッション型ＦＥＴ（Ｄ−ＦＥＴ）と、前記第１のＤ
−ＦＥＴのドレインと第１の電源電圧との間に接続され
た第１の抵抗と、前記第１のＤ−ＦＥＴのソースと第２
の電源電圧との間に接続された第２の抵抗と、前記第１
のＤ−ＦＥＴのゲートと前記第２の電源電圧との間に接
続された第３の抵抗とを有し、前記第１のＤ−ＦＥＴの
ゲートに入力された信号が反転され、前記第１のＤ−Ｆ
ＥＴのドレインから出力されることを特徴とする。
プレッション型ＦＥＴ（Ｄ−ＦＥＴ）と、前記第１のＤ
−ＦＥＴのドレインと第１の電源電圧との間に接続され
た第１の抵抗と、前記第１のＤ−ＦＥＴのソースと第２
の電源電圧との間に接続された第２の抵抗と、前記第１
のＤ−ＦＥＴのゲートと前記第２の電源電圧との間に接
続された第３の抵抗とを有し、前記第１のＤ−ＦＥＴの
ゲートに入力された信号が反転され、前記第１のＤ−Ｆ
ＥＴのドレインから出力されることを特徴とする。
【００２６】請求項８記載の発明装置では、信号を段階
的に減衰するステップアッテネータと、該ステップアッ
テネータの出力側に接続された増幅器とを有する増幅器
モジュールであって、前記ステップアッテネータは、直
列に接続された複数のアッテネータユニットからなり、
前記複数のアッテネータユニットの各々は、第１の抵抗
と、該第１の抵抗の両側に構成された第２及び第３の抵
抗を含むπ型アッテネータと、前記第１の抵抗と並列に
接続された第１のトランジスタと、前記第２の抵抗と前
記第３の抵抗の結合点と第１の電位との間に接続された
第２のトランジスタとを有し、前記第１のトランジスタ
のゲート電圧及び前記第２のトランジスタのゲート電圧
を制御することによって前記アッテネータユニットの減
衰量を変更できることを特徴とする。
的に減衰するステップアッテネータと、該ステップアッ
テネータの出力側に接続された増幅器とを有する増幅器
モジュールであって、前記ステップアッテネータは、直
列に接続された複数のアッテネータユニットからなり、
前記複数のアッテネータユニットの各々は、第１の抵抗
と、該第１の抵抗の両側に構成された第２及び第３の抵
抗を含むπ型アッテネータと、前記第１の抵抗と並列に
接続された第１のトランジスタと、前記第２の抵抗と前
記第３の抵抗の結合点と第１の電位との間に接続された
第２のトランジスタとを有し、前記第１のトランジスタ
のゲート電圧及び前記第２のトランジスタのゲート電圧
を制御することによって前記アッテネータユニットの減
衰量を変更できることを特徴とする。
【００２７】請求項９記載の発明装置では、信号を段階
的に減衰するステップアッテネータと、該ステップアッ
テネータの出力側に接続された増幅器とを有する増幅器
モジュールであって、前記ステップアッテネータは、少
なくとも１つの第１のアッテネータユニットと、少なく
とも１つの第２のアッテネータユニットとからなり、前
記第１のアッテネータユニットは、第１の抵抗と、該第
１の抵抗の両側に構成された第２及び第３の抵抗を含む
第１のπ型アッテネータと、前記第１の抵抗と並列に接
続された第１のトランジスタと、前記第２の抵抗と前記
第３の抵抗の結合点と第１の電位との間に接続された第
２のトランジスタとを有し、前記第１のトランジスタの
ゲート電圧及び前記第２のトランジスタのゲート電圧を
制御することによって前記第２のアッテネータユニット
の減衰量を変更でき、また、前記第２のアッテネータユ
ニットは、第４の抵抗と、該第４の抵抗の両側に接続さ
れた第５及び第６の抵抗を含む第２のπ型アッテネータ
と、前記第４の抵抗と並列に接続された第３のトランジ
スタと、前記第５の抵抗と第１の電位との間に接続され
た第４のトランジスタと前記第６の抵抗と第１の電位と
の間に接続された第５のトランジスタとを有し、前記第
３のトランジスタのゲート電圧、前記第４のトランジス
タのゲート電圧、及び前記第５のトランジスタのゲート
電圧を制御することによって前記第２のアッテネータユ
ニットの減衰量を変更でき、前記第１のアッテネータユ
ニットの減衰量は、前記第２のアッテネータユニットの
減衰量よりも小さいことを特徴とする。
的に減衰するステップアッテネータと、該ステップアッ
テネータの出力側に接続された増幅器とを有する増幅器
モジュールであって、前記ステップアッテネータは、少
なくとも１つの第１のアッテネータユニットと、少なく
とも１つの第２のアッテネータユニットとからなり、前
記第１のアッテネータユニットは、第１の抵抗と、該第
１の抵抗の両側に構成された第２及び第３の抵抗を含む
第１のπ型アッテネータと、前記第１の抵抗と並列に接
続された第１のトランジスタと、前記第２の抵抗と前記
第３の抵抗の結合点と第１の電位との間に接続された第
２のトランジスタとを有し、前記第１のトランジスタの
ゲート電圧及び前記第２のトランジスタのゲート電圧を
制御することによって前記第２のアッテネータユニット
の減衰量を変更でき、また、前記第２のアッテネータユ
ニットは、第４の抵抗と、該第４の抵抗の両側に接続さ
れた第５及び第６の抵抗を含む第２のπ型アッテネータ
と、前記第４の抵抗と並列に接続された第３のトランジ
スタと、前記第５の抵抗と第１の電位との間に接続され
た第４のトランジスタと前記第６の抵抗と第１の電位と
の間に接続された第５のトランジスタとを有し、前記第
３のトランジスタのゲート電圧、前記第４のトランジス
タのゲート電圧、及び前記第５のトランジスタのゲート
電圧を制御することによって前記第２のアッテネータユ
ニットの減衰量を変更でき、前記第１のアッテネータユ
ニットの減衰量は、前記第２のアッテネータユニットの
減衰量よりも小さいことを特徴とする。
【００２８】請求項１０記載の発明装置では、送信信号
を生成する送信回路と、前記送信信号を段階的に減衰す
るステップアッテネータと、該ステップアッテネータを
通過した前記送信信号を増幅する増幅器とを有する送信
機モジュールであって、前記ステップアッテネータは、
直列に接続された複数のアッテネータユニットからな
り、前記複数のアッテネータユニットの各々は、第１の
抵抗と、該第１の抵抗の両側に構成された第２及び第３
の抵抗を含むπ型アッテネータと、前記第１の抵抗と並
列に接続された第１のトランジスタと、前記第２の抵抗
と前記第３の抵抗の結合点と第１の電位との間に接続さ
れた第２のトランジスタとを有し、前記第１のトランジ
スタのゲート電圧及び前記第２のトランジスタのゲート
電圧を制御することによって前記アッテネータユニット
の減衰量を変更できることを特徴とする。
を生成する送信回路と、前記送信信号を段階的に減衰す
るステップアッテネータと、該ステップアッテネータを
通過した前記送信信号を増幅する増幅器とを有する送信
機モジュールであって、前記ステップアッテネータは、
直列に接続された複数のアッテネータユニットからな
り、前記複数のアッテネータユニットの各々は、第１の
抵抗と、該第１の抵抗の両側に構成された第２及び第３
の抵抗を含むπ型アッテネータと、前記第１の抵抗と並
列に接続された第１のトランジスタと、前記第２の抵抗
と前記第３の抵抗の結合点と第１の電位との間に接続さ
れた第２のトランジスタとを有し、前記第１のトランジ
スタのゲート電圧及び前記第２のトランジスタのゲート
電圧を制御することによって前記アッテネータユニット
の減衰量を変更できることを特徴とする。
【００２９】請求項１１記載の発明装置では、送信信号
を生成する送信回路と、前記送信信号を段階的に減衰す
るステップアッテネータと、該ステップアッテネータを
通過した前記送信信号を増幅する増幅器とを有する送信
機モジュールであって、前記ステップアッテネータは、
少なくとも１つの第１のアッテネータユニットと、少な
くとも１つの第２のアッテネータユニットとからなり、
前記第１のアッテネータユニットは、第１の抵抗と、該
第１の抵抗の両側に構成された第２及び第３の抵抗を含
む第１のπ型アッテネータと、前記第１の抵抗と並列に
接続された第１のトランジスタと、前記第２の抵抗と前
記第３の抵抗の結合点と第１の電位との間に接続された
第２のトランジスタとを有し、前記第１のトランジスタ
のゲート電圧及び前記第２のトランジスタのゲート電圧
を制御することによって前記第２のアッテネータユニッ
トの減衰量を変更でき、また、前記第２のアッテネータ
ユニットは、第４の抵抗と、該第４の抵抗の両側に接続
された第５及び第６の抵抗を含む第２のπ型アッテネー
タと、前記第４の抵抗と並列に接続された第３のトラン
ジスタと、前記第５の抵抗と第１の電位との間に接続さ
れた第４のトランジスタと前記第６の抵抗と第１の電位
との間に接続された第５のトランジスタとを有し、前記
第３のトランジスタのゲート電圧、前記第４のトランジ
スタのゲート電圧、及び前記第５のトランジスタのゲー
ト電圧を制御することによって前記第２のアッテネータ
ユニットの減衰量を変更でき、前記第１のアッテネータ
ユニットの減衰量は、前記第２のアッテネータユニット
の減衰量よりも小さいことを特徴とする。
を生成する送信回路と、前記送信信号を段階的に減衰す
るステップアッテネータと、該ステップアッテネータを
通過した前記送信信号を増幅する増幅器とを有する送信
機モジュールであって、前記ステップアッテネータは、
少なくとも１つの第１のアッテネータユニットと、少な
くとも１つの第２のアッテネータユニットとからなり、
前記第１のアッテネータユニットは、第１の抵抗と、該
第１の抵抗の両側に構成された第２及び第３の抵抗を含
む第１のπ型アッテネータと、前記第１の抵抗と並列に
接続された第１のトランジスタと、前記第２の抵抗と前
記第３の抵抗の結合点と第１の電位との間に接続された
第２のトランジスタとを有し、前記第１のトランジスタ
のゲート電圧及び前記第２のトランジスタのゲート電圧
を制御することによって前記第２のアッテネータユニッ
トの減衰量を変更でき、また、前記第２のアッテネータ
ユニットは、第４の抵抗と、該第４の抵抗の両側に接続
された第５及び第６の抵抗を含む第２のπ型アッテネー
タと、前記第４の抵抗と並列に接続された第３のトラン
ジスタと、前記第５の抵抗と第１の電位との間に接続さ
れた第４のトランジスタと前記第６の抵抗と第１の電位
との間に接続された第５のトランジスタとを有し、前記
第３のトランジスタのゲート電圧、前記第４のトランジ
スタのゲート電圧、及び前記第５のトランジスタのゲー
ト電圧を制御することによって前記第２のアッテネータ
ユニットの減衰量を変更でき、前記第１のアッテネータ
ユニットの減衰量は、前記第２のアッテネータユニット
の減衰量よりも小さいことを特徴とする。
【００３０】請求項１２記載の発明装置では、受信信号
を段階的に減衰するステップアッテネータと、該ステッ
プアッテネータを通過した受信信号を増幅する受信増幅
器と、増幅された受信信号を受信する受信回路とを有す
る受信機モジュールであって、前記ステップアッテネー
タは、直列に接続された複数のアッテネータユニットか
らなり、前記複数のアッテネータユニットの各々は、第
１の抵抗と、該第１の抵抗の両側に構成された第２及び
第３の抵抗を含むπ型アッテネータと、前記第１の抵抗
と並列に接続された第１のトランジスタと、前記第２の
抵抗と前記第３の抵抗の結合点と第１の電位との間に接
続された第２のトランジスタとを有し、前記第１のトラ
ンジスタのゲート電圧及び前記第２のトランジスタのゲ
ート電圧を制御することによって前記アッテネータユニ
ットの減衰量を変更できることを特徴とする。
を段階的に減衰するステップアッテネータと、該ステッ
プアッテネータを通過した受信信号を増幅する受信増幅
器と、増幅された受信信号を受信する受信回路とを有す
る受信機モジュールであって、前記ステップアッテネー
タは、直列に接続された複数のアッテネータユニットか
らなり、前記複数のアッテネータユニットの各々は、第
１の抵抗と、該第１の抵抗の両側に構成された第２及び
第３の抵抗を含むπ型アッテネータと、前記第１の抵抗
と並列に接続された第１のトランジスタと、前記第２の
抵抗と前記第３の抵抗の結合点と第１の電位との間に接
続された第２のトランジスタとを有し、前記第１のトラ
ンジスタのゲート電圧及び前記第２のトランジスタのゲ
ート電圧を制御することによって前記アッテネータユニ
ットの減衰量を変更できることを特徴とする。
【００３１】請求項１３記載の発明装置では、受信信号
を段階的に減衰するステップアッテネータと、該ステッ
プアッテネータを通過した受信信号を増幅する受信増幅
器と、増幅された受信信号を受信する受信回路とを有す
る受信機モジュールであって、前記ステップアッテネー
タは、少なくとも１つの第１のアッテネータユニット
と、少なくとも１つの第２のアッテネータユニットとか
らなり、前記第１のアッテネータユニットは、第１の抵
抗と、該第１の抵抗の両側に構成された第２及び第３の
抵抗を含む第１のπ型アッテネータと、前記第１の抵抗
と並列に接続された第１のトランジスタと、前記第２の
抵抗と前記第３の抵抗の結合点と第１の電位との間に接
続された第２のトランジスタとを有し、前記第１のトラ
ンジスタのゲート電圧及び前記第２のトランジスタのゲ
ート電圧を制御することによって前記第２のアッテネー
タユニットの減衰量を変更でき、また、前記第２のアッ
テネータユニットは、第４の抵抗と、該第４の抵抗の両
側に接続された第５及び第６の抵抗を含む第２のπ型ア
ッテネータと、前記第４の抵抗と並列に接続された第３
のトランジスタと、前記第５の抵抗と第１の電位との間
に接続された第４のトランジスタと前記第６の抵抗と第
１の電位との間に接続された第５のトランジスタとを有
し、前記第３のトランジスタのゲート電圧、前記第４の
トランジスタのゲート電圧、及び前記第５のトランジス
タのゲート電圧を制御することによって前記第２のアッ
テネータユニットの減衰量を変更でき、前記第１のアッ
テネータユニットの減衰量は、前記第２のアッテネータ
ユニットの減衰量よりも小さいことを特徴とする。
を段階的に減衰するステップアッテネータと、該ステッ
プアッテネータを通過した受信信号を増幅する受信増幅
器と、増幅された受信信号を受信する受信回路とを有す
る受信機モジュールであって、前記ステップアッテネー
タは、少なくとも１つの第１のアッテネータユニット
と、少なくとも１つの第２のアッテネータユニットとか
らなり、前記第１のアッテネータユニットは、第１の抵
抗と、該第１の抵抗の両側に構成された第２及び第３の
抵抗を含む第１のπ型アッテネータと、前記第１の抵抗
と並列に接続された第１のトランジスタと、前記第２の
抵抗と前記第３の抵抗の結合点と第１の電位との間に接
続された第２のトランジスタとを有し、前記第１のトラ
ンジスタのゲート電圧及び前記第２のトランジスタのゲ
ート電圧を制御することによって前記第２のアッテネー
タユニットの減衰量を変更でき、また、前記第２のアッ
テネータユニットは、第４の抵抗と、該第４の抵抗の両
側に接続された第５及び第６の抵抗を含む第２のπ型ア
ッテネータと、前記第４の抵抗と並列に接続された第３
のトランジスタと、前記第５の抵抗と第１の電位との間
に接続された第４のトランジスタと前記第６の抵抗と第
１の電位との間に接続された第５のトランジスタとを有
し、前記第３のトランジスタのゲート電圧、前記第４の
トランジスタのゲート電圧、及び前記第５のトランジス
タのゲート電圧を制御することによって前記第２のアッ
テネータユニットの減衰量を変更でき、前記第１のアッ
テネータユニットの減衰量は、前記第２のアッテネータ
ユニットの減衰量よりも小さいことを特徴とする。
【００３２】請求項１４記載の発明装置では、データを
処理するデータ処理部と、変復調部と、送信回路及び受
信回路を有する高周波部と、アンテナとを有する無線カ
ードであって、前記無線カードはデータ処理装置に挿入
され他の装置と前記データを通信し、前記ステップアッ
テネータは、直列に接続された複数のアッテネータユニ
ットからなり、前記複数のアッテネータユニットの各々
は、第１の抵抗と、該第１の抵抗の両側に構成された第
２及び第３の抵抗を含むπ型アッテネータと、前記第１
の抵抗と並列に接続された第１のトランジスタと、前記
第２の抵抗と前記第３の抵抗の結合点と第１の電位との
間に接続された第２のトランジスタとを有し、前記第１
のトランジスタのゲート電圧及び前記第２のトランジス
タのゲート電圧を制御することによって前記アッテネー
タユニットの減衰量を変更できることを特徴とする。
処理するデータ処理部と、変復調部と、送信回路及び受
信回路を有する高周波部と、アンテナとを有する無線カ
ードであって、前記無線カードはデータ処理装置に挿入
され他の装置と前記データを通信し、前記ステップアッ
テネータは、直列に接続された複数のアッテネータユニ
ットからなり、前記複数のアッテネータユニットの各々
は、第１の抵抗と、該第１の抵抗の両側に構成された第
２及び第３の抵抗を含むπ型アッテネータと、前記第１
の抵抗と並列に接続された第１のトランジスタと、前記
第２の抵抗と前記第３の抵抗の結合点と第１の電位との
間に接続された第２のトランジスタとを有し、前記第１
のトランジスタのゲート電圧及び前記第２のトランジス
タのゲート電圧を制御することによって前記アッテネー
タユニットの減衰量を変更できることを特徴とする。
【００３３】請求項１５記載の発明装置では、データを
処理するデータ処理部と、変復調部と、送信回路及び受
信回路を有する高周波部と、アンテナとを有する無線カ
ードであって、前記無線カードはデータ処理装置に挿入
され他の装置と前記データを通信し、前記ステップアッ
テネータは、少なくとも１つの第１のアッテネータユニ
ットと、少なくとも１つの第２のアッテネータユニット
とからなり、前記第１のアッテネータユニットは、第１
の抵抗と、該第１の抵抗の両側に構成された第２及び第
３の抵抗を含む第１のπ型アッテネータと、前記第１の
抵抗と並列に接続された第１のトランジスタと、前記第
２の抵抗と前記第３の抵抗の結合点と第１の電位との間
に接続された第２のトランジスタとを有し、前記第１の
トランジスタのゲート電圧及び前記第２のトランジスタ
のゲート電圧を制御することによって前記第２のアッテ
ネータユニットの減衰量を変更でき、また、前記第２の
アッテネータユニットは、第４の抵抗と、該第４の抵抗
の両側に接続された第５及び第６の抵抗を含む第２のπ
型アッテネータと、前記第４の抵抗と並列に接続された
第３のトランジスタと、前記第５の抵抗と第１の電位と
の間に接続された第４のトランジスタと前記第６の抵抗
と第１の電位との間に接続された第５のトランジスタと
を有し、前記第３のトランジスタのゲート電圧、前記第
４のトランジスタのゲート電圧、及び前記第５のトラン
ジスタのゲート電圧を制御することによって前記第２の
アッテネータユニットの減衰量を変更でき、前記第１の
アッテネータユニットの減衰量は、前記第２のアッテネ
ータユニットの減衰量よりも小さいことを特徴とする。
処理するデータ処理部と、変復調部と、送信回路及び受
信回路を有する高周波部と、アンテナとを有する無線カ
ードであって、前記無線カードはデータ処理装置に挿入
され他の装置と前記データを通信し、前記ステップアッ
テネータは、少なくとも１つの第１のアッテネータユニ
ットと、少なくとも１つの第２のアッテネータユニット
とからなり、前記第１のアッテネータユニットは、第１
の抵抗と、該第１の抵抗の両側に構成された第２及び第
３の抵抗を含む第１のπ型アッテネータと、前記第１の
抵抗と並列に接続された第１のトランジスタと、前記第
２の抵抗と前記第３の抵抗の結合点と第１の電位との間
に接続された第２のトランジスタとを有し、前記第１の
トランジスタのゲート電圧及び前記第２のトランジスタ
のゲート電圧を制御することによって前記第２のアッテ
ネータユニットの減衰量を変更でき、また、前記第２の
アッテネータユニットは、第４の抵抗と、該第４の抵抗
の両側に接続された第５及び第６の抵抗を含む第２のπ
型アッテネータと、前記第４の抵抗と並列に接続された
第３のトランジスタと、前記第５の抵抗と第１の電位と
の間に接続された第４のトランジスタと前記第６の抵抗
と第１の電位との間に接続された第５のトランジスタと
を有し、前記第３のトランジスタのゲート電圧、前記第
４のトランジスタのゲート電圧、及び前記第５のトラン
ジスタのゲート電圧を制御することによって前記第２の
アッテネータユニットの減衰量を変更でき、前記第１の
アッテネータユニットの減衰量は、前記第２のアッテネ
ータユニットの減衰量よりも小さいことを特徴とする。
【００３４】
【作用】請求項１記載のアッテネータユニットにおいて
は、従来のアッテネータユニットに比べて、シャント
（分路）側のトランジスタの数が１つに低減されてい
る。従って、アッテネータユニットの部品数やレイアウ
ト面積が削減でき、簡易な構成のアッテネータユニット
が実現できる。さらに、従来のアッテネータユニットに
おけるシャント側の２つのＦＥＴが、１つに共通化され
ているため、ＦＥＴの特性のバラツキによって周波数特
性が劣化するのを防止することができる。
は、従来のアッテネータユニットに比べて、シャント
（分路）側のトランジスタの数が１つに低減されてい
る。従って、アッテネータユニットの部品数やレイアウ
ト面積が削減でき、簡易な構成のアッテネータユニット
が実現できる。さらに、従来のアッテネータユニットに
おけるシャント側の２つのＦＥＴが、１つに共通化され
ているため、ＦＥＴの特性のバラツキによって周波数特
性が劣化するのを防止することができる。
【００３５】また、本アッテネータユニットをＭＭＩＣ
において構成した場合、チップ面積の減少によって、設
計コストが低減でき、また１ウェハから生成できるチッ
プ数の増加によって、量産化が可能になる。また、制御
電圧をピンチオフ電圧近くに設定することによって、ア
ッテネータユニットを減衰量を連続的に可変できるバリ
アブルアッテネータとして動作させることができる。
において構成した場合、チップ面積の減少によって、設
計コストが低減でき、また１ウェハから生成できるチッ
プ数の増加によって、量産化が可能になる。また、制御
電圧をピンチオフ電圧近くに設定することによって、ア
ッテネータユニットを減衰量を連続的に可変できるバリ
アブルアッテネータとして動作させることができる。
【００３６】請求項３記載のステップアッテネータで
は、各アッテネータユニットが簡単な構成を有するた
め、ステップアッテネータも小型化、簡素化できる。ま
た、各アッテネータユニットが良好な周波数特性を有す
るので、本ステップアッテネータも、従来のアッテネー
タユニットを有するステップアッテネータに比べて、よ
り良好な周波数特性を有することができる。
は、各アッテネータユニットが簡単な構成を有するた
め、ステップアッテネータも小型化、簡素化できる。ま
た、各アッテネータユニットが良好な周波数特性を有す
るので、本ステップアッテネータも、従来のアッテネー
タユニットを有するステップアッテネータに比べて、よ
り良好な周波数特性を有することができる。
【００３７】請求項５記載のステップアッテネータで
は、大きな減衰量を有するアッテネータユニットは、従
来のアッテネータユニットによって構成され、比較的小
さい減衰量を有するアッテネータユニットは、本発明の
アッテネータユニットによって構成されている。従っ
て、本ステップアッテネータは、大きい減衰量に対して
も小型化できると共に、良好な特性を有することができ
る。
は、大きな減衰量を有するアッテネータユニットは、従
来のアッテネータユニットによって構成され、比較的小
さい減衰量を有するアッテネータユニットは、本発明の
アッテネータユニットによって構成されている。従っ
て、本ステップアッテネータは、大きい減衰量に対して
も小型化できると共に、良好な特性を有することができ
る。
【００３８】請求項２のアッテネータユニット、又は、
請求項４又は６記載のステップアッテネータにおいて
は、アッテネータユニットに要するトランジスタの数
は、従来のアッテネータユニットよりも少なくでき、ま
たインバータ回路に要するトランジスタの数も、従来の
インバータ回路よりも少なくできる。従って、本ステッ
プアッテネータは、従来よりも、小型で簡易なアッテネ
ータユニット、インバータ回路を使用しているため、よ
り一層の小型化、簡素化が可能である。また、各アッテ
ネータユニット及びインバータが良好な周波数特性を有
するので、本ステップアッテネータも、従来のアッテネ
ータユニットを有するステップアッテネータに比べて、
より良好な周波数特性を有することができる。
請求項４又は６記載のステップアッテネータにおいて
は、アッテネータユニットに要するトランジスタの数
は、従来のアッテネータユニットよりも少なくでき、ま
たインバータ回路に要するトランジスタの数も、従来の
インバータ回路よりも少なくできる。従って、本ステッ
プアッテネータは、従来よりも、小型で簡易なアッテネ
ータユニット、インバータ回路を使用しているため、よ
り一層の小型化、簡素化が可能である。また、各アッテ
ネータユニット及びインバータが良好な周波数特性を有
するので、本ステップアッテネータも、従来のアッテネ
ータユニットを有するステップアッテネータに比べて、
より良好な周波数特性を有することができる。
【００３９】特に、請求項６記載のステップアッテネー
タは、大きい減衰量に対しても良好な特性を有すること
ができる。請求項７記載のインバータ回路は、１つのＦ
ＥＴを用いてインバータ動作を実現できることがわか
る。従って、本発明のインバータ回路は、２つのＦＥＴ
を有する従来のインバータ回路に比べて、小型化でき
る。また、これにより設計も簡単化でき、インバータ回
路のコストを低減できる。
タは、大きい減衰量に対しても良好な特性を有すること
ができる。請求項７記載のインバータ回路は、１つのＦ
ＥＴを用いてインバータ動作を実現できることがわか
る。従って、本発明のインバータ回路は、２つのＦＥＴ
を有する従来のインバータ回路に比べて、小型化でき
る。また、これにより設計も簡単化でき、インバータ回
路のコストを低減できる。
【００４０】請求項８又は９記載の増幅器モジュール
は、小型化、簡素化に適したステップアッテネータを使
用しているので、小さく構成できる。請求項１０又は１
１記載の送信機モジュール、又は、請求項１２又は１３
記載の受信機モジュールは、本発明に係わるステップア
ッテネータを使用することによって、小型化、低コスト
化が可能となる。
は、小型化、簡素化に適したステップアッテネータを使
用しているので、小さく構成できる。請求項１０又は１
１記載の送信機モジュール、又は、請求項１２又は１３
記載の受信機モジュールは、本発明に係わるステップア
ッテネータを使用することによって、小型化、低コスト
化が可能となる。
【００４１】請求項１４又は１５記載の無線カードは、
高周波部に本発明に係わるステップアッテネータ、及び
インバータ回路を適用しているため、小型化できる。従
って、パーソナルコンピュータのカードの装着のため
に、大きな体積を必要せず、小型の無線カード用パーソ
ナルコンピュータを実現できる。
高周波部に本発明に係わるステップアッテネータ、及び
インバータ回路を適用しているため、小型化できる。従
って、パーソナルコンピュータのカードの装着のため
に、大きな体積を必要せず、小型の無線カード用パーソ
ナルコンピュータを実現できる。
【００４２】
【実施例】図１は、本発明のアッテネータユニット１０
０の電気回路図である。アッテネータユニット１００
は、抵抗１０６と、抵抗１０６の両側に配置された抵抗
１０８、１１０とを有している。これら３つの抵抗は、
固定アッテネータとしてπ型アッテネータを構成してい
る。なお、アッテネータユニットは、単体においてもア
ッテネータとして使用でき、複数で構成することによっ
てステップアッテネータとして使用することができる。
０の電気回路図である。アッテネータユニット１００
は、抵抗１０６と、抵抗１０６の両側に配置された抵抗
１０８、１１０とを有している。これら３つの抵抗は、
固定アッテネータとしてπ型アッテネータを構成してい
る。なお、アッテネータユニットは、単体においてもア
ッテネータとして使用でき、複数で構成することによっ
てステップアッテネータとして使用することができる。
【００４３】また、電界効果トランジスタ（ＦＥＴ）１
０２が、抵抗１０６に並列に接続されている。さらに、
ＦＥＴ１０４が、抵抗１０８及び抵抗１１０の接合点
と、グランド１１２との間に接続されている。ＦＥＴ１
０２では、そのゲート電圧は、外部制御信号Ｓによっ
て、抵抗１１４を介して制御される。一方、ＦＥＴ１０
４では、そのゲート電圧は、反転された外部制御信号に
よって、抵抗１１６を介して制御される。なお、外部制
御信号Ｓを反転するためのインバータ回路１２２につい
ては、後に詳細に説明する。
０２が、抵抗１０６に並列に接続されている。さらに、
ＦＥＴ１０４が、抵抗１０８及び抵抗１１０の接合点
と、グランド１１２との間に接続されている。ＦＥＴ１
０２では、そのゲート電圧は、外部制御信号Ｓによっ
て、抵抗１１４を介して制御される。一方、ＦＥＴ１０
４では、そのゲート電圧は、反転された外部制御信号に
よって、抵抗１１６を介して制御される。なお、外部制
御信号Ｓを反転するためのインバータ回路１２２につい
ては、後に詳細に説明する。
【００４４】次に、アッテネータユニット１００の動作
について説明する。外部制御信号Ｓによって、ＦＥＴ１
０２がターンオフされ、またＦＥＴ１０４がターンオン
されているとき、アッテネータユニット１００は、π型
アッテネータとして動作する。従って、端子１１８に入
力された信号は、抵抗１０６、１０８、１１０によって
決定される減衰量に応じて減衰され、端子１２０に出力
される。
について説明する。外部制御信号Ｓによって、ＦＥＴ１
０２がターンオフされ、またＦＥＴ１０４がターンオン
されているとき、アッテネータユニット１００は、π型
アッテネータとして動作する。従って、端子１１８に入
力された信号は、抵抗１０６、１０８、１１０によって
決定される減衰量に応じて減衰され、端子１２０に出力
される。
【００４５】一方、外部制御信号Ｓによって、ＦＥＴ１
０２がターンオンされ、また、ＦＥＴ１０４がターンオ
フされているとき、端子１１８と端子１２０との間は導
通状態となる。従って、端子１１８に入力された信号
は、殆ど減衰されずに端子１２０に出力される。
０２がターンオンされ、また、ＦＥＴ１０４がターンオ
フされているとき、端子１１８と端子１２０との間は導
通状態となる。従って、端子１１８に入力された信号
は、殆ど減衰されずに端子１２０に出力される。
【００４６】このように、ＦＥＴ１０２及びＦＥＴ１０
４をデジタル的に制御することによって、端子１１８及
び端子１２０との間の減衰量をステップ的に設定するこ
とができる。特に、本発明のアッテネータユニット１０
０では、図１５に示した従来のアッテネータユニット４
０に比べて、シャント（分路）側のトランジスタの数が
１つに低減されている。従って、アッテネータユニット
の部品数やレイアウト面積が削減でき、簡易な構成のア
ッテネータユニットが実現できる。さらに、従来のアッ
テネータユニット４０におけるシャント側の２つのＦＥ
Ｔが、１つに共通化されているため、ＦＥＴの特性のバ
ラツキによって周波数特性が劣化するのを防止すること
ができる。
４をデジタル的に制御することによって、端子１１８及
び端子１２０との間の減衰量をステップ的に設定するこ
とができる。特に、本発明のアッテネータユニット１０
０では、図１５に示した従来のアッテネータユニット４
０に比べて、シャント（分路）側のトランジスタの数が
１つに低減されている。従って、アッテネータユニット
の部品数やレイアウト面積が削減でき、簡易な構成のア
ッテネータユニットが実現できる。さらに、従来のアッ
テネータユニット４０におけるシャント側の２つのＦＥ
Ｔが、１つに共通化されているため、ＦＥＴの特性のバ
ラツキによって周波数特性が劣化するのを防止すること
ができる。
【００４７】また、本アッテネータユニット１００をＭ
ＭＩＣにおいて構成した場合、チップ面積の減少によっ
て、設計コストが低減でき、また１ウェハから生成でき
るチップ数の増加によって、量産化が可能になる。上述
したＦＥＴは、オン時には抵抗として動作し、オフ時に
はキャパシタンスとして動作する。ドレイン電流が流れ
始めるときのゲート電圧、即ちピンチオフは、例えば−
０．８Ｖである。従って、ＦＥＴのゲート電圧として
は、０Ｖ／−３Ｖのようにピンチオフ電圧から離れた電
圧が供給されている。しかし、逆に、ピンチオフ電圧に
近い電圧がゲートに加えられると、ＦＥＴは、抵抗とキ
ャパシタンスの両方の性質を持って動作する。この場
合、アッテネータユニットは、制御電圧に従った任意の
減衰量を有することができる。即ち、制御電圧をピンチ
オフ電圧近くに設定することによって、アッテネータユ
ニットを減衰量を連続的に可変できるバリアブルアッテ
ネータとして動作させることができる。
ＭＩＣにおいて構成した場合、チップ面積の減少によっ
て、設計コストが低減でき、また１ウェハから生成でき
るチップ数の増加によって、量産化が可能になる。上述
したＦＥＴは、オン時には抵抗として動作し、オフ時に
はキャパシタンスとして動作する。ドレイン電流が流れ
始めるときのゲート電圧、即ちピンチオフは、例えば−
０．８Ｖである。従って、ＦＥＴのゲート電圧として
は、０Ｖ／−３Ｖのようにピンチオフ電圧から離れた電
圧が供給されている。しかし、逆に、ピンチオフ電圧に
近い電圧がゲートに加えられると、ＦＥＴは、抵抗とキ
ャパシタンスの両方の性質を持って動作する。この場
合、アッテネータユニットは、制御電圧に従った任意の
減衰量を有することができる。即ち、制御電圧をピンチ
オフ電圧近くに設定することによって、アッテネータユ
ニットを減衰量を連続的に可変できるバリアブルアッテ
ネータとして動作させることができる。
【００４８】図２は、本発明に係わるステップアッテネ
ータの第１実施例の電気回路図を示す。ステップアッテ
ネータ１５０は、直列接続された３つのアッテネータユ
ニット１１０−１、１１０−２、１１０−３を有する。
これらのアッテネータの各々は、図１に示すアッテネー
タユニット１１０と同じ構成を有している。ただし、各
アッテネータユニットにおける抵抗の値は、各アッテネ
ータユニットの固定アッテネータが所望の減衰量を有す
るように決定されている。
ータの第１実施例の電気回路図を示す。ステップアッテ
ネータ１５０は、直列接続された３つのアッテネータユ
ニット１１０−１、１１０−２、１１０−３を有する。
これらのアッテネータの各々は、図１に示すアッテネー
タユニット１１０と同じ構成を有している。ただし、各
アッテネータユニットにおける抵抗の値は、各アッテネ
ータユニットの固定アッテネータが所望の減衰量を有す
るように決定されている。
【００４９】例えば、アッテネータユニット１１０−１
では、１１Ω、４３６Ω、４３６Ωの抵抗によって、２
ｄＢの減衰量を有するπ型アッテネータを構成してい
る。同様に、アッテネータユニット１１０−２は、４ｄ
Ｂの減衰量の固定アッテネータを有し、またアッテネー
タユニット１１０−３では、８ｄＢの減衰量の固定アッ
テネータを有している。
では、１１Ω、４３６Ω、４３６Ωの抵抗によって、２
ｄＢの減衰量を有するπ型アッテネータを構成してい
る。同様に、アッテネータユニット１１０−２は、４ｄ
Ｂの減衰量の固定アッテネータを有し、またアッテネー
タユニット１１０−３では、８ｄＢの減衰量の固定アッ
テネータを有している。
【００５０】各アッテネータユニット内のＦＥＴは、外
部制御信号Ｓ１、Ｓ２、Ｓ３によってそれぞれ制御され
る。例えば、外部制御信号Ｓ１、Ｓ２、Ｓ３によって、
全てのアッテネータユニットがアッテネータとして動作
させられた場合は、ステップアッテネータ１５０は、１
４ｄＢの減衰量を有する。また、アッテネータユニット
１１０−３のみがアッテネータとして動作させられた場
合は、ステップアッテネータ１５０は、８ｄＢの減衰量
を有する。このように、本アッテネータユニット１５０
の減衰量は、０ｄＢから１４ｄＢまで、２ｄＢステップ
で変更できる。
部制御信号Ｓ１、Ｓ２、Ｓ３によってそれぞれ制御され
る。例えば、外部制御信号Ｓ１、Ｓ２、Ｓ３によって、
全てのアッテネータユニットがアッテネータとして動作
させられた場合は、ステップアッテネータ１５０は、１
４ｄＢの減衰量を有する。また、アッテネータユニット
１１０−３のみがアッテネータとして動作させられた場
合は、ステップアッテネータ１５０は、８ｄＢの減衰量
を有する。このように、本アッテネータユニット１５０
の減衰量は、０ｄＢから１４ｄＢまで、２ｄＢステップ
で変更できる。
【００５１】本発明に係わるアッテネータユニットを用
いたステップアッテネータでは、各アッテネータユニッ
トが簡単な構成を有するため、ステップアッテネータも
小型化、簡素化できる。また、各アッテネータユニット
が良好な周波数特性を有するので、本ステップアッテネ
ータも、従来のアッテネータユニットを有するステップ
アッテネータに比べて、より良好な周波数特性を有する
ことができる。
いたステップアッテネータでは、各アッテネータユニッ
トが簡単な構成を有するため、ステップアッテネータも
小型化、簡素化できる。また、各アッテネータユニット
が良好な周波数特性を有するので、本ステップアッテネ
ータも、従来のアッテネータユニットを有するステップ
アッテネータに比べて、より良好な周波数特性を有する
ことができる。
【００５２】ところで、本ステップアッテネータの各ア
ッテネータユニットがアッテネータとして動作している
とき、入力信号の電力が大きくなると以下に示すような
問題が発生する。アッテネータユニットが正しく動作し
ている場合は、シャント側の抵抗に発生した高周波電力
は、シャント側のＦＥＴを通じてグランドに消費され
る。しかし、入力信号の電力が大きくなりこの高周波電
力が大きくなると、この高周波電力の一部は、グランド
に消費されずに、他方のシャント側の抵抗を介して出力
端子に流れる。従って、所望の減衰量を実現できなくな
る恐れがある。これに対して、図１５に示す２つのシャ
ント側のＦＥＴを有する従来のアッテネータユニットで
は、一方のシャント側の抵抗に発生した高周波電力が、
他方のシャント側の抵抗に流れることはない。従って、
従来のアッテネータユニットでは、大きな高周波電力に
対しても、ほぼ所望の減衰量を実現できる。
ッテネータユニットがアッテネータとして動作している
とき、入力信号の電力が大きくなると以下に示すような
問題が発生する。アッテネータユニットが正しく動作し
ている場合は、シャント側の抵抗に発生した高周波電力
は、シャント側のＦＥＴを通じてグランドに消費され
る。しかし、入力信号の電力が大きくなりこの高周波電
力が大きくなると、この高周波電力の一部は、グランド
に消費されずに、他方のシャント側の抵抗を介して出力
端子に流れる。従って、所望の減衰量を実現できなくな
る恐れがある。これに対して、図１５に示す２つのシャ
ント側のＦＥＴを有する従来のアッテネータユニットで
は、一方のシャント側の抵抗に発生した高周波電力が、
他方のシャント側の抵抗に流れることはない。従って、
従来のアッテネータユニットでは、大きな高周波電力に
対しても、ほぼ所望の減衰量を実現できる。
【００５３】以下に、本発明のアッテネータユニット
と、従来のアッテネータユニットの減衰特性を比較す
る。図３は、図１に示す本発明のアッテネータユニット
と図１５に示す従来のアッテネータユニットの減衰量の
特性図である。横軸は、設計減衰量を示し、縦軸は、減
衰量の測定値を示す。設計減衰量が８ｄＢまでは、両方
のアッテネータユニットとも、ほぼ設計値と同じ減衰量
が測定されている。しかし、１０ｄＢ以上の設計減衰量
では、本発明のアッテネータユニットの減衰量は、設計
値から大きく離れる。これに対して、従来のアッテネー
タユニットの減衰量は、１０ｄＢ以上の設計減衰量にお
いても、ほぼ設計値と同じ減衰量が得られている。な
お、従来のアッテネータユニットにおいて、理論値と実
際の特性との差は、ＦＥＴの損失等によるものである。
と、従来のアッテネータユニットの減衰特性を比較す
る。図３は、図１に示す本発明のアッテネータユニット
と図１５に示す従来のアッテネータユニットの減衰量の
特性図である。横軸は、設計減衰量を示し、縦軸は、減
衰量の測定値を示す。設計減衰量が８ｄＢまでは、両方
のアッテネータユニットとも、ほぼ設計値と同じ減衰量
が測定されている。しかし、１０ｄＢ以上の設計減衰量
では、本発明のアッテネータユニットの減衰量は、設計
値から大きく離れる。これに対して、従来のアッテネー
タユニットの減衰量は、１０ｄＢ以上の設計減衰量にお
いても、ほぼ設計値と同じ減衰量が得られている。な
お、従来のアッテネータユニットにおいて、理論値と実
際の特性との差は、ＦＥＴの損失等によるものである。
【００５４】上述したように、図３の例では、設計減衰
量が８ｄＢ以下のときに、本発明のアッテネータユニッ
トが有効に動作することが分かる。従って、従来のアッ
テネータユニットのみを使用するステップアッテネータ
に対して、その一部に本発明のアッテネータユニットを
適用することによって、より小型化したかつ良好な特性
を有するステップアッテネータを実現できる。
量が８ｄＢ以下のときに、本発明のアッテネータユニッ
トが有効に動作することが分かる。従って、従来のアッ
テネータユニットのみを使用するステップアッテネータ
に対して、その一部に本発明のアッテネータユニットを
適用することによって、より小型化したかつ良好な特性
を有するステップアッテネータを実現できる。
【００５５】図４は、本発明に係わるステップアッテネ
ータの第２の実施例の電気回路図を示す。ステップアッ
テネータ１６０は、アッテネータユニット１１０−４、
１１０−５と、アッテネータユニット４０−１を有し、
これらは直列に接続されている。アッテネータユニット
１１０−４、１１０−５の各々は、図１に示すアッテネ
ータユニット１１０と同じ構成を有しており、アッテネ
ータユニット４０−１は、図１５に示すアッテネータユ
ニット４０と同じ構成を有している。
ータの第２の実施例の電気回路図を示す。ステップアッ
テネータ１６０は、アッテネータユニット１１０−４、
１１０−５と、アッテネータユニット４０−１を有し、
これらは直列に接続されている。アッテネータユニット
１１０−４、１１０−５の各々は、図１に示すアッテネ
ータユニット１１０と同じ構成を有しており、アッテネ
ータユニット４０−１は、図１５に示すアッテネータユ
ニット４０と同じ構成を有している。
【００５６】また、アッテネータユニット１１０−４、
１１０−５の抵抗値は、各固定アッテネータが３ｄＢ、
６ｄＢの減衰量を有するように決定されている。また、
アッテネータユニット４０−１の抵抗の値は、固定アッ
テネータが１２ｄＢの減衰量を有するように決定されて
いる。アッテネータユニット１１０−４、１１０−５で
は、シャント側のオン抵抗値が、シャント側の抵抗値
（２９２Ω、１５０Ω）よりも十分小さくなっている。
従って、ステップアッテネータ１６０の減衰量は、０ｄ
Ｂから２１ｄＢまで、３ｄＢステップで変更できる。
１１０−５の抵抗値は、各固定アッテネータが３ｄＢ、
６ｄＢの減衰量を有するように決定されている。また、
アッテネータユニット４０−１の抵抗の値は、固定アッ
テネータが１２ｄＢの減衰量を有するように決定されて
いる。アッテネータユニット１１０−４、１１０−５で
は、シャント側のオン抵抗値が、シャント側の抵抗値
（２９２Ω、１５０Ω）よりも十分小さくなっている。
従って、ステップアッテネータ１６０の減衰量は、０ｄ
Ｂから２１ｄＢまで、３ｄＢステップで変更できる。
【００５７】本ステップアッテネータ１６０では、１２
ｄＢの大きな減衰量を有するアッテネータユニットは、
従来のアッテネータユニットによって構成され、比較的
小さい減衰量を有するアッテネータユニットは、本発明
のアッテネータユニットによって構成されている。従っ
て、本ステップアッテネータは、大きい減衰量に対して
も小型化できると共に、良好な特性を有することができ
る。
ｄＢの大きな減衰量を有するアッテネータユニットは、
従来のアッテネータユニットによって構成され、比較的
小さい減衰量を有するアッテネータユニットは、本発明
のアッテネータユニットによって構成されている。従っ
て、本ステップアッテネータは、大きい減衰量に対して
も小型化できると共に、良好な特性を有することができ
る。
【００５８】次に、本発明に係わるインバータ回路につ
いて説明する。図５は、本発明に係わるインバータ回路
の第１実施例の電気回路図である。インバータ回路２０
０は、Ｄ−ＦＥＴ２０２と３つの抵抗Ｒ１、Ｒ２、Ｒ３
からなる。抵抗Ｒ１は、Ｄ−ＦＥＴ２０２のドレインと
電源電圧Ｖccとの間に接続され、抵抗Ｒ２は、Ｄ−ＦＥ
Ｔ２０２のソースとグランドとの間に接続され、さら
に、抵抗Ｒ３は、Ｄ−ＦＥＴ２０２のゲートとグランド
との間に接続されている。入力信号は、Ｄ−ＦＥＴ２０
２のゲートから供給される。
いて説明する。図５は、本発明に係わるインバータ回路
の第１実施例の電気回路図である。インバータ回路２０
０は、Ｄ−ＦＥＴ２０２と３つの抵抗Ｒ１、Ｒ２、Ｒ３
からなる。抵抗Ｒ１は、Ｄ−ＦＥＴ２０２のドレインと
電源電圧Ｖccとの間に接続され、抵抗Ｒ２は、Ｄ−ＦＥ
Ｔ２０２のソースとグランドとの間に接続され、さら
に、抵抗Ｒ３は、Ｄ−ＦＥＴ２０２のゲートとグランド
との間に接続されている。入力信号は、Ｄ−ＦＥＴ２０
２のゲートから供給される。
【００５９】このインバータ回路２００では、抵抗Ｒ２
は、（ピンチオフ電圧の絶対値／ドレイン・ソース間電
流）に設定され、また抵抗Ｒ３は数ｋΩ以上に設定され
る。ドレイン・ソース間に電圧が印加されると、ゲート
幅に応じた電流が抵抗Ｒ２に流れる。従って、抵抗Ｒ２
には、逆起電力が発生し、そのマイナスの電圧が抵抗Ｒ
３に加わり、自己バイアスとなる。その時に、ゲート側
に加える電圧と等しい逆起電力が発生する様に、抵抗Ｒ
２を決定することによって、ピンチオフ状態に設定でき
る。このようにして、自己バイアス回路が構成され、動
作点がピンチオフの状態に設定される。
は、（ピンチオフ電圧の絶対値／ドレイン・ソース間電
流）に設定され、また抵抗Ｒ３は数ｋΩ以上に設定され
る。ドレイン・ソース間に電圧が印加されると、ゲート
幅に応じた電流が抵抗Ｒ２に流れる。従って、抵抗Ｒ２
には、逆起電力が発生し、そのマイナスの電圧が抵抗Ｒ
３に加わり、自己バイアスとなる。その時に、ゲート側
に加える電圧と等しい逆起電力が発生する様に、抵抗Ｒ
２を決定することによって、ピンチオフ状態に設定でき
る。このようにして、自己バイアス回路が構成され、動
作点がピンチオフの状態に設定される。
【００６０】これにより、ゲート電圧が０Ｖの場合、Ｄ
−ＦＥＴ２０２はオフ、Ｖ１の電圧が加わった場合はオ
ンとなる（但し、Ｖ１は、Ｄ−ＦＥＴ２０２がオンとな
る任意の電圧である）。次に、この時の出力電圧を求め
る。ここで、Ｄ−ＦＥＴ２０２のオンされた場合のＦＥ
Ｔの抵抗をＲon、Ｄ−ＦＥＴ２０２０がオフされた場合
のＦＥＴの抵抗をＲoff とする。 〔入力電圧が０Ｖの場合：〕 出力電圧＝（Ｒ２＋Ｒoff ）／（Ｒ１＋Ｒ２＋Ｒoff ）×Ｖcc ＝（１＋Ｒ２／Ｒoff ）（１＋（Ｒ１＋Ｒ２）／Ｒoff ）×Ｖcc ≒Ｖ （Ｒoff ＞＞ Ｒ１，Ｒ２） 従って、入力電圧が０Ｖの場合、出力電圧はＶとなる。 〔入力電圧がＶ１の場合：〕 出力電圧＝（Ｒ２＋Ｒon）／（Ｒ１＋Ｒ２＋Ｒon）×Ｖcc （Ｒ２＋Ｒon）／（Ｒ１＋Ｒ２＋Ｒon）は、１より小さ
いので、入力がＶ１の場合、出力電圧はＶccよりも低く
なる（Ｖ２）。この場合、出力電圧がローと判定できる
ように、Ｒ１の値が決定される。
−ＦＥＴ２０２はオフ、Ｖ１の電圧が加わった場合はオ
ンとなる（但し、Ｖ１は、Ｄ−ＦＥＴ２０２がオンとな
る任意の電圧である）。次に、この時の出力電圧を求め
る。ここで、Ｄ−ＦＥＴ２０２のオンされた場合のＦＥ
Ｔの抵抗をＲon、Ｄ−ＦＥＴ２０２０がオフされた場合
のＦＥＴの抵抗をＲoff とする。 〔入力電圧が０Ｖの場合：〕 出力電圧＝（Ｒ２＋Ｒoff ）／（Ｒ１＋Ｒ２＋Ｒoff ）×Ｖcc ＝（１＋Ｒ２／Ｒoff ）（１＋（Ｒ１＋Ｒ２）／Ｒoff ）×Ｖcc ≒Ｖ （Ｒoff ＞＞ Ｒ１，Ｒ２） 従って、入力電圧が０Ｖの場合、出力電圧はＶとなる。 〔入力電圧がＶ１の場合：〕 出力電圧＝（Ｒ２＋Ｒon）／（Ｒ１＋Ｒ２＋Ｒon）×Ｖcc （Ｒ２＋Ｒon）／（Ｒ１＋Ｒ２＋Ｒon）は、１より小さ
いので、入力がＶ１の場合、出力電圧はＶccよりも低く
なる（Ｖ２）。この場合、出力電圧がローと判定できる
ように、Ｒ１の値が決定される。
【００６１】以上のようにして、Ｄ−ＦＥＴ２０２のド
レインには、ゲートに加えられる入力信号を反転した信
号が得られる。上述したように、１つのＦＥＴを有する
このような構成においても、インバータ回路を実現でき
ることがわかる。従って、本発明のインバータ回路２０
０は、２つのＦＥＴを有する図１６で示した従来のイン
バータ回路５０に比べて、小型化できる。また、これに
より設計も簡単化でき、インバータ回路のコストを低減
できる。
レインには、ゲートに加えられる入力信号を反転した信
号が得られる。上述したように、１つのＦＥＴを有する
このような構成においても、インバータ回路を実現でき
ることがわかる。従って、本発明のインバータ回路２０
０は、２つのＦＥＴを有する図１６で示した従来のイン
バータ回路５０に比べて、小型化できる。また、これに
より設計も簡単化でき、インバータ回路のコストを低減
できる。
【００６２】図６は、本発明に係わるインバータ回路の
第１実施例を用いたＳＰＤＴスイッチの電気回路図であ
る。ＳＰＤＴスイッチ２４０は、Ｄ−ＦＥＴ２４２、２
４４とインバータ回路２００−１を有している。制御信
号Ｓは、Ｄ−ＦＥＴ２４２のゲートに供給され、またイ
ンバータ回路２００−１によって反転された制御信号
は、Ｄ−ＦＥＴ２４４のゲートに供給されている。
第１実施例を用いたＳＰＤＴスイッチの電気回路図であ
る。ＳＰＤＴスイッチ２４０は、Ｄ−ＦＥＴ２４２、２
４４とインバータ回路２００−１を有している。制御信
号Ｓは、Ｄ−ＦＥＴ２４２のゲートに供給され、またイ
ンバータ回路２００−１によって反転された制御信号
は、Ｄ−ＦＥＴ２４４のゲートに供給されている。
【００６３】制御信号Ｓによって、端子２５４及び端子
２５６へ供給された信号のどちらか一方を端子２５２へ
出力することができ、或いは端子２５２に供給された信
号を端子２５４或いは端子２５６のどちらかに出力する
ことができる。図６に示されたＳＰＤＴスイッチ２４０
は、小型化、簡易化されたインバータ回路２００−１を
使用しているので、これらのスイッチの小型化、低コス
ト化が実現できる。
２５６へ供給された信号のどちらか一方を端子２５２へ
出力することができ、或いは端子２５２に供給された信
号を端子２５４或いは端子２５６のどちらかに出力する
ことができる。図６に示されたＳＰＤＴスイッチ２４０
は、小型化、簡易化されたインバータ回路２００−１を
使用しているので、これらのスイッチの小型化、低コス
ト化が実現できる。
【００６４】図７は、本発明に係わるステップアッテネ
ータの第３実施例の電気回路図である。本ステップアッ
テネータ３００は、図２で示したステップアッテネータ
１５０に、図５に示したインバータ回路２００を適用す
ることによって構成した回路である。ステップアッテネ
ータ３００の動作は、図２のステップアッテネータ１５
０の動作と同じである。
ータの第３実施例の電気回路図である。本ステップアッ
テネータ３００は、図２で示したステップアッテネータ
１５０に、図５に示したインバータ回路２００を適用す
ることによって構成した回路である。ステップアッテネ
ータ３００の動作は、図２のステップアッテネータ１５
０の動作と同じである。
【００６５】本ステップアッテネータ３００において
は、アッテネータユニットに要するトランジスタの数
は、従来のアッテネータユニットよりも少なくでき、ま
たインバータ回路に要するトランジスタの数も、従来の
インバータ回路よりも少なくできる。従って、本ステッ
プアッテネータ３００は、従来よりも、小型で簡易なア
ッテネータユニット、及びインバータ回路を使用してい
るため、より一層の小型化、簡素化が可能である。ま
た、各アッテネータユニット及びインバータが良好な周
波数特性を有するので、本ステップアッテネータも、従
来のアッテネータユニットを有するステップアッテネー
タに比べて、より良好な周波数特性を有することができ
る。
は、アッテネータユニットに要するトランジスタの数
は、従来のアッテネータユニットよりも少なくでき、ま
たインバータ回路に要するトランジスタの数も、従来の
インバータ回路よりも少なくできる。従って、本ステッ
プアッテネータ３００は、従来よりも、小型で簡易なア
ッテネータユニット、及びインバータ回路を使用してい
るため、より一層の小型化、簡素化が可能である。ま
た、各アッテネータユニット及びインバータが良好な周
波数特性を有するので、本ステップアッテネータも、従
来のアッテネータユニットを有するステップアッテネー
タに比べて、より良好な周波数特性を有することができ
る。
【００６６】図８は、本発明に係わるステップアッテネ
ータの第４実施例の電気回路図である。本ステップアッ
テネータ３５０は、図４で示したステップアッテネータ
１６０に、図５に示したインバータ回路２００を適用す
ることによって構成した回路である。ステップアッテネ
ータ３５０の動作は、図４のステップアッテネータ１６
０の動作と同じである。
ータの第４実施例の電気回路図である。本ステップアッ
テネータ３５０は、図４で示したステップアッテネータ
１６０に、図５に示したインバータ回路２００を適用す
ることによって構成した回路である。ステップアッテネ
ータ３５０の動作は、図４のステップアッテネータ１６
０の動作と同じである。
【００６７】本ステップアッテネータ３５０は、従来よ
りも、小型で簡易なアッテネータユニット、及びインバ
ータ回路を使用しているため、より一層の小型化、簡素
化が可能である。特に、本ステップアッテネータは、大
きい減衰量に対しても良好な特性を有することができ
る。
りも、小型で簡易なアッテネータユニット、及びインバ
ータ回路を使用しているため、より一層の小型化、簡素
化が可能である。特に、本ステップアッテネータは、大
きい減衰量に対しても良好な特性を有することができ
る。
【００６８】次に、本発明に係わるステップアッテネー
タの応用例について説明する。始めに、本発明に係わる
ステップアッテネータを無線装置に適用した例につい
て、図９を用いて説明する。図９は、本発明に係わる無
線装置のブロック構成図である。無線装置４００は、送
信部と受信部よりなる。送信部は、送信回路４０２、ス
テップアッテネータ４０４、及び電力増幅器４０６より
なる。また受信部は、低雑音増幅器４１２、ステップア
ッテネータ４１４、及び受信回路４１６よりなる。ステ
ップアッテネータ４０４、４１４は、上述した本発明に
係わるステップアッテネータの何れかを適用することが
できる。
タの応用例について説明する。始めに、本発明に係わる
ステップアッテネータを無線装置に適用した例につい
て、図９を用いて説明する。図９は、本発明に係わる無
線装置のブロック構成図である。無線装置４００は、送
信部と受信部よりなる。送信部は、送信回路４０２、ス
テップアッテネータ４０４、及び電力増幅器４０６より
なる。また受信部は、低雑音増幅器４１２、ステップア
ッテネータ４１４、及び受信回路４１６よりなる。ステ
ップアッテネータ４０４、４１４は、上述した本発明に
係わるステップアッテネータの何れかを適用することが
できる。
【００６９】ステップアッテネータ４０４は、干渉を軽
減するために、送信信号を段階的に減衰させることがで
きる。また、ステップアッテネータ４１４は、受信回路
４１６が飽和するのを防ぐために、受信信号を段階的に
減衰させることができる。送信部、及び受信部は、それ
ぞれＭＭＩＣで構成することができる。また、ステップ
アッテネータ４０４と電力増幅器４０６、或いは低雑音
増幅器４１２とステップアッテネータ４１４とで、それ
ぞれ増幅器モジュールを構成することも可能である。こ
の場合、増幅器モジュールをより小さく実現できる。な
お、上記の例において、ステップアッテネータ４１４を
低雑音増幅器４１２の後段に設定したのは、雑音指数の
増加を防ぐためであるが、過大入力の防止という観点か
ら低雑音増幅器４１２の前段に設定する場合もある。
減するために、送信信号を段階的に減衰させることがで
きる。また、ステップアッテネータ４１４は、受信回路
４１６が飽和するのを防ぐために、受信信号を段階的に
減衰させることができる。送信部、及び受信部は、それ
ぞれＭＭＩＣで構成することができる。また、ステップ
アッテネータ４０４と電力増幅器４０６、或いは低雑音
増幅器４１２とステップアッテネータ４１４とで、それ
ぞれ増幅器モジュールを構成することも可能である。こ
の場合、増幅器モジュールをより小さく実現できる。な
お、上記の例において、ステップアッテネータ４１４を
低雑音増幅器４１２の後段に設定したのは、雑音指数の
増加を防ぐためであるが、過大入力の防止という観点か
ら低雑音増幅器４１２の前段に設定する場合もある。
【００７０】無線装置４００は、本発明に係わるステッ
プアッテネータを使用することによって、小型化、低コ
スト化が可能となる。次に、本発明に係わるステップア
ッテネータを無線カードに適用した例について、図１０
及び図１１を用いて説明する。
プアッテネータを使用することによって、小型化、低コ
スト化が可能となる。次に、本発明に係わるステップア
ッテネータを無線カードに適用した例について、図１０
及び図１１を用いて説明する。
【００７１】図１０は、本発明に係わる無線カードのブ
ロック構成図であり、図１１は、図１０に示す無線カー
ドの使用例を示す。図１０に示す無線カード５００は、
アンテナ５１０、高周波部５２０、中間周波数部５３
０、変復調器５４０、制御部５５０、インタフェース部
５６０よりなる。高周波部５２０は、上述した本発明に
係わるステップアッテネータの何れかを含んでいる。
ロック構成図であり、図１１は、図１０に示す無線カー
ドの使用例を示す。図１０に示す無線カード５００は、
アンテナ５１０、高周波部５２０、中間周波数部５３
０、変復調器５４０、制御部５５０、インタフェース部
５６０よりなる。高周波部５２０は、上述した本発明に
係わるステップアッテネータの何れかを含んでいる。
【００７２】本無線カード５００は、例えば、ＰＣＭＣ
ＩＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏ
ｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓ
ｏｃｉａｔｉｏｎ）カードとして構成できる。この無線
カードは、ＳＳ（スペクトラム拡散）無線ＬＡＮカード
として図１１に示すように、パーソナルコンピュータ５
７０に装着されて使用される。パーソナルコンピュータ
５７０、無線ＬＡＮカードを通じて、他のパーソナルコ
ンピュータ或いはホストコンピュータと通信することが
できる。
ＩＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏ
ｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓ
ｏｃｉａｔｉｏｎ）カードとして構成できる。この無線
カードは、ＳＳ（スペクトラム拡散）無線ＬＡＮカード
として図１１に示すように、パーソナルコンピュータ５
７０に装着されて使用される。パーソナルコンピュータ
５７０、無線ＬＡＮカードを通じて、他のパーソナルコ
ンピュータ或いはホストコンピュータと通信することが
できる。
【００７３】本発明の無線カードは、高周波部に本発明
に係わるステップアッテネータ、及びインバータ回路を
適用しているため、小型化できる。従って、パーソナル
コンピュータのカードの装着のために、大きな体積を必
要せず、小型の無線カード用パーソナルコンピュータを
実現できる。
に係わるステップアッテネータ、及びインバータ回路を
適用しているため、小型化できる。従って、パーソナル
コンピュータのカードの装着のために、大きな体積を必
要せず、小型の無線カード用パーソナルコンピュータを
実現できる。
【００７４】
【発明の効果】上述したように、本発明によれば以下に
示す効果を有する。請求項１記載のアッテネータユニッ
トにおいては、従来のアッテネータユニットに比べて、
シャント（分路）側のトランジスタの数が１つに低減さ
れている。従って、アッテネータユニットの部品数やレ
イアウト面積が削減でき、簡易な構成のアッテネータユ
ニットが実現できる。さらに、従来のアッテネータユニ
ットにおけるシャント側の２つのＦＥＴが、１つに共通
化されているため、ＦＥＴの特性のバラツキによって周
波数特性が劣化するのを防止することができる。
示す効果を有する。請求項１記載のアッテネータユニッ
トにおいては、従来のアッテネータユニットに比べて、
シャント（分路）側のトランジスタの数が１つに低減さ
れている。従って、アッテネータユニットの部品数やレ
イアウト面積が削減でき、簡易な構成のアッテネータユ
ニットが実現できる。さらに、従来のアッテネータユニ
ットにおけるシャント側の２つのＦＥＴが、１つに共通
化されているため、ＦＥＴの特性のバラツキによって周
波数特性が劣化するのを防止することができる。
【００７５】また、本アッテネータユニットをＭＭＩＣ
において構成した場合、チップ面積の減少によって、設
計コストが低減でき、また１ウェハから生成できるチッ
プ数の増加によって、量産化が可能になる。また、制御
電圧をピンチオフ電圧近くに設定することによって、ア
ッテネータユニットを減衰量を連続的に可変できるバリ
アブルアッテネータとして動作させることができる。
において構成した場合、チップ面積の減少によって、設
計コストが低減でき、また１ウェハから生成できるチッ
プ数の増加によって、量産化が可能になる。また、制御
電圧をピンチオフ電圧近くに設定することによって、ア
ッテネータユニットを減衰量を連続的に可変できるバリ
アブルアッテネータとして動作させることができる。
【００７６】請求項３記載のステップアッテネータで
は、各アッテネータユニットが簡単な構成を有するた
め、ステップアッテネータも小型化、簡素化できる。ま
た、各アッテネータユニットが良好な周波数特性を有す
るので、本ステップアッテネータも、従来のアッテネー
タユニットを有するステップアッテネータに比べて、よ
り良好な周波数特性を有することができる。
は、各アッテネータユニットが簡単な構成を有するた
め、ステップアッテネータも小型化、簡素化できる。ま
た、各アッテネータユニットが良好な周波数特性を有す
るので、本ステップアッテネータも、従来のアッテネー
タユニットを有するステップアッテネータに比べて、よ
り良好な周波数特性を有することができる。
【００７７】請求項５記載のステップアッテネータで
は、大きな減衰量を有するアッテネータユニットは、従
来のアッテネータユニットによって構成され、比較的小
さい減衰量を有するアッテネータユニットは、本発明の
アッテネータユニットによって構成されている。従っ
て、本ステップアッテネータは、大きい減衰量に対して
も小型化できると共に、良好な特性を有することができ
る。
は、大きな減衰量を有するアッテネータユニットは、従
来のアッテネータユニットによって構成され、比較的小
さい減衰量を有するアッテネータユニットは、本発明の
アッテネータユニットによって構成されている。従っ
て、本ステップアッテネータは、大きい減衰量に対して
も小型化できると共に、良好な特性を有することができ
る。
【００７８】請求項２のアッテネータユニット、又は、
請求項４又は６記載のステップアッテネータにおいて
は、アッテネータユニットに要するトランジスタの数
は、従来のアッテネータユニットよりも少なくでき、ま
たインバータ回路に要するトランジスタの数も、従来の
インバータ回路よりも少なくできる。従って、本ステッ
プアッテネータは、従来よりも、小型で簡易なアッテネ
ータユニット、インバータ回路を使用しているため、よ
り一層の小型化、簡素化が可能である。また、各アッテ
ネータユニット及びインバータが良好な周波数特性を有
するので、本ステップアッテネータも、従来のアッテネ
ータユニットを有するステップアッテネータに比べて、
より良好な周波数特性を有することができる。
請求項４又は６記載のステップアッテネータにおいて
は、アッテネータユニットに要するトランジスタの数
は、従来のアッテネータユニットよりも少なくでき、ま
たインバータ回路に要するトランジスタの数も、従来の
インバータ回路よりも少なくできる。従って、本ステッ
プアッテネータは、従来よりも、小型で簡易なアッテネ
ータユニット、インバータ回路を使用しているため、よ
り一層の小型化、簡素化が可能である。また、各アッテ
ネータユニット及びインバータが良好な周波数特性を有
するので、本ステップアッテネータも、従来のアッテネ
ータユニットを有するステップアッテネータに比べて、
より良好な周波数特性を有することができる。
【００７９】特に、請求項６記載のステップアッテネー
タは、大きい減衰量に対しても良好な特性を有すること
ができる。請求項７記載のインバータ回路は、１つのＦ
ＥＴを用いてインバータ動作を実現できることがわか
る。従って、本発明のインバータ回路は、２つのＦＥＴ
を有する従来のインバータ回路に比べて、小型化でき
る。また、これにより設計も簡単化でき、インバータ回
路のコストを低減できる。
タは、大きい減衰量に対しても良好な特性を有すること
ができる。請求項７記載のインバータ回路は、１つのＦ
ＥＴを用いてインバータ動作を実現できることがわか
る。従って、本発明のインバータ回路は、２つのＦＥＴ
を有する従来のインバータ回路に比べて、小型化でき
る。また、これにより設計も簡単化でき、インバータ回
路のコストを低減できる。
【００８０】請求項８又は９記載の増幅器モジュール
は、小型化、簡素化に適したステップアッテネータを使
用しているので、小さく構成できる。請求項１０又は１
１記載の送信機モジュール、又は、請求項１２又は１３
記載の受信機モジュールは、本発明に係わるステップア
ッテネータを使用することによって、小型化、低コスト
化が可能となる。
は、小型化、簡素化に適したステップアッテネータを使
用しているので、小さく構成できる。請求項１０又は１
１記載の送信機モジュール、又は、請求項１２又は１３
記載の受信機モジュールは、本発明に係わるステップア
ッテネータを使用することによって、小型化、低コスト
化が可能となる。
【００８１】請求項１４又は１５記載の無線カードは、
高周波部に本発明に係わるステップアッテネータ、及び
インバータ回路を適用しているため、小型化できる。従
って、パーソナルコンピュータのカードの装着のため
に、大きな体積を必要せず、小型の無線カード用パーソ
ナルコンピュータを実現できる。
高周波部に本発明に係わるステップアッテネータ、及び
インバータ回路を適用しているため、小型化できる。従
って、パーソナルコンピュータのカードの装着のため
に、大きな体積を必要せず、小型の無線カード用パーソ
ナルコンピュータを実現できる。
【図１】本発明に係わるアッテネータユニットの電気回
路図である。
路図である。
【図２】本発明に係わるステップアッテネータの第１実
施例の電気回路図である。
施例の電気回路図である。
【図３】図１に示す本発明のアッテネータユニットと図
１５に示す従来のアッテネータユニットの減衰量の特性
図である。
１５に示す従来のアッテネータユニットの減衰量の特性
図である。
【図４】本発明に係わるステップアッテネータの第２の
実施例の電気回路図である。
実施例の電気回路図である。
【図５】本発明に係わるインバータ回路の第１実施例の
電気回路図である。
電気回路図である。
【図６】本発明に係わるインバータ回路の第１実施例を
用いたＳＰＤＴスイッチの電気回路図である。
用いたＳＰＤＴスイッチの電気回路図である。
【図７】本発明に係わるステップアッテネータの第３実
施例の電気回路図である。
施例の電気回路図である。
【図８】本発明に係わるステップアッテネータの第４実
施例の電気回路図である。
施例の電気回路図である。
【図９】本発明に係わる無線装置のブロック構成図であ
る。
る。
【図１０】本発明に係わる無線カードのブロック構成図
である。
である。
【図１１】図１０に示す無線カードの適用例である。
【図１２】ステップアッテネータが適用されている無線
装置のブロック図である。
装置のブロック図である。
【図１３】ステップアッテネータの基本的な構成であ
る。
る。
【図１４】Ｔ型アッテネータを使用した従来のアッテネ
ータユニットの電気回路図である。
ータユニットの電気回路図である。
【図１５】π型アッテネータを使用した従来のアッテネ
ータユニットの電気回路図である。
ータユニットの電気回路図である。
【図１６】従来のインバータ回路の電気回路図である。
２ 変調器 ４ 送信回路 ６ ステップアッテネータ ８ 送信電力増幅器 １０ フィルタ １２ アンテナ １４ 低雑音増幅器 １６ 受信回路 １８ 復調器 ２０ ステップアッテネータ ２２ａ、２２ｂ、２２ｃ アッテネータユニット ２４ａ、２４ｂ、２４ｃ ＳＰＤＴスイッチ ２６ａ、２６ｂ、２６ｃ 固定アッテネータ ２８ａ、２８ｂ、２８ｃ インバータ回路 ３０ Ｔ型アッテネータユニット ３２、３４ ＦＥＴ ４０、４０−１ π型アッテネータユニット ４２、４４、４６ ＦＥＴ ５０ インバータ回路 ５２ Ｄ−ＦＥＴ ５４ Ｅ−ＦＥＴ １００ アッテネータユニット １０２、１０４ ＦＥＴ １０６、１０８、１１０ 抵抗 １１２ グランド １１４、１１６ 抵抗 １１８、１２０ 端子 １２２ インバータ回路 １５０ ステップアッテネータ １１０−１、１１０−２、１１０−３ アッテネータユ
ニット １６０ ステップアッテネータ １１０−４、１１０−５ アッテネータユニット ２００、２００−１ インバータ回路 ２０２ Ｄ−ＦＥＴ ２４０ インバータ回路 ２４２、２４４、２４６ Ｄ−ＦＥＴ ２５２、２５４、２５６ 端子 ３００ ステップアッテネータ ３５０ ステップアッテネータ ４００ 無線装置 ４０２ 送信回路 ４０４ ステップアッテネータ ４０６ 電力増幅器 ４０８ 切替スイッチ ４１０ アンテナ ４１２ 低雑音増幅器 ４１４ ステップアッテネータ ４１６ 受信回路 ５００ 無線カード ５１０ アンテナ ５２０ 高周波部 ５３０ 中間周波数部 ５４０ 変復調部 ５５０ 制御部 ５６０ インタフェース部 Ｒ１、Ｒ２、Ｒ３ 抵抗 Ｒ４、Ｒ５ 抵抗 Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ
１３ 抵抗 Ｒ１４、Ｒ１５、Ｒ１６ 抵抗 Ｒ３１、Ｒ３２、Ｒ３３ 抵抗 Ｒ４１、Ｒ４２、Ｒ４３ 抵抗
ニット １６０ ステップアッテネータ １１０−４、１１０−５ アッテネータユニット ２００、２００−１ インバータ回路 ２０２ Ｄ−ＦＥＴ ２４０ インバータ回路 ２４２、２４４、２４６ Ｄ−ＦＥＴ ２５２、２５４、２５６ 端子 ３００ ステップアッテネータ ３５０ ステップアッテネータ ４００ 無線装置 ４０２ 送信回路 ４０４ ステップアッテネータ ４０６ 電力増幅器 ４０８ 切替スイッチ ４１０ アンテナ ４１２ 低雑音増幅器 ４１４ ステップアッテネータ ４１６ 受信回路 ５００ 無線カード ５１０ アンテナ ５２０ 高周波部 ５３０ 中間周波数部 ５４０ 変復調部 ５５０ 制御部 ５６０ インタフェース部 Ｒ１、Ｒ２、Ｒ３ 抵抗 Ｒ４、Ｒ５ 抵抗 Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ
１３ 抵抗 Ｒ１４、Ｒ１５、Ｒ１６ 抵抗 Ｒ３１、Ｒ３２、Ｒ３３ 抵抗 Ｒ４１、Ｒ４２、Ｒ４３ 抵抗
Claims (15)
- 【請求項１】 信号を減衰するためのアッテネータユニ
ットであって、前記アッテネータユニットは、 第１の抵抗と、該第１の抵抗の両側に構成された第２及
び第３の抵抗を含むπ型アッテネータと、 前記第１の抵抗と並列に接続された第１のトランジスタ
と、 前記第２の抵抗と前記第３の抵抗の結合点と第１の電位
との間に接続された第２のトランジスタとを有し、前記
第１のトランジスタのゲート電圧及び前記第２のトラン
ジスタのゲート電圧を制御することによって前記アッテ
ネータユニットの減衰量を変更できることを特徴とする
アッテネータユニット。 - 【請求項２】 前記アッテネータユニットは、前記第１
のトランジスタのゲート電圧と前記第２のトランジスタ
のゲート電圧の少なくとも１つを制御する制御信号を出
力するインバータ回路を有し、前記インバータ回路は、 第１のディプレッション型ＦＥＴ（Ｄ−ＦＥＴ）と、 前記第１のＤ−ＦＥＴのドレインと第１の電源電圧との
間に接続された第１の抵抗と、 前記第１のＤ−ＦＥＴのソースと第２の電源電圧との間
に接続された第２の抵抗と、 前記第１のＤ−ＦＥＴのゲートと前記第２の電源電圧と
の間に接続された第３の抵抗とを有し、前記第１のＤ−
ＦＥＴのゲートに入力された前記制御信号が反転され、
前記第１のＤ−ＦＥＴのドレインから出力されることを
特徴とする請求項１記載のアッテネータユニット。 - 【請求項３】 直列に接続された複数のアッテネータユ
ニットを有し、信号を段階的に減衰するステップアッテ
ネータであって、前記複数のアッテネータユニットの各
々は、 第１の抵抗と、該第１の抵抗の両側に構成された第２及
び第３の抵抗を含むπ型アッテネータと、 前記第１の抵抗と並列に接続された第１のトランジスタ
と、 前記第２の抵抗と前記第３の抵抗の結合点と第１の電位
との間に接続された第２のトランジスタとを有し、前記
第１のトランジスタのゲート電圧及び前記第２のトラン
ジスタのゲート電圧を制御することによって前記アッテ
ネータユニットの減衰量を変更できることを特徴とする
ステップアッテネータ。 - 【請求項４】 前記複数のアッテネータユニットのうち
少なくとも１つは、前記第１のトランジスタのゲート電
圧と前記第２のトランジスタのゲート電圧の少なくとも
１つを制御する制御信号を出力するインバータ回路を有
し、前記インバータ回路は、 第１のディプレッション型ＦＥＴ（Ｄ−ＦＥＴ）と、 前記第１のＤ−ＦＥＴのドレインと第１の電源電圧との
間に接続された第１の抵抗と、 前記第１のＤ−ＦＥＴのソースと第２の電源電圧との間
に接続された第２の抵抗と、 前記第１のＤ−ＦＥＴのゲートと前記第２の電源電圧と
の間に接続された第３の抵抗とを有し、前記第１のＤ−
ＦＥＴのゲートに入力された前記制御信号が反転され、
前記第１のＤ−ＦＥＴのドレインから出力されることを
特徴とする請求項３記載のステップアッテネータ。 - 【請求項５】 少なくとも１つの第１のアッテネータユ
ニットと、少なくとも１つの第２のアッテネータユニッ
トとを有し、信号を段階的に減衰するステップアッテネ
ータであって、前記第１のアッテネータユニットは、 第１の抵抗と、該第１の抵抗の両側に構成された第２及
び第３の抵抗を含む第１のπ型アッテネータと、 前記第１の抵抗と並列に接続された第１のトランジスタ
と、 前記第２の抵抗と前記第３の抵抗の結合点と第１の電位
との間に接続された第２のトランジスタとを有し、前記
第１のトランジスタのゲート電圧及び前記第２のトラン
ジスタのゲート電圧を制御することによって前記第２の
アッテネータユニットの減衰量を変更でき、また、前記
第２のアッテネータユニットは、 第４の抵抗と、該第４の抵抗の両側に接続された第５及
び第６の抵抗を含む第２のπ型アッテネータと、 前記第４の抵抗と並列に接続された第３のトランジスタ
と、 前記第５の抵抗と第１の電位との間に接続された第４の
トランジスタと前記第６の抵抗と第１の電位との間に接
続された第５のトランジスタとを有し、前記第３のトラ
ンジスタのゲート電圧、前記第４のトランジスタのゲー
ト電圧、及び前記第５のトランジスタのゲート電圧を制
御することによって前記第２のアッテネータユニットの
減衰量を変更でき、 前記第１のアッテネータユニットの減衰量は、前記第２
のアッテネータユニットの減衰量よりも小さいことを特
徴とするステップアッテネータ。 - 【請求項６】 前記ステップアッテネータは、前記第１
のトランジスタのゲート電圧、前記第２のトランジスタ
のゲート電圧、前記第３のトランジスタのゲート電圧、
前記第４のトランジスタのゲート電圧、前記第５のトラ
ンジスタのゲート電圧のうち少なくとも１つを制御する
制御信号を出力するインバータ回路を有し、前記インバ
ータ回路は、 第１のディプレッション型ＦＥＴ（Ｄ−ＦＥＴ）と、 前記第１のＤ−ＦＥＴのドレインと第１の電源電圧との
間に接続された第１の抵抗と、 前記第１のＤ−ＦＥＴのソースと第２の電源電圧との間
に接続された第２の抵抗と、 前記第１のＤ−ＦＥＴのゲートと前記第２の電源電圧と
の間に接続された第３の抵抗とを有し、前記第１のＤ−
ＦＥＴのゲートに入力された前記制御信号が反転され、
前記第１のＤ−ＦＥＴのドレインから出力されることを
特徴とする請求項５記載のステップアッテネータ。 - 【請求項７】 第１のディプレッション型ＦＥＴ（Ｄ−
ＦＥＴ）と、 前記第１のＤ−ＦＥＴのドレインと第１の電源電圧との
間に接続された第１の抵抗と、 前記第１のＤ−ＦＥＴのソースと第２の電源電圧との間
に接続された第２の抵抗と、 前記第１のＤ−ＦＥＴのゲートと前記第２の電源電圧と
の間に接続された第３の抵抗とを有し、前記第１のＤ−
ＦＥＴのゲートに入力された信号が反転され、前記第１
のＤ−ＦＥＴのドレインから出力されることを特徴とす
るインバータ回路。 - 【請求項８】 信号を段階的に減衰するステップアッテ
ネータと、該ステップアッテネータの出力側に接続され
た増幅器とを有する増幅器モジュールであって、前記ス
テップアッテネータは、直列に接続された複数のアッテ
ネータユニットからなり、前記複数のアッテネータユニ
ットの各々は、 第１の抵抗と、該第１の抵抗の両側に構成された第２及
び第３の抵抗を含むπ型アッテネータと、 前記第１の抵抗と並列に接続された第１のトランジスタ
と、 前記第２の抵抗と前記第３の抵抗の結合点と第１の電位
との間に接続された第２のトランジスタとを有し、前記
第１のトランジスタのゲート電圧及び前記第２のトラン
ジスタのゲート電圧を制御することによって前記アッテ
ネータユニットの減衰量を変更できることを特徴とする
増幅器モジュール。 - 【請求項９】 信号を段階的に減衰するステップアッテ
ネータと、該ステップアッテネータの出力側に接続され
た増幅器とを有する増幅器モジュールであって、前記ス
テップアッテネータは、少なくとも１つの第１のアッテ
ネータユニットと、少なくとも１つの第２のアッテネー
タユニットとからなり、前記第１のアッテネータユニッ
トは、 第１の抵抗と、該第１の抵抗の両側に構成された第２及
び第３の抵抗を含む第１のπ型アッテネータと、 前記第１の抵抗と並列に接続された第１のトランジスタ
と、 前記第２の抵抗と前記第３の抵抗の結合点と第１の電位
との間に接続された第２のトランジスタとを有し、前記
第１のトランジスタのゲート電圧及び前記第２のトラン
ジスタのゲート電圧を制御することによって前記第２の
アッテネータユニットの減衰量を変更でき、また、前記
第２のアッテネータユニットは、 第４の抵抗と、該第４の抵抗の両側に接続された第５及
び第６の抵抗を含む第２のπ型アッテネータと、 前記第４の抵抗と並列に接続された第３のトランジスタ
と、 前記第５の抵抗と第１の電位との間に接続された第４の
トランジスタと前記第６の抵抗と第１の電位との間に接
続された第５のトランジスタとを有し、前記第３のトラ
ンジスタのゲート電圧、前記第４のトランジスタのゲー
ト電圧、及び前記第５のトランジスタのゲート電圧を制
御することによって前記第２のアッテネータユニットの
減衰量を変更でき、 前記第１のアッテネータユニットの減衰量は、前記第２
のアッテネータユニットの減衰量よりも小さいことを特
徴とする増幅器モジュール。 - 【請求項１０】 送信信号を生成する送信回路と、前記
送信信号を段階的に減衰するステップアッテネータと、
該ステップアッテネータを通過した前記送信信号を増幅
する増幅器とを有する送信機モジュールであって、前記
ステップアッテネータは、直列に接続された複数のアッ
テネータユニットからなり、前記複数のアッテネータユ
ニットの各々は、 第１の抵抗と、該第１の抵抗の両側に構成された第２及
び第３の抵抗を含むπ型アッテネータと、 前記第１の抵抗と並列に接続された第１のトランジスタ
と、 前記第２の抵抗と前記第３の抵抗の結合点と第１の電位
との間に接続された第２のトランジスタとを有し、前記
第１のトランジスタのゲート電圧及び前記第２のトラン
ジスタのゲート電圧を制御することによって前記アッテ
ネータユニットの減衰量を変更できることを特徴とする
送信機モジュール。 - 【請求項１１】 送信信号を生成する送信回路と、前記
送信信号を段階的に減衰するステップアッテネータと、
該ステップアッテネータを通過した前記送信信号を増幅
する増幅器とを有する送信機モジュールであって、前記
ステップアッテネータは、少なくとも１つの第１のアッ
テネータユニットと、少なくとも１つの第２のアッテネ
ータユニットとからなり、前記第１のアッテネータユニ
ットは、 第１の抵抗と、該第１の抵抗の両側に構成された第２及
び第３の抵抗を含む第１のπ型アッテネータと、 前記第１の抵抗と並列に接続された第１のトランジスタ
と、 前記第２の抵抗と前記第３の抵抗の結合点と第１の電位
との間に接続された第２のトランジスタとを有し、前記
第１のトランジスタのゲート電圧及び前記第２のトラン
ジスタのゲート電圧を制御することによって前記第２の
アッテネータユニットの減衰量を変更でき、また、前記
第２のアッテネータユニットは、 第４の抵抗と、該第４の抵抗の両側に接続された第５及
び第６の抵抗を含む第２のπ型アッテネータと、 前記第４の抵抗と並列に接続された第３のトランジスタ
と、 前記第５の抵抗と第１の電位との間に接続された第４の
トランジスタと前記第６の抵抗と第１の電位との間に接
続された第５のトランジスタとを有し、前記第３のトラ
ンジスタのゲート電圧、前記第４のトランジスタのゲー
ト電圧、及び前記第５のトランジスタのゲート電圧を制
御することによって前記第２のアッテネータユニットの
減衰量を変更でき、 前記第１のアッテネータユニットの減衰量は、前記第２
のアッテネータユニットの減衰量よりも小さいことを特
徴とする送信機モジュール。 - 【請求項１２】 受信信号を段階的に減衰するステップ
アッテネータと、該ステップアッテネータを通過した受
信信号を増幅する受信増幅器と、増幅された受信信号を
受信する受信回路とを有する受信機モジュールであっ
て、前記ステップアッテネータは、直列に接続された複
数のアッテネータユニットからなり、前記複数のアッテ
ネータユニットの各々は、 第１の抵抗と、該第１の抵抗の両側に構成された第２及
び第３の抵抗を含むπ型アッテネータと、 前記第１の抵抗と並列に接続された第１のトランジスタ
と、 前記第２の抵抗と前記第３の抵抗の結合点と第１の電位
との間に接続された第２のトランジスタとを有し、前記
第１のトランジスタのゲート電圧及び前記第２のトラン
ジスタのゲート電圧を制御することによって前記アッテ
ネータユニットの減衰量を変更できることを特徴とする
受信機モジュール。 - 【請求項１３】 受信信号を段階的に減衰するステップ
アッテネータと、該ステップアッテネータを通過した受
信信号を増幅する受信増幅器と、増幅された受信信号を
受信する受信回路とを有する受信機モジュールであっ
て、前記ステップアッテネータは、少なくとも１つの第
１のアッテネータユニットと、少なくとも１つの第２の
アッテネータユニットとからなり、前記第１のアッテネ
ータユニットは、 第１の抵抗と、該第１の抵抗の両側に構成された第２及
び第３の抵抗を含む第１のπ型アッテネータと、 前記第１の抵抗と並列に接続された第１のトランジスタ
と、 前記第２の抵抗と前記第３の抵抗の結合点と第１の電位
との間に接続された第２のトランジスタとを有し、前記
第１のトランジスタのゲート電圧及び前記第２のトラン
ジスタのゲート電圧を制御することによって前記第２の
アッテネータユニットの減衰量を変更でき、また、前記
第２のアッテネータユニットは、 第４の抵抗と、該第４の抵抗の両側に接続された第５及
び第６の抵抗を含む第２のπ型アッテネータと、 前記第４の抵抗と並列に接続された第３のトランジスタ
と、 前記第５の抵抗と第１の電位との間に接続された第４の
トランジスタと前記第６の抵抗と第１の電位との間に接
続された第５のトランジスタとを有し、前記第３のトラ
ンジスタのゲート電圧、前記第４のトランジスタのゲー
ト電圧、及び前記第５のトランジスタのゲート電圧を制
御することによって前記第２のアッテネータユニットの
減衰量を変更でき、 前記第１のアッテネータユニットの減衰量は、前記第２
のアッテネータユニットの減衰量よりも小さいことを特
徴とする受信機モジュール。 - 【請求項１４】 データを処理するデータ処理部と、変
復調部と、送信回路及び受信回路を有する高周波部と、
アンテナとを有する無線カードであって、前記無線カー
ドはデータ処理装置に挿入され他の装置と前記データを
通信し、前記ステップアッテネータは、直列に接続され
た複数のアッテネータユニットからなり、前記複数のア
ッテネータユニットの各々は、 第１の抵抗と、該第１の抵抗の両側に構成された第２及
び第３の抵抗を含むπ型アッテネータと、 前記第１の抵抗と並列に接続された第１のトランジスタ
と、 前記第２の抵抗と前記第３の抵抗の結合点と第１の電位
との間に接続された第２のトランジスタとを有し、前記
第１のトランジスタのゲート電圧及び前記第２のトラン
ジスタのゲート電圧を制御することによって前記アッテ
ネータユニットの減衰量を変更できることを特徴とする
無線カード。 - 【請求項１５】 データを処理するデータ処理部と、変
復調部と、送信回路及び受信回路を有する高周波部と、
アンテナとを有する無線カードであって、前記無線カー
ドはデータ処理装置に挿入され他の装置と前記データを
通信し、前記ステップアッテネータは、少なくとも１つ
の第１のアッテネータユニットと、少なくとも１つの第
２のアッテネータユニットとからなり、前記第１のアッ
テネータユニットは、 第１の抵抗と、該第１の抵抗の両側に構成された第２及
び第３の抵抗を含む第１のπ型アッテネータと、 前記第１の抵抗と並列に接続された第１のトランジスタ
と、 前記第２の抵抗と前記第３の抵抗の結合点と第１の電位
との間に接続された第２のトランジスタとを有し、前記
第１のトランジスタのゲート電圧及び前記第２のトラン
ジスタのゲート電圧を制御することによって前記第２の
アッテネータユニットの減衰量を変更でき、また、前記
第２のアッテネータユニットは、 第４の抵抗と、該第４の抵抗の両側に接続された第５及
び第６の抵抗を含む第２のπ型アッテネータと、 前記第４の抵抗と並列に接続された第３のトランジスタ
と、 前記第５の抵抗と第１の電位との間に接続された第４の
トランジスタと前記第６の抵抗と第１の電位との間に接
続された第５のトランジスタとを有し、前記第３のトラ
ンジスタのゲート電圧、前記第４のトランジスタのゲー
ト電圧、及び前記第５のトランジスタのゲート電圧を制
御することによって前記第２のアッテネータユニットの
減衰量を変更でき、 前記第１のアッテネータユニットの減衰量は、前記第２
のアッテネータユニットの減衰量よりも小さいことを特
徴とする無線カード。
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