JPH08288323A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH08288323A
JPH08288323A JP7090902A JP9090295A JPH08288323A JP H08288323 A JPH08288323 A JP H08288323A JP 7090902 A JP7090902 A JP 7090902A JP 9090295 A JP9090295 A JP 9090295A JP H08288323 A JPH08288323 A JP H08288323A
Authority
JP
Japan
Prior art keywords
insulating film
lead
semiconductor chip
external electrode
tcp
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7090902A
Other languages
English (en)
Inventor
Kimio Hoshina
喜美雄 保科
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP7090902A priority Critical patent/JPH08288323A/ja
Publication of JPH08288323A publication Critical patent/JPH08288323A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】本発明は、高密度実装が可能なTCPにおい
て、信頼性の向上と製造の簡素化とを図ることができる
ようにすることを最も主要な特徴とする。 【構成】たとえば、半導体チップ11の電極パッド11
aと、TABテープ型の絶縁フィルム21に設けられた
外部電極導出リード22のインナリード22aとを、バ
ンプ電極41を介して熱圧着により接続する。そして、
半導体チップ11の表面側を、上記外部電極導出リード
22を有するTABテープ型の絶縁フィルム21により
被覆する。また、半導体チップ11の裏面側を、外部電
極導出リードを有しない絶縁フィルム31により被覆す
る。こうして、ポンティング法による封止の工程やキュ
アリングの工程を行うことなしに、リード22のどちら
か一方の面を含んで半導体チップ11の周囲を封止する
構成となっている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、たとえば高密度実装
が可能な半導体装置に関するもので、特にTAB(Tape
Automated Bonding)方式の半導体パッケージ装置に用
いられるものである。
【0002】
【従来の技術】近年、TAB方式の半導体パッケージ装
置として、TCP(テープ・キャリア・パッケージ)ま
たはFCP(フィルム・キャリア・パッケージ)と称さ
れる製品が実用化されている。
【0003】図6は、TCPの概略構成を示すものであ
る。このTCPは、半導体チップ1の電極パッド1a
に、TABテープ2の絶縁フィルム2aに配設された外
部電極導出リード2bの先端(インナリード)が、たと
えばバンプ電極3を介して熱圧着(ギャグボンディン
グ)されて接続されている。
【0004】そして、電極パッド1aとインナリードと
の接続部を含んで、上記半導体チップ1の表面が高分子
のポッティング樹脂4によって封止されてなる構成とさ
れている。
【0005】このTCPによれば、チップ1の多ピン
化、パッド1aのファインピッチ化にも容易に対応し
得、サイズもチップ1の約1.4倍程度に抑えることが
できて、高密度な実装を実現できる。
【0006】また、ポッティング法による封止のため、
モールディング法のような金型が不要で、比較的に容易
に製造できる利点がある。しかしながら、上記した従来
のTCPにおいては、ポッティング樹脂4に高分子材料
を用いているため、製造ラインを一本化できない、キュ
アリングが必要で、製造工期が長いといった問題があっ
た。
【0007】また、ポッティング樹脂4がある程度の厚
みをもって形成される、つまりポッティング樹脂4は厚
さの制御が難しいため、薄型化には限界がある。さらに
は、チップ1の裏面が露出しているため、樹脂モールド
してなる製品に比べると、信頼性に欠けるものとなって
いた。
【0008】
【発明が解決しようとする課題】上記したように、従来
においては、高分子材料を用いてポッティング法による
封止を行っているため、製造ラインを一本化できない、
キュアリングが必要で、製造工期が長いといった問題が
あった。
【0009】また、ポッティング法による封止のため、
薄型化に限界がある、製品としての信頼性に欠けるなど
の問題があった。そこで、この発明は、製造ラインを一
本化でき、工期の短縮が可能となるとともに、製品の薄
型化および高信頼化を図ることが可能な半導体装置を提
供することを目的としている。
【0010】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体チップ
の表面に設けられた電極とリードフレームの所定位置と
を電気的に接続してなるものにおいて、前記半導体チッ
プおよび前記リードフレームの表裏を、それぞれ絶縁性
フィルムを用いて封止し、かつ、前記リードフレームの
どちらか一方の面の一部のみが前記絶縁性フィルムより
露出してなる構成とされている。
【0011】
【作用】この発明は、上記した手段により、リードフレ
ームのどちらか一方の面を含んで半導体チップの周囲を
簡単に封止できるようになるため、信頼性の向上ととも
に、製造プロセスの簡素化などを図ることが可能となる
ものである。
【0012】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図1は、本発明にかかるTAB方式の
半導体パッケージ装置(TCP)の構成を概略的に示す
ものである。なお、同図(a)はTCPの上からの平面
図であり、同図(b)は同じく下からの平面図、同図
(c)は同じくA−A線およびB−B線にそれぞれ沿う
断面図である。
【0013】すなわち、このTCPは、たとえば、半導
体チップ11の表面がTABテープ型の絶縁フィルム2
1によって、裏面がTABテープ型の上記絶縁フィルム
21とは異なる別の絶縁フィルム31によって、それぞ
れ被覆されてなる構成とされている。
【0014】そして、上記絶縁フィルム21の下面(外
部電極導出リード22の形成面)と上記絶縁フィルム3
1の上面(チップ当接面)とが、半導体チップ11の周
辺部において熱圧着または接着により貼り合わされて、
上記半導体チップ11の周囲の封止がなされている。
【0015】また、上記絶縁フィルム21に配設された
複数の外部電極導出リード22は、その一端(インナリ
ード22a)が上記半導体チップ11の各電極パッド1
1aに熱圧着などにより接続され、他端(アウタリード
22b)の一方の面のみが上記絶縁フィルム31の周辺
部において外部に露出されている。
【0016】上記半導体チップ11は、その表面に、各
辺に沿ってそれぞれ一定の間隔で複数の電極パッド11
aが配置されている。電極パッド11aのそれぞれに
は、上記外部電極導出リード22のインナリード22a
との接続のためのバンプ電極41が設けられている。
【0017】上記外部電極導出リード22を有するTA
Bテープ型の絶縁フィルム21は、たとえば、ポリイミ
ドのような熱硬化性樹脂や熱可塑性樹脂などの高耐熱性
を有する高分子材料からなるテープ状の絶縁フィルム2
1の一方面に銅などの導電体薄膜をラミネートし、その
導電体薄膜を選択エッチング技術よって配線パターン化
して複数の外部電極導出リード22を形成してなる構成
となっている。
【0018】上記外部電極導出リード22のそれぞれ
は、上記半導体チップ11の各電極パッド11aと接続
されるインナリード22a、および各インナリード22
aにつながるアウタリード22bからなっている。
【0019】上記外部電極導出リード22を有しない、
上記絶縁フィルム31は、たとえばポリイミドのような
熱硬化性樹脂や熱可塑性樹脂などの高耐熱性を有する高
分子材料がテープ状に形成されてなる構成とされてい
る。
【0020】次に、上記した構成のTCPの製造方法に
ついて説明する。図2は、上記TCPの製造に用いられ
る組み立て装置の概略構成を示すものである。
【0021】たとえば、この組み立て装置では、まず、
ステージ51の上昇により、半導体チップ11を接合部
52へ供給する。また、接合部52に対して、リール5
3より外部電極導出リード22を有するTABテープ型
の絶縁フィルム21を供給する。
【0022】接合部52では、光学系54による上記半
導体チップ11と上記絶縁フィルム21との位置合わせ
を行って後、ヒートローラ55により、電極パッド11
a上の各バンプ電極41と外部電極導出リード22の各
インナリード22aとを熱圧着して接続する(以上、同
図(a))。
【0023】上記ステージ51を降下させ、今度は、リ
ール56より外部電極導出リードを有しない絶縁フィル
ム31を供給する。そして、この絶縁フィルム31と上
記半導体チップ11の接合された上記絶縁フィルム21
とを、たとえばヒートローラ57,58間を通過させる
ことにより、絶縁フィルム21,31の相互を熱圧着し
て貼り合わせる。
【0024】この場合、ヒートローラ57は、上記絶縁
フィルム21の幅とほぼ同寸法の1つのローラを、その
位置を固定して配設する。また、ヒートローラ58は、
上記絶縁フィルム31の幅よりもずっと狭い複数のロー
ラを、それぞれ上下方向に独立して移動できるようにし
て配設する。
【0025】このように構成することで、半導体チップ
11の厚みによる部分的な厚さの違いを上手に逃がしつ
つ、絶縁フィルム21,31の相互を十分な圧着力をも
って貼り合わせることができる。
【0026】この後、切断部59の通過にともなって、
絶縁フィルム21,31を一定の寸法サイズにより切断
し、さらに絶縁フィルム31の外周部分を部分的に排除
して、外部電極導出リード22のアウタリード22bの
一方の面のみをそれぞれ露出させる(以上、同図
(b))。
【0027】こうして、半導体チップ11の上下が、外
部電極導出リード22を有するTABテープ型の絶縁フ
ィルム21と外部電極導出リードを有しない絶縁フィル
ム31とによって挟み込まれて、その周囲の封止が行わ
れてなる、図1に示した構造のTCPが製造される。
【0028】また、上記絶縁フィルム31をリール56
に巻き取った後、上記したプロセスを繰り返すことによ
り、上述した同様のTCPが連続して製造される。この
ようにして製造されるTCPによれば、半導体チップ1
1の多ピン化、電極パッド11aのファインピッチ化、
および半導体チップ11のサイズに左右されないフリー
サイズパッケージ化といったTCPの特徴を損なうこと
なく、高信頼性の確保が可能となる。
【0029】また、チップサイズの1.4倍程度からの
パッケージングにも十分に対応でき、小型化が妨げられ
ることもない。しかも、絶縁フィルム21,31の厚さ
には制限がないため、製品の特性や用途に応じて任意に
選択でき、製造の自由度が増すとともに、500μm以
下の超極薄のTCPの開発が可能となる。
【0030】また、1マシンによる製造が可能となり、
製造ラインを一本化できるようになるとともに、大幅な
製造工期の短縮やコストの削減が図れる。さて、このよ
うな構造のTCP、つまり絶縁フィルム21が平坦とさ
れ、外部電極導出リード22が半導体チップ11の水平
方向に直線的に引き出されて、絶縁フィルム31の外周
よりアウタリード22bの一方の面のみが露出されてな
るTCPの場合、実装基板上の凹部内への埋め込みによ
る実装に用いて好適である。
【0031】図3は、上記したTCPの実装例を示すも
のである。この場合、TCPは、実装基板61上に形成
された凹部62内に、上記半導体チップ11の部分が挿
入される形で実装される。そして、絶縁フィルム31の
外周より露出する各アウタリード22bの一方の面が、
上記実装基板61の表面に配設される各配線パターン6
3と電気的に接続される。
【0032】こうすることで、実装の高さを低く抑えら
れるのみでなく、外圧などから半導体チップ11を保護
することが可能となる。また、実装基板61の表面にお
いて、外部電極導出リード22は絶縁フィルム21によ
って覆われているため、ごみなどの接触によってリード
22の相互がショートしたりするのを防止できるもので
ある。
【0033】上記したように、外部電極導出リードのど
ちらか一方の面を含んで半導体チップの周囲を簡単に封
止できるようにしている。すなわち、半導体チップの表
裏を、外部電極導出リードを有する絶縁フィルムと、外
部電極導出リードを有しない絶縁フィルムとで挟み込む
ようにしている。これにより、TCPがもつ本来の利点
を損なうことなく、さらに、軽薄で、かつ、短小のTC
Pを、高い信頼性をもって容易に製造できるようにな
る。したがって、信頼性の向上とともに、製造プロセス
の簡素化などを図ることが可能となるものである。
【0034】特に、外部電極導出リードの表面は絶縁フ
ィルムによって覆われるようになっているため、ごみな
どの接触によってリードの相互がショートしたりするの
を防止でき、実装の信頼性を向上することが可能であ
る。
【0035】しかも、金型やキュアリングの工程を必要
とすることなしにパッケージングを可能とする本実施例
装置は、非常に低コストにて製品化できるものである。
なお、上記実施例においては、外部電極導出リードを有
するTABテープ型の絶縁フィルムを用いてTCPを構
成するようにした場合について説明したが、これに限ら
ず、たとえば電極パッドに金属薄板からなるフレーム状
のリードを接続してなる半導体チップの、その表裏をそ
れぞれ外部電極導出リードを有しない絶縁フィルムを用
いて封止するように構成することも可能である。
【0036】また、実装基板の凹部内へ埋め込む形での
実装に適するように、外部電極導出リード22を平坦と
する場合に限らず、たとえば図4および図5に示すよう
に、外部電極導出リード22のアウタリード22bを所
定の形状にフォーミングすることも可能である。
【0037】図4は、外部電極導出リード22をガルウ
イング状にフォーミングして、実装基板61上に実装す
るようにした場合を例に示すものである。この場合、た
とえば、外部電極導出リード22を有する絶縁フィルム
21の外周部分を部分的に排除して、絶縁フィルム21
の外周よりアウタリード22bの一方の面のみをそれぞ
れ露出させる。そして、アウタリード22bを上記絶縁
フィルム21,31とともに成形した後、上記実装基板
61の表面に配設される各配線パターン63と電気的に
接続する。
【0038】図5は、外部電極導出リード22をJの字
(いわゆる、Jリード)状にフォーミングして、実装基
板61上に実装するようにした場合を例に示すものであ
る。この場合、たとえば、外部電極導出リード22を有
しない絶縁フィルム31の外周部分を部分的に排除し
て、絶縁フィルム31の外周よりアウタリード22bの
一方の面のみをそれぞれ露出させる。そして、アウタリ
ード22bを上記絶縁フィルム21とともに成形した
後、上記実装基板61の表面に配設される各配線パター
ン63と電気的に接続する。
【0039】こうすることで、通常のQFP(Quad Fla
t Package )やQFJ(Quad FlatJ leaded package)
と同様な表面実装が可能となるとともに、QFPなどで
問題となっている、外部電極導出リード22のコープラ
ナリティやスキューを改善できるようになる。これは、
外部電極導出リード22のそれぞれが上記絶縁フィルム
21,31によって保護されており、外部電極導出リー
ド22の変形によるばらつきが抑えられるためである。
【0040】また、いずれの実施例装置においても、外
部電極導出リード22の表面は絶縁フィルム31によっ
て覆われているため、ごみなどの接触によってリード2
2の相互がショートしたりするのを防止できる。
【0041】さらには、半導体チップ11の4方向に外
部電極導出リード22が配設されるようにしてなるTC
Pのほか、たとえば2方向に外部電極導出リード22が
配設される半導体チップなどを搭載するものなどにも適
用可能である。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。
【0042】
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造ラインを一本化でき、工期の短縮が可能となる
とともに、製品の薄型化および高信頼化を図ることが可
能な半導体装置を提供できる。
【図面の簡単な説明】
【図1】この発明の一実施例にかかるTCPを概略的に
示す構成図。
【図2】同じく、TCPの製造プロセスを説明するため
に示す組み立て装置の概略図。
【図3】同じく、TCPの実装例を示す概略断面図。
【図4】TCPの他の構成例を示す概略断面図。
【図5】同じく、TCPの他の構成例を示す概略断面
図。
【図6】従来技術とその問題点を説明するために示すT
CPの概略断面図。
【符号の説明】
11…半導体チップ、11a…電極パッド、21…TA
Bテープ型の絶縁フィルム(第1の絶縁性フィルム)、
22…外部電極導出リード(配線パターン)、22a…
インナリード、22b…アウタリード、31…絶縁フィ
ルム(第2の絶縁性フィルム)、41…バンプ電極。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップの表面に設けられた電極と
    リードフレームの所定位置とを電気的に接続してなる半
    導体装置において、 前記半導体チップおよび前記リードフレームの表裏を、
    それぞれ絶縁性フィルムを用いて封止し、かつ、前記リ
    ードフレームのどちらか一方の面の一部のみが前記絶縁
    性フィルムより露出してなることを特徴とする半導体装
    置。
JP7090902A 1995-04-17 1995-04-17 半導体装置 Pending JPH08288323A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7090902A JPH08288323A (ja) 1995-04-17 1995-04-17 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7090902A JPH08288323A (ja) 1995-04-17 1995-04-17 半導体装置

Publications (1)

Publication Number Publication Date
JPH08288323A true JPH08288323A (ja) 1996-11-01

Family

ID=14011340

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7090902A Pending JPH08288323A (ja) 1995-04-17 1995-04-17 半導体装置

Country Status (1)

Country Link
JP (1) JPH08288323A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101294281B1 (ko) * 2011-11-21 2013-08-07 전자부품연구원 컨포멀 코팅 박막을 갖는 반도체 장치 및 그 제조 방법
US8664776B2 (en) 2010-01-29 2014-03-04 Renesas Electronics Corporation Interconnection tape providing a serial electrode pad connection in a semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8664776B2 (en) 2010-01-29 2014-03-04 Renesas Electronics Corporation Interconnection tape providing a serial electrode pad connection in a semiconductor device
KR101294281B1 (ko) * 2011-11-21 2013-08-07 전자부품연구원 컨포멀 코팅 박막을 갖는 반도체 장치 및 그 제조 방법

Similar Documents

Publication Publication Date Title
KR100333388B1 (ko) 칩 사이즈 스택 패키지 및 그의 제조 방법
US7019388B2 (en) Semiconductor device
JPH041503B2 (ja)
JPH08148603A (ja) ボールグリッドアレイ型半導体装置およびその製造方法
JP3837215B2 (ja) 個別半導体装置およびその製造方法
KR0185570B1 (ko) 칩 스케일 패키지의 제조 방법
JP2001035998A (ja) ウェーハレベルスタックパッケージ及びその製造方法
JP3893624B2 (ja) 半導体装置用基板、リードフレーム、半導体装置及びその製造方法、回路基板並びに電子機器
US5382546A (en) Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same
JPH04233244A (ja) 集積回路アセンブリ
US5196992A (en) Resin sealing type semiconductor device in which a very small semiconductor chip is sealed in package with resin
KR970000219B1 (ko) 반도체 장치 및 그 제조 방법
JPH08288323A (ja) 半導体装置
JPH06204390A (ja) 半導体装置
JP2824175B2 (ja) 半導体装置及びその製造方法
JP3699271B2 (ja) 半導体パッケージ及びその製造方法
JPH06252334A (ja) 半導体装置
JPS62260343A (ja) 半導体装置
JPH07122701A (ja) 半導体装置およびその製造方法ならびにpga用リードフレーム
JPH05136207A (ja) 半導体装置およびその製造方法
JP4021115B2 (ja) 樹脂封止型半導体装置とその製造方法
JPH04361539A (ja) 半導体装置およびその製造方法
JPH09283573A (ja) テープキャリアパッケージ
JPH07249708A (ja) 半導体装置及びその実装構造
JP2712525B2 (ja) 半導体装置の製造方法