JPH0828813B2 - 画像信号処理回路 - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ この発明は、信号処理技術さらには信号の変調方式に
適用して特に有効な技術に関し、例えばファクシミリに
おける画像信号の処理装置に利用して有効な技術に関す
る。

［背景技術］ ファクシミリにおいては、一般に原稿読取部における
光学系のレンズや光源のムラ等によって、原稿走査方向
に沿ってCCD等のイメージセンサからの画像信号（アナ
ログビデオ信号）に、第４図に示すようないわゆるシェ
ーディング歪が生じてしまう。つまり、イメージセンサ
によって白紙の原稿を走査した場合でも、センサの画像
信号のレベルが原稿の両端部において中央部分よりも低
下してしまうという現象が生じる。

このシェーディング歪をそのままにして、原稿の読取
りを行なうと、原稿の両端部で感度が低下し、読取りミ
スが発生する。

そこで、シェーディング歪による影響をなくすため、
第４図に破線イで示すごとく、画像信号を平坦化した
り、あるいは同図に鎖線ロで示すごとく、シェーディン
グ歪に合わせてスライスレベル（２値化のためのしきい
値レベル）を補正するなどの方法が提案されている。な
お、シェーディング歪対策に関する発明としては、例え
ば特願昭57−24442号がある。

このうち、シェーディング歪に合わせてスライスレベ
ルを補正する方法にあっては、画像信号の処理、転送を
行なう前に自紙原稿を走査してシェーディング歪を検出
し記憶しておく必要がある。この場合LSI化された画像
信号処理装置では、検出したアナログ信号をデジタル信
号に変換して記憶することが行なわれる。しかしなが
ら、シェーディング歪自体は、通常の原稿を読み取った
場合の画像信号に比べてレベルの変動がかなり小さいの
で、イメージセンサからのすべての信号をA/D変換して
記憶しておく必要はない。しかも、シェーデング歪を検
出し記憶する場合、イメージセンサの持つ高い精度のま
ま記憶する必要はない。このようにシェーディング歪に
関するすべての信号を高い精度のまま記憶するには非常
に大きな記憶容量を有する記憶装置（メモリ）を必要と
する。

そこで、イメージセンサからの画像信号の差分を検出
し、例えば８画素あるいは16画素のような複数画素ごと
にそれまでの差分を符号化（以下デルタ変調と称する）
して記憶するとともに、実際の原稿の読取りの際にはこ
れを復号化（デルタ復調）してシェーディング歪を再生
し、画像信号のスライスレベルを決定する方式を開発し
た。

しかしながら、上記のようなデルタ変復調方式を利用
したシェーディング歪に関するデータの記憶方式であっ
ても、イメージセンサの分解能が高くなるほど、シェー
ディング歪に関するデータの記憶に大容量のメモリが必
要となる。そのため、従来は、外付けのメモリにシェー
ディング歪に関するデータを記憶するようにしていた。

なお、シェーディング歪に関する記憶すべきデータの
数を減らしてやればメモリの容量を少なくすることはで
きる。しかし、これでは再生されるシェーディング波形
の精度が低下してしまうという不都合がある。

［発明の目的］ この発明の目的は、ファクシミリのような信号処理装
置において、シェーデング波形の精度を低下させること
なくシェーディング歪に関するデータを記憶するメモリ
の容量を減らし、これによって、LSI化された信号処理
装置と同一のチップ上にシェーディング歪に関するデー
タの記憶用メモリを搭載できるようなデルタ変調方式を
提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、イメージセンサからの画像信号の差分を求
めてそれを等ピッチで量子化した場合、量子化データの
最下位ビットは常に「１」または「０」になることに着
目し、量子化データの最下位ビットを除いたビットを符
号化して記憶するようにすることによって、シェーデン
グ波形の精度を低下させることなくシェーディング歪に
関するデータを記憶するメモリの容量を減らし、これに
よって、LSI化された信号処理装置と同一のチップ上に
シェーディング歪の記憶用メモリを搭載できるようにす
るという上記目的を達成するものである。

［実施例］ 第１図には、本発明をファクシミリにおけるイメージ
センサから送られて来る画像信号を処理する信号処理回
路に適用した場合の一実施例が示されている。

図中、鎖線Ｄで囲まれた各回路ブロックは、特に制限
されないが、単結晶シリコン基板のような一個の半導体
チップ上において形成される。

信号処理回路Ｄ内にはタイミング発生回路１が設けら
れており、このタイミング発生回路１からチップ外部へ
出力されるクロック信号CKによって、CCD（チャージ・
カップルド・デバイス）のようなイメージセンサ20が駆
動される。そして、このイメージセンサ20から出力され
るシリアルな画像信号は、タイミング発生回路１から出
力される上記クロック信号CKに同期したサンプリング信
号φ_Sによって駆動されるサンプル・ホールド回路２に
取り込まれる。

サンプル・ホールド回路２に取り込まれた画像信号
は、ピーク値検出回路３や７ビットA/D,D/A変換回路４
およびレベル検出回路５に供給されるようになってい
る。

このうち、ピーク値検出回路３は、シェーディング歪
を有する画像信号のピーク値を検出し、それをA/D変換
してピーク値レジスタ６に保持させるとともに、ピーク
値レジスタ６に保持されたピーク値をD/A変換してピー
ク値電圧Vpkを形成し、上記７ビットA/D,D/A変換回路４
へ供給する。

７ビットA/D,D/A変換回路４は、白紙原稿を読み取っ
たときの１行分の画像信号ａを逐時A/D変換し、最初にA
/D変換した値は初期値レジスタ７に保持させるととも
に、その後は、直前の信号との大小を判定してその結果
をデルタ変復調回路８に供給する。

デルタ変復調回路８は、７ビットA/D,D/A変換回路４
から供給される画像の信号の大小を示す信号をカウント
して、16または32画素単位で区切ってその差分を符号化
し、それをRAM（ランダム・アクセス・メモリ）10内に
格納する。これによって、シェーディング歪に対応した
情報がRAM10内に格納される。符号化前の差分は、16画
素単位の場合は第２図（Ａ）に示すように最大で15ステ
ップで、最後の差分は必ず奇数ステップである。一方、
32画素単位の場合は同図（Ｂ）のごとく最大で30ステッ
プであり、最後の差分は必ず偶数ステップである。

画像伝送時には、このRAM10内のシェーディング歪に
関する情報が読み出されてデルタ変復調回路８で復調さ
れた信号と、初期値レジスタ７内の初期値とが７ビット
A/D,D/A変換回路４に供給されてD/A変換され、白電圧側
（ハイレベル側）のシェーディング波形すなわちスライ
スレベルの最大値V_SHが再生され、出力される。

レベル検出回路５は、内部に例えば16個のコンパレー
タを有し、上記７ビットA/D,D/A変換回路４から供給さ
れる白電位側のシェーディング波形V_SHと、４ビットD/A
変換回路９から供給される黒電位側（ロウレベル側）の
シェーディング波形すなわちスライスレベルの最小値V
_SLとの電位差を、内部の抵抗ラダーによって分割して16
段階のスライスレベルを形成し、上記各コンパレータに
供給する。これによって、各スライスレベルはシェーデ
ィング波形に従って変化され、そのとき入力されている
画像信号ａのレベルを検出する。

上記４ビットD/A変換回路９は、レベル設定レジスタ1
1の設定値に応じて、複数段階のレベルを形成し、出力
するようにされている。しかも、各レベルは、前記７ビ
ットA/D,D/A変換回路４から供給される白電位側のシェ
ーディング波形V_SHに基づいて、これを分割することに
より形成されるようになっている。そのため、４ビット
D/A変換回路９から上記レベル検出回路５へ供給される
スライスレベルの最小値V_SLは、シェーディング歪に対
応してダイナミックに変化される。

すなわち、第４図において、実線で示されているのが
上記白電位側のシューディング波形に対応し、スライス
レベルの最小値V_SLとしての黒電位側のシューディング
波形を上記レベル設定レジスタ11により例えば鎖線ロで
示すように設定したとすると、この黒電位側のシューデ
ィング波形も上記イメージセンサ20により読み取られた
白地原稿に対応された上記白電位側のシューディング波
形と一定のレベル差を持って相対的に変化するようにさ
れる。そして、レベル検出回路５においては、上記実線
で示されたハイレベル側電位と鎖線ロで示されたロウレ
ベル側電位とを抵抗ラダーによって分割し、上記シュー
ディング波形V_SHを最大値として、上記最小値V_SLを最小
値として16通りの２値化のためのスライスレベルを形成
する。

上記レベル設定レジスタ11は、前記ピーク値レジスタ
６および初期値レジスタ７と同様に、内部バス17を介し
て外部より設定できるようにされている。

レベル検出回路５内の各コンパレータの出力は、並列
に出力されてバイナリ・エンコーダ12とデマルチプレク
サ13に供給される。バイナリ・エンコーダ12に供給され
たコンパレータの出力は、ここで４ビットのバイナリ信
号に符号化されて、送信部15へ供給される。

デマルチプレクサ13では、内部バス17を介して２値化
レジスタ14に設定された内容に応じて、上記レベル検出
回路５から供給される各コンパレータの出力のうち一つ
を選択的に送信部15へ送る。つまり、２値化レジスタ14
の設定値を変えることによって、任意のスライスレベル
により２値化された信号を送出することができるように
されている。

送信部15は、4bitのバイナリ信号や、1bitのバイナリ
信号を8bitに並列化して送出する。

第３図には、上記実施例におけるデルタ変復調回路８
のうちデルタ符号化回路の具体的な回路構成例が示され
ている。

７ビットA/D,D/A変換回路４から供給されるある画素
の信号とその一つ前の画素の信号との大小（以下「＋」
「−」と記す）を示す信号UDは、６ビット構成の差分カ
ウンタ81に入力されている。この差分カウンタ81は７ビ
ットA/D,D/A変換回路４から「＋」信号が入って来る
と、カウントアップ動作し、「−」信号が入って来ると
カウントダウン動作するように構成されている。また、
この差分カウンタ81の最下位ビットB₀のキャリー出力信
号は、ORゲートG₀を介して次のビットB₁に入力されてい
る。このORゲートG₀の他方の入力端子には、外部から供
給される16画素単位の符号化か32画素単位の符号化かを
指示する制御進行16/32が印加されている。

16画素単位の符号化を行なう場合、制御信号16/32を
ハイレベルに固定することによって、最下位ビットB₀の
次のビットB₁のキャリー入力端子がハイレベルに固定さ
れる。そのため、最下位ビットB₀からのキャリー信号は
無視されるようになり、結局この差分カウンタ81はビッ
トB₁〜B₅の５ビットのカウンタとして動作する。一方、
制御信号16/32がロウレベルに固定されると、最下位ビ
ットB₀からのキャリー信号が次のビットB₁に入力されて
動作され、差分カウンタ81は６ビットのカウンタとして
動作するようにされている。

この実施例では、上記差分カウンタ81のビットB₀〜B₅
のうち上位５ビットB₁〜B₅の出力が、論理ゲート回路と
セレクタ回路とからなる符号化回路82に供給されてい
る。この符号化回路82は、差分カウンタ81のビットB₅の
出力を、「＋」「−」の符号を示す信号としてそのまま
次段に出力するとともに、差分カウンタ81のビットB₁〜
B₄の出力については、一種の絶対値をとるような論理動
作を行なうものである。つまり、差分カウンタ81の出力
がオールゼロの状態から続けて「＋」の信号UDが入って
来た場合と、続けて「−」の信号UDが入って来た場合と
で、最上位のビットB₅に対応する信号のみが異なるだけ
で他の信号はすべて同じパターン順序で変化するよう
に、符号化回路82の論理が決定されている。

このような「＋」「−」と一種の絶対値となるカウン
タ値との組み合わせた符号化により、カウンタ値が
「＋」「−」に共通に用いられることになるからRAMに
記憶させる情報ビットを約半分に減らすことができる。

上記のようにして、符号化された差分データは、次段
のラッチ回路83がラッチされてから、セレクタ84を介し
て内蔵RAM10に記憶されるようになっている。セレクタ8
4はシステムバス17を介して外部から供給されるデータ
と、上記符号化回路82から供給される差分データの一方
を選択的にRAM10に供給して記憶させるために設けられ
ている。

上記デルタ符号化回路においては、差分カウンタ81の
最下位ビットB₀の出力が符号化回路82に供給されないよ
うになっている。つまり、32画素単位で差分データの符
号化を行なう場合には、最下位ビットB₀は無視し、これ
をRAM10に記憶しないようになっている。このように最
下位ビットB₀を無視して符号化しても、第２図に示した
ように差分カウンタ81の最終値は必ず偶数つまり最下位
ビットB₀の出力は必ず「０」になる。従って、復調する
ときに、この最下位ビットB₀の「０」をハード的に発生
させてやれば、これを記憶させておく必要はなく、これ
によってRAM10の容量を、「０」を記憶させる場合に比
べて６分の１だけ減らすことができる。ただしこの実施
例では、16画素単位の符号化と32画素単位の符号化を、
制御信号で自由に切り換えて行なえるようになっている
ため、そのうち16画素単位で符号化を行なう場合には、
差分カウンタ81の最下位ビットとなるビットB₁の出力が
必ず「１」になるが、これはそのままRAM10に記憶させ
るようになっている。16画素単位の符号化のみでよい場
合には、差分カウンタ81を５ビット構成に固定し、その
うち必ず「１」になる最下位ビットは無視して符号化を
行なって、±の符号を含めて４ビットの差分データとし
てRAM10の容量を減らすことができる。

なお、16画素単位の符号化と32画素単位の符号化の切
換えは、例えばイメージセンサの解像度に応じて行なえ
ばよい。解像度が８画素/mmのようなときは16画素単位
で、また解像度が16画素/mmのようなときは32画素単位
で符号化を行なえばよい。このようにしても、解像度が
16画素/mmの場合は、もともと変化の小さいシェーディ
ング歪については必要以上に精度が高いので、記憶、再
生されるシェーディング波形の精度を低下させることに
はならない。

つまり、同じ解像度（例えば８画素/mm）のイメージ
センサの出力を16画素単位で符号化していたものを、32
画素単位の符号化に変更すれば確かにシェーディング波
形の精度は低下するが、解像度の低いセンサの出力から
解像度の高いセンサの出力に変わった場合に、符号化の
ピッチを例えば16画素単位から32画素単位のように広げ
ても、変化の少なシェーディング歪については精度を低
下することにはならない。

従って、このような符号化のピッチをイメージセンサ
の解像度に応じて換えることによって、解像度を２倍に
しても、精度を低下させることなく同じRAM10の記憶容
量で同一サイズの原稿についてシェーディング歪を記憶
することができる。

上記のごとく符号化されてRAM10内の記憶されたシェ
ーディング歪に関するデータを復号化（デルタ復調）す
る場合には、32画素単位の符号化の際に差分カウンタ81
から出力される差分データの最下位ビットが切り捨てら
れていることを考慮する。そして、RAM10からデータが
読み出されたときにその最下位に所定のビット（実施例
では「０」）を付加してから復号化するか、もしくはそ
れと同じ効果が得られるような方法で復号化データをハ
ードウェアで形成してやればよい。

［効果］ イメージセンサからの画像信号の差分を求めて「＋」
「−」と一種の絶対値となるカウンタ値との組み合わせ
た符号化によりRAMに記憶させる情報ビットを約半分に
減らすとともに、上記カウンタ値の最下位ビットが量子
化のための大小比較ステップ数に応じて「１」または
「０」になることに着目し、シェーティング波形の精度
を低下させることなくシェーディング歪に関するデータ
を記憶するメモリの容量を減らし、これによって、LSI
化された信号処理装置と同一のチップ上にシェーディン
グ歪の記憶用のメモリを搭載できるという効果がある。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例では
画像信号の差分をとって量子化するピッチとして、16画
素単位または32画素単位のいずれか一方を選択できるよ
うにしているが、８画素単位あるいは64画素単位等2
ⁿ（ｎは整数）画素単位で行なうようにすることができ
る。

［利用分野］ 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるファクシミリにお
ける画像信号処理用のLSIに適用したものについて説明
したが、この発明はそれに限定されるものではなく、ア
ナログ信号のレベルを検出する装置一般に利用すること
ができる。

【図面の簡単な説明】

第１図は、本発明をファクシミリにおける画像信号処理
用のLSIに適用した場合の一実施例を示すブロック図、 第２図（Ａ），（Ｂ）は、画像信号をそれぞれ16画素お
よび32画素単位で差分をとって量子化する場合の取り得
るステップを示す説明図、 第３図は、本発明の要部たる符号化回路の構成例を示す
回路図、 第４図は従来のシェーディング歪の補正方法を示す説明
図である。 １……タイミング発生回路、２……サンプル・ホールド
回路、３……ピーク値検出回路、４……７ビットA/D,D/
A変換回路、５……レベル検出回路、６……ピーク値レ
ジスタ、７……初期値レジスタ、８……デルタ変復調回
路、９……４ビットD/A変換回路、10……メモリ（RA
M）、81……差分カウンタ、82……符号化回路、83……
ラッチ回路、84……セレクタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保 隆 神奈川県横浜市戸塚区戸塚町180 日立通 信システム株式会社内 (72)発明者 多々内 允晴 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 永山 義治 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (56)参考文献 特開 昭61−238175（ＪＰ，Ａ) 特開 昭56−157576（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】イメージセンサによる白地原稿に対応され
   たシリアル画像信号をディジタル信号に変換するA/D変
   換回路と、 上記ディジタル信号を2ⁿ個からなる画素信号列に区切
   り、互いに隣り合う２個ずつの画素信号に対応したディ
   ジタル値の大小比較出力によりアップ／ダウン計数動作
   を行う差分カウンタと、 かかる差分カウンタの計数出力の最上位ビットを＋−符
   号とし、その最上位ビットと最下位ビットとを除く計数
   値からなる符号化信号を形成するΔ変調回路と、 上記符号化信号を記憶する記憶回路と、 原稿読み取り時において上記記憶回路に記憶された符号
   化信号を上記イメージセンサの信号出力と同期して読み
   出すとともに上記2ⁿ個の画素信号列における互いに隣り
   合う２個の画素に対応したディジタル値の大小比較のス
   テップ数に応じて決められ、回路的に付加された最下位
   ビットを含めた復号化信号を形成するΔ復調回路と、 かかる復号化信号をアナログ信号に変換してシェーディ
   ング波形を形成するD/A変換回路と、 アナログ変換されたシェーディング波形を基準にして上
   記イメージセンサの信号出力を２値化するスライスレベ
   ルを設定する回路とを備えてなることを特徴とする画像
   信号処理回路。