JPS6245222A - 画像信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 二の発明は、信号処理技術さらには信号の変調方式に適
用して特に有効な技術に関し、例えばファクシミリにお
ける画像信号の処理装置に利用して有効な技術に関する
。

［背景技術］ ファクシミリにおいては、一般に原稿読取部における光
学系のレンズや光源のムラ等によって、原稿走査方向に
沿ってＣＣＤ等のイメージセンサからの画像信号（アナ
ログビデオ信号）に、第４図に示すようないわゆるシェ
ーディング歪が生じてしまう。つまり、イメージセンサ
によって白紙の原稿を走査した場合でも、センサの画像
信号のレベルが原稿の両端部において中央部分よりも低
下してしまうという現象が生じる。

このシェーディング歪をそのままにして、原稿の読取り
を行なうと、原稿の両端部で感度が低下し、読取りミス
が発生する。

そこで、シェーディング歪による影響をなくすため、第
４図に破線イで示すごとく、画像信号を平坦化したり、
あるいは同図に鎖線口で示すごとく、シェーディング歪
に合わせてスライスレベル（２値化のためのしきい値レ
ベル）を補正するなどの方法が提案されている。なお、
シェーディング歪対策に関する発明としては、例えば特
願昭５７−２４４４２号がある。

このうち、・ユ・・ニー・ディング歪に合わせてスライ
スレベルを補正する方法にあっては１画像信号の処理、
転送を行なう前に白紙原稿を走査してシェーディング歪
を検出し記憶しておく必要がある。

二の場合ＬＳＩ化された画像信号処理装置では、検出し
たアナログ信号をデジタル信号に変換して記憶すること
が行なわれる。しかしながら、シェーディング歪自体は
１通常の原稿を読み取った場合の画像信号に比べてレベ
ルの変動がかなり小さいので、イメージセンサからのす
べての信号をＡ７／Ｄ変換して記憶しておく必要はない
。しかも。

シエーデング歪を検出し記憶する場合、イメージセンサ
の持つ高い精度のまま記憶する必要はない。

二のようにシュー−ディング歪に関するオペての信号を
高い精度のまま記憶するには非常に大きな記憶容量を有
する記憶装置（メモリ）を・必要とする。

そこで、〜１′メージセンサからの画像信号の差分を検
出し、例えば８画素あるいはＩＧ画素のような複数画素
ごとにそＪしまでの差分を符号化（以下デルタ変調と称
する）しで記憶するとともに、実際の原稿の読取りの際
にはこ九を復号化（デルタ復調）してシェープ、イング
歪を再生し１画像イ言号のスライスレベルを決定する方
式を開発した。

しかしながら、上記のようなデルタ変復調方式を利用し
たシェーディング歪に関するデータの記憶方式であって
も、イメージセンサの分留能が高くなるほど、シェーデ
ィング歪に関するデータの記憶に大容量のメモリが必要
となる。そのため、従来は、外付けのメモリにシェーデ
ィング歪に関するデータを記憶するようにしていた。

なお、シェーディング歪に関する記憶すべきデータの数
を減らしてやればメモリの容量を少なくすることはでき
る。しかし、これでは再生されろシェーディング波形の
精度が低下してしまうという不都合がある。

［発明の目的］ この発明の目的は、ファクシミリのような信号処理装置
において、シエーデング波形の精度を低下させることな
くシェーディング歪に関するデータを記憶するメモリの
容量を減らし、これによって、ＬＳＴ化された信号処理
装置と同一のチップ上にシェーディング歪に関するデー
タの記憶用メモリを搭載できるようなデルタ変調方式を
提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、イメージセンサからの画像信号の差分を求め
てそれを等ピッチで量子化した場合、量子化データの最
下位ビットは常に「１」または「０」になることに着目
し、量子化データの最下位ビットを除いたビットを符号
化して記憶するようにすることによって、シェーブ二ノ
グ波形の精度を低ドさせることなくシエーデ−トンヅ歪
に関するデータを記憶するメモリの容Ａを減らし１．こ
れによって、１．ＳＩ化された信号処理装置と同一のチ
ップ上にシェーディング歪の記憶用メモリを搭載できる
ようにするという−１−北口的を達成するものである。

［実施例］ 第１図には、本発明をファクシミリにおけるイメージセ
ンサから送ら九で来る画像信号を処理する借り処理回路
に適用した場合の一実施例が示されている。

図中、鎖線りで囲まれた各回路ブロックは、特に制限さ
れないが、単結晶シリコン基板のような一個の半導体チ
ップとにおいて形成される。

信号処理回路り内にはタイミング発生回路１が設けら汎
ており、このタイミング発生回路１からチップ外部へ出
力さＪＬるクロック信号ＣＫによって、ＣＣＤ　（チャ
ージ・カップルド・デバイス）のようなイメージセンサ
２０が駆動される。そして、このイメージセンサ２０か
ら出力されるシリアルな画像信号は、タイミング発生回
路１から出力される上記クロック信号ＣＫに同期したサ
ンプリング信号φＳによって駆動されるサンプル・ホー
ルド回路２に取り込まれる。

サンプル・ホールド回路２に取り込まれた画像信号は、
ピーク値検出回路３や７ビツトＡ／Ｄ。

Ｄ／Ａ変換回路４およびレベル検出回路５に供給される
ようになっている。

このうち、ピーク値検出回路３は、シェーディング歪を
有する画像信号のピーク値を検出し、それをＡ／Ｄ変換
してピーク値レジスタ６に保持させるとともに、ピーク
値レジスタ６に保持されたピーク値をＤ／Ａ変換してピ
ーク値電圧Ｖｐｋを形成し、上記７ビツトＡ／Ｄ、Ｄ／
Ａ変換回路４へ供給する。

７ビツトＡ／Ｄ、Ｄ／Ａ変換回路４は、白紙原稿を読み
取ったときの１行分の画像信号ａを逐時Ａ／Ｄ変換し、
最初にＡ／Ｄ変換した値は初期値レジタ７に保持させる
とともに、その後は、直前の信号との大小を判定してそ
の結果をデルタ変復調回路８に供給する。

デルタ変復調回路８は、７ビツトＡ／Ｄ、Ｄ／Ａ変換回
路４から供給される画像の信号の大小を示す信号をカウ
ントして、１６または３２画素単位で区切ってその差分
を符号化し、それをＲＡＭ（ランダム・アクセス・メモ
リ）１０内に格納する。これによって、シェーディング
歪に対応した情報がＲＡＭ１０内に格納される。符号化
前の差分は、１６画素単位の場合は第２図（Ａ）に示す
ように最大で１５ステツプで、最後の差分は必ず奇数ス
テップである。一方、３２画素単位の場合は同図（３）
のごとく最大で３０ステツプであり、最後の°差分は必
ず偶数ステップである。

画像伝送時には、このＲＡＭ１０内のシェーディング歪
に関する情報が読み出されてデルタ変復調回路８で復調
された信号と、初期値レジスタ７内の初期値とが７ビツ
トＡ／Ｄ、Ｄ／Ａ変換回路４に供給されてＤ／Ａ変換さ
れ、自重圧側のシェーディング波形すなわちスライスレ
ベルの最大値ＶＳＨが再生され、出力される。

レベル検出回路５は、内部に例えば１６個のコンパレー
タを有し、上記７ビツトＡ／Ｄ、Ｄ／Ａ変換回路４から
供給される白電位側のシェーディング波形ＶｓＨと、４
ビットＤ／Ａ変換回路９から供給される黒電位側のシェ
ーディング波形すなわちスライスレベルの最小値ｖｓＬ
との電位差を、内部の抵抗ラダーによって分割して１６
段階のスライスレベルを形成し、上記各コンパレータに
供給する。これによって、各スライスレベルはシェーデ
ィング波形に従って変化され、そのとき入力されている
画像信号ａのレベルを検出する。

上記４ビットＤ／Ａ変換回路９は、レベル設定レジスタ
１１の設定値に応じて、複数段階のレベルを形成し、出
力するようにされている。しかも。

各レベルは、前記７ビツトＡ／Ｄ、Ｄ／Ａ変換回路４か
ら供給される白電位側のシェーディング波形ＶＳＨに基
づいて、これを分割することにより形成されるようにな
っている。そのため、４ビットＤ／Ａ変換回路９から上
記レベル検出回路５へ供給されるスライスレベルの最小
値ＶＳＬは・シェーディング歪に対応してダイナミック
に変化される。

上記レベル設定レジスタ１１は、前記ピーク値レジスタ
６および初期値レジスタ７と同様に、内部バス１７を介
して外部より設定できるようにされている。

レベル検出回路５内の各コンパレータの出力は。

並列に出力されてバイナリ・エンコーダ１２とデマルチ
プレクサ１３に供給される。バイナリ・エンコーダ１２
に供給されたコンパレータの出力は、ここで４ビツトの
バイナリ信号に符号化されて、送信部１５へ供給される
。

デマルチプレクサ１３では、内部バス１７を介して２値
化レジスタ１４に設定された内容に応じて、上記レベル
検出回路５から供給される各コンパレータの出力のうち
一つを選択的に送信部１５へ送る。つまり、２値化レジ
スタ１４の設定値を変えることによって、任意のスライ
スレベルにより２値化された信号を送出することができ
るようにされている。

送信部１５は、４ｂｉｔのバイナリ信号や、１ｂｉｔの
バイナリ信号を８１）ｉｔに並列化して送出する。

第３図には、上記実施例におけるデルタ変復調回路８の
うちデルタ符号化回路の具体的な回路構成例が示されて
いる。

７ビツトＡ／Ｄ、Ｄ／Ａ変換回路４から供給されるある
画素とその一つ前の画素の信号との大小（以下ｒ＋」　
ｒ−Ｊと記す）を示す信号ｔ、Ｊ　Ｄは、６ビツト構成
の差分カウンタ８１に入力されている。この差分カウン
タ・８１は７ビツトＡ／Ｄ、Ｄ／Ａ変換回路４から「＋
」信号が入って来ると。

カラン１−アップ動作し、「−」信号が入って来るとカ
ウントダウン動作するように構成されている。

また、この差分カウンタ８１の最下位ビットＢＯのキャ
リー出力信号は、ＯＲゲートＧｏを介して次のビットＢ
１に入力されている。このＯＲゲートＧｏの他方の入力
端子には、外部から供給される１６画素単位の符号化か
３２画素単位の符号化かを指示する制御信号］、　６　
／　３２が印加されている。

１６画素中５位の符号化を行なう場合、制御信号１６／
３２をハイレベルに固定することによって、最下位ピッ
ｈ　Ｂ　ｏの次のビットＢ、のキャリー入力端子がハ・
イレベルに固定される。そのため、最下位ピッｔ−Ｂ　
ｏからのキャリー信号は無視されるようになり、結局こ
の差分カウンタ８１はビ１７）−Ｂ、〜Ｂ５の５ビツト
のカウンタとして動作する。

一方、制御信号１６／３２がロウレベルに固定されると
、最下位ピッｔ−Ｆ３　ｏからのキャリー信号が次のビ
ットＢ１に入力されて動作され、差分カウンタ８１は６
ビツ１〜のカウンタとして動作するようにされている。

この実施例では、上記差分カウンタ８１のビットＢｏ−
Ｂ５のうち上位５ビツトＢ１〜Ｂもの出力が、論理ゲー
ト回路とセレクタ回路とからなる符号化回路８２に供給
されている。この符号化回路８２は、差分カウンタ８１
のビットＢ５の出力を、ｒ−４−Ｊｒ−−１の符号を示
す信号としてそのまま次段に出力するとともに、差分カ
ウンタ８１のビットＢ１〜Ｂ４の出力については、一種
の絶対値をとるような論理動作を行なうものである。つ
まり、差分カウンタ８１の出力がオールゼロの状態から
続けて「＋」の信号ＵＤが入って来た場合と、続けて「
−」の信号ＵＤが入って来た場合とで、最上位のビット
ＢＳに対応する信号のみが異なるだけで他の信号はすべ
て同じパターン順序で変化するように、符号化回路８２
の論理が決定されている。

上記のようにして、符号化された差分データは、次段の
ラッチ回路８３でラッチされてから、セレクタ８４を介
して内蔵ＲＡＭｌ０に記憶されるようになっている。セ
レクタ８４はシステムバス１７を介して外部から供給さ
れるデータと、上記符号化回路８２から供給される差分
データの一方を選択的にＲＡＭｌ０に供給して記憶させ
るために設けられている。

上記デルタ符号化回路においては、差分カウンタ８１の
最下位ビットＢｏの出力が符号化回路８２に供給されな
いようになっている。つまり、３２画素ｌＪ１位で差分
データの符号化を行なう場合には、最下位ビットＢ０は
無視し、これをＲＡＭ　１０に記憶しないようになって
いる。このように最下位ビットＢｏを無視して符号化し
ても、第２図に示したように差分カウンタ８１の最終値
は必ず偶数つまり最下位ビットＢ。の出力は必ずｒＯＪ
ニナル。従って、復調するときに、この最下位ビットＢ
Ｏの「０」をハード的に発生させてやれば。

これを記憶させておく必要はなく、これによってＲＡＭ
ｌ０の容量を、「０」を記憶させる場合に比へて６分の
１だけ減らすことができる。ただしこの実施例では、１
６画素単位の符号化と３２画素単位の符号化を、制御信
号で自由に切り換えて行なえるようになっているため、
そのうち１６画素単位で符号化を行なう場合には、差分
カウンタ８１の最下位ビットとなるビットＢ１の出力が
必ず「１」になるが、これはそのままＲＡＭ１０に記憶
させるようになっている。１６画素単位の符号化のみで
よい場合には、差分カウンタ８Ｉを５ビット構成に固定
し、そのうち必ず「１」になる最下位ビットは無視して
符号化を行なって、士の符号を含めて４ビツトの差分デ
ータとしてＲＡＭ１０の容量を減らすことができる。

なお、１６画素単位の符号化と３２画素単位の符号化の
切換えは、例えばイメージセンサの解像度に応じて行な
えばよい。解像度が８画素／　ｍ　ｍのようなときは１
６画素単位で、また解像度が１６画素／　ｍ　ｍのよう
なときは３２画素単位で符号化を行なえばよい。このよ
うにしても、解像度が１６画素／　ｍ　ｍの場合は、も
ともと変化の小さいシェーディング歪については必要以
上に精度が高いので、記憶、再生されるシェーディング
波形の精度を低下させることにはならない。

つまり、同じ解像度（例えば８画素／　ｍ　ｍ　）のイ
メージセンサの出力を１６画素単位で符号化していたも
のを、３２画素単位の符号化に変更すれば確かにシェー
ディング波形の精度は低下するが、解像度の低いセンサ
の出力から解像度の高いセンサの出力に変わった場合に
、符号化のピッチを例えば１６画素単位から３２画素単
位のように広げても、変化の少なシェーディング歪につ
いては精度を低下することにはならない。

従って、このような符号化のピッチをイメージセンサの
解像度に応じて換えることによって、解像度を２倍にし
ても、精度を低下させることなく同じＲＡＭｌ０の記憶
容量で同一サイズの原稿についてのシェーディング歪を
記憶することができる。

上記のごとく符号化されてＲＡＭｌ０内の記憶されたシ
ェーディング歪に関するデータを復号化（デルタ復調）
する場合には、３２画素単位の符号化の際に差分カウン
タ８１から出力される差分データの最下位ビットが切り
捨てられていることを考慮する。そして、ＲＡＭ１０か
らデータが読み出されたときにその最下位に所定のビッ
ト（実施例では「０」）を付加してから復号化するか、
もしくはそれと同じ効果が得られるような方法で復号化
データをハードウェアで形成してやればよい。

［効果］ イメージセンサからの画像信号の差分を求めてそれを等
ピッチで量子化した場合、量子化データの最下位ビット
は常に「１」または「０」になることに着目し、量子化
データの最下位ビットを除いたビットを符号化して記憶
するようにしたので、記憶すべきシェーディング歪に関
するデータのビット長が短くなるという作用により、シ
ェーディング波形の精度を低下させることなくシェーデ
ィング歪に関するデータを記憶するメモリの容量を減ら
し、これによって、ＬＳＩ化された信号処理装置と同一
のチップ上にシェーディング歪の記憶用のメモリを搭載
できるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では画
像信号の差分をとって量子化するピッチとして、１６画
素単位または３２画素単位のいずれか一方を選択できる
ようにしているが、８画素単位あるいは６４画素単位等
２″　（ｎは整数）画素ｍ位で行なうようにすることが
できる。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるファクシミリにおけ
る画像信号処理用のＬＳＩに適用したものについて説明
したが、この発明はそれに限定されるものでなく、アナ
ログ信号のレベルを検出する装置一般に利用することが
できる。

【図面の簡単な説明】

第１図は、本発明をファクシミリにおける画像信号処理
用のＬＳＩに適用した場合の一実施例を示すブロック図
、 第２図（Ａ）、（Ｂ）は、画像信号をそれぞれ１６画素
および３２画素単位で差分をとって量子化する場合の取
り得るステップを示す説明図、第３図は１本発明の要部
たる符号化回路の構成側を示す回路図、 第４図は従来のシェーディング歪の補正方法を示す説明
図である。 １・・・−タイミング発生回路、２・・・・サンプル・
ホールド回路、３・・・・ピーク値検出回路、４・・・
・７ビツトＡ／Ｄ、Ｄ／Ａ変換回路、５・・・・レベル
検出回路、６・・・・ピーク値レジスタ、７・・・・初
期値レジスタ、８・・・・デルタ変復調回路、９・・・
・４ビットＤ／Ａ変換回路、１０パパメモＩＪ　（ＲＡ
Ｍ）、８１・・・・差分カウンタ、８２・・・・符号化
回路、８３・・・・ラッチ回路、８４・・・・セレクタ
。 第　　２　　図 （Ａン □

Claims (1)

1. 【特許請求の範囲】 １、ある時点でサンプリングされたアナログ信号と、そ
   れ以前にサンプリングされたアナログ信号との大小を判
   定し、その大小関係を示す信号を計数することにより所
   定時間内の変化量をデジタル化された差分データとして
   検出し、この差分データの最下位ビットを除いてこれを
   符号化するようにしたことを特徴とする信号処理方式。 ２、上記アナログ信号はイメージセンサから出力される
   画像信号であって、その最初にサンプリングされた画像
   信号はＡ／Ｄ変換されてレジスタに保持されるとともに
   、それ以後に検出された上記差分データは符号化されて
   記憶手段に記憶されるようにされてなることを特徴とす
   る特許請求の範囲第１項記載の信号処理方式。