JPH0827656B2 - デイジタルサ−ボ制御回路 - Google Patents

Description

【発明の詳細な説明】

〔発明の技術分野〕 この発明は、ディジタルオーディオテープレコーダ
（DAT）等におけるディジタルサーボ制御回路に関す
る。 〔発明の従来技術の説明〕 DAT等において、回転ドラムやキャプスタンの回転速
度を一定に保つために、ディジタルサーボが採用されて
いる。第６図に従来のディジタルサーボ制御回路を示
す。図中、11は回転ドラムであり、回転検出器12により
回転ドラム11の回転周期に応じた回転検出パルスFG1が
第７図（１）に示すように発生される。DATの場合、回
転ドラムの回転数は標準で１分間に2000回転（１秒間に
33.3回転）であり、１回転当たり20数発の回転検出パル
スが発生されるよう構成されているから、回転検出パル
スFG1の周波数は800Hz程度になる。この回転検出パルス
FG1は分周器13で分周され、第７図（２）に示すイネー
ブルパルスElが作成される。このイネーブルパルスElは
計測カウンタ14及びロードパルス発生器15に供給され、
計測カウンタ14のカウント動作を能動化すると共に、ロ
ードパルス発生器15のロードパルスL1の発生タイミング
を設定する役割を持つ。上記計測カウンタ14は、12ビッ
トから構成され、イネーブルパルスElが“H"の期間中第
７図（３）に示すクロック信号CKlをカウントし、その
カウント値を位相変調カウンタ16へ供給する。クロック
信号CKlの周波数を2.5MHz程度（例えば2.4576MHz）とす
ると、正常時は１イネーブル期間（イネーブルパルスEl
が“H"の期間）に計測カウンタ14はクロック信号CKlを3
072程度カウントすることになる。 17は基準クロック発生器であり、ディジタルサーボ動
作の基準となる基準クロック信号CK2を、クロック信号C
Klを基に作成する

【第７図（４）】。この基準クロック
信号CK2は19.2KHz程度であるから１イネーブル期間に24
発位発生するが、第７図においてはそのパルス数を省略
して示してある。従って第７図では（１）（２）と
（３）以降の時間レンジが合っていない。そしてこの基
準クロック信号CK2はロードパルス発生器15へ供給さ
れ、ロードパルス発生器15はイネーブルパルスElが立下
った直後の基準クロック信号CK2をロードパルスL1とし
て出力する

【第７図（６）】。しかして、位相変調カウ
ンタ16はロードパルスL1が供給されたときに、計測カウ
ンタ14の下位７ビットがプリセットされ、その後クロッ
ク信号CKlをカウントする。また、計測カウンタ14はイ
ネーブルパルスElが“L"となった時点でカウントをや
め、ロードパルスL1とクロック信号CKlがアンドゲート1
41を介した信号によりリセットされるようになっている

【第７図（５）】。 18はセットリセット（SR）ラッチであり、位相変調カ
ウンタ16の最上位ビット（７ビットめ）の立上りでセッ
トされ、基準クロックCK2の立下りでリセットされる

【第７図（８）】。位相変調カウンタ16は約2.5MHzのク
ロック信号CKlをカウントしているから、その７ビット
めの周波数は19.2KHzとなり、

【第７図（７）】に示す
ように基準クロック信号CK2と同じ周波数となって、ロ
ードパルスL1が供給されたときにプリセットされる計測
カウンタ14のカウント値によってその位相が決まる。従
って、回転ドラム11の回転速度が速くなれば計測カウン
タ14のカウント値は少なくなり、位相変調カウンタ16に
プリセットされてからその７ビットめが立上るまでに時
間がかかるから位相は遅れ、回転ドラム11の回転速度が
遅くなれば逆に位相変調カウンタ16の７ビットめの出力
波形の位相は進む訳である。従って、SRラッチ18の出力
は位相変調カウンタ16の出力に応じてパルス幅が変化し
た波形となる。 19はウインドウ回路であり、計測カウンタ14の上位６
ビットとロードパルスL1が供給され、ロードパルスL1が
印加されたときの計測カウンタ14の上位６ビットの値に
より、SRラッチ18から供給されるパルス幅変調された信
号にウインドウゲートをかける。すなわち、第７図にお
いて正常時のロードパルスL1イが出力されたときの計測
カウンタ14のカウント値を3072ロとすると、上位６ビッ
トは「110000」であり、下位７ビットは「0000000」で
ある。位相変調カウンタ16はこの下位７ビットがプリセ
ットされてからクロック信号CKlをカウントし、最上位
ビットが１に立上るのは64カウント後のハである。基準
クロック信号CK2のパルス間隔が128カウント ニである
から、正常時はそのパルス間の中央までのカウント ホ
で位相変調カウンタ16の最上位ビットが立上ることにな
る。しかして、位相変調カウンタ16はクロック信号CKl
により「0000000」〜「1111111」を繰り返しカウントし
ているから、上記計測カウンタ14が3072をカウントした
場合以外でも上記ハと同じ立上りが得られる可能性があ
る。そうすると実際は回転ドラム11の回転速度が大きく
変わっているにもかかわらず正常と判断されてしまうの
で、計測カウンタ14のカウント値が3074付近の場合だけ
採用し、他はゲーティングする必要がある。そこで、ウ
インドウ回路19により、計測カウンタ14の上位６ビット
が「101111」と「110000」のときだけSRラッチ18の出力
波形をそのままドラムAFCエラー信号として出力し、そ
れ以上のときは“H"、それ以下のときは“L"を出力する
ように構成してあるものである。 他方、20はキャプスタン、21はキャプスタン20の回転
検出パルスFG2を発生する回転検出器、22は回転検出パ
ルスFG2を分周してイネーブルパルスE2を出力する分周
器、23はイネーブルパルスE2が“H"の期間中クロック信
号CKlをカウントする計測カウンタ、24はイネーブルパ
ルスE2が立下った直後の基準クロックCK2をロードパル
スL2として出力するロードパルス発生器、231はロード
パルスL2とクロック信号CKlが入力され計測カウンタ23
にリセット信号を供給するアンドゲート、25はロードパ
ルスL2によって計測カウンタ23の下位７ビットのカウン
ト値がプリセットされクロック信号CKlをカウントする
位相変調カウンタ、26は位相変調カウンタ25の最上位ビ
ットの立上りでセットされ基準クロックCK2の立下りで
リセットされるSRラッチ、27はロードパルスL2が印加さ
れたときに計測カウンタ23の上位６ビットのカウント値
に応じてSRラッチ26の出力にウインドウをかけ、キャプ
スタンAFCエラー信号を出力するウインドウ回路であっ
て、動作は上述のドラム系と同じであるので説明は省略
する。 以上のような構成・作用によって、ディジタルサーボ
制御回路では回転ドラム及びキャプスタンの回転速度の
変化を位相の変化として表現し、これをパルス幅変調し
た信号をドラムAFCエラー信号、キャプスタンAFCエラー
信号としているものである。そして、これらのエラー信
号に応じてモータの回転速度を制御する。 〔従来技術の問題点〕 上述したとうり従来のディジタルサーボ制御回路で
は、ドラム系の計測カウンタ14、位相変調カウンタ16、
キャプスタン系の計測カウンタ23、位相変調カウンタ25
を用いているが、いずれも測定精度上６〜12ビット以上
のカウンタが必要となり、リップルキャリーカウンタ等
の非同期式カウンタでは動作の安定性の上で問題がある
ため、第８図に示すようなラッチと加算器を組み合わせ
た同期式カウンタで構成する必要がある。そのため、上
記のような多数のカウンタを使う場合、回路規模が大き
くなる問題があった。 〔発明の目的〕 この発明は上記事情に鑑みて成されたもので、回路規
模を縮小し得るディジタルサーボ制御回路を提供するこ
とを目的とする。 〔発明の要点〕 この発明は上記目的を達成するため、被制御体の回転
数若しくは位相に比例する長さのパルスのパルス幅を計
測し位相変調するための複数個の同期式カウンタについ
て、ラッチのみを独立とし、加算器を時分割で共用する
ようにしたことを特徴とする。 〔実施例〕 以下、第１図乃至第５図を参照してこの発明の一実施
例を説明する。尚、従来例と同一回路、同一信号につい
ては同一符号を付し、詳細な説明は省略する。 ただし、本実施例においては計測回路を４回に１回の
割合で時分割駆動しているため計測値は第６図で説明し
た場合の1/4になるが、計測値の実例を従来技術と合わ
せるため、各クロックの周波数を４倍にしたと仮定して
話を進める。従って、クロック信号CK1は約9.8MHz、基
準クロック信号CK2が約76.8KHzとなる。これはあくまで
説明の都合上であって、実際には周波数を上げる必要は
ない。 しかして、第１図中、11は回転ドラム、12は回転ドラ
ムの回転検出パルスFG1を発生する回転検出器、13は回
転検出パルスFG1を２分周してイネーブルパルスElを出
力する分周器、17はクロック信号CKlを基に基準クロッ
ク信号CK2を出力する基準クロック発生器、151はロード
パルスL11を出力するロードパルス発生器であり、一
方、20はキャプスタン、21はキャプスタンの回転検出パ
ルスFG2を発生する回転検出器、22はイネーブル信号E2
を発生する分周器、241はロードパルスL21を発生するロ
ードパルス発生器である。 31は時分割制御カウンタで、クロック信号CKlと基準
クロック信号CK2が入力され、第２図（５）に示すよう
に基準クロック信号CK2のパルス幅を４分割する時分割
パルスａ、ｂ、ｃ、ｄを出力する。この時分割パルス
ａ、ｂ、ｃ、ｄにより第１図の回路の主要部が時分割制
御されるものである。上記ロードパルス発生器151には
時分割パルスｃが、ロードパルス発生器241には時分割
パルスｄがそれぞれ入力され、ロードパルス発生器151
はイネーブルパルスElを立下り直後の基準クロック信号
CK2と時分割パルスｃのアンド出力をロードパルスL11と
し、ロードパルス発生器241はイネーブルパルスE2の立
下り直後の基準クロック信号CK2と時分割パルスｄのア
ンド出力をロードパルスL21としているものである。 32はドラム計測用ラッチで、12ビットから成り回転ド
ラム11の回転速度に応じてクロック信号CKlをカウント
するためのものであって、時分割パルスａとロードパル
スL11が入力されている。33はキャプスタン計測用ラツ
チであり、同じく12ビットから成りキャプスタン20の回
転速度に応じてクロック信号CKlをカウントするための
ものであって、時分割パルスｂとロードパルスL21が入
力されている。34はドラム位相変調用ラッチで、５ビッ
トから成り、上記ドラム計測用ラッチ32にラッチされる
カウント値の３〜７ビットがプリセットされる。そし
て、そのプリセット値を位相変調して出力するもので、
時分割パルスｂとロードパルスL11が入力され、ラッチ
データの最上位ビットが“0"のときの上から２ビットめ
のキャリー信号を位相変調信号T1として出力する。35は
キャプスタン位相変調用ラッチであり、同じく５ビット
から成り、上記キャプスタン計測用ラッチ33の３〜７ビ
ットがプリセットされる。そして、そのプリセット値を
位相変調して出力するもので、時分割パルスｃとロード
パルスL21が入力され、ラッチデータの最上位ビットが
“0"のときの上から２ビットめのキャリー信号を位相変
調信号T2として出力する。 36は加算器であり、上記各ラッチ32、33、34、35とバ
スラインBLを介して接続されている。この加算器36は上
記各ラッチ32〜35のラッチデータを入力して１を加算
し、再び各ラッチ32〜35に書き込むためのものであり、
加算器制御回路37からの加算指令Ｓが“H"のときに加算
動作を行う。加算器制御回路37は、時分割パルスａ、
ｂ、ｃ、ｄ、イネーブルパルスE1、E2、ロードパルスL1
1、L12が入力され、加算指令Ｓを出力するもので、その
詳細を第３図に示す。すなわち、アンドゲート371、37
2、373、374の一方の入力端に時分割パルスａ、ｂ、
ｃ、ｄが入力され、アンドゲート371、372の他方の入力
端にはイネーブルパルスE1、E2が直接、またアンドゲー
ト373、374の他方の入力端にはロードパルスL11、L12が
それぞれインバータ375、376を介して入力されている。
そしてアンドゲート371〜374の出力はオアゲート378に
入力され、オアゲート378の出力が加算指令Ｓとなるも
のである。 38はドラム系の下位ビット補正器であり、２ビットの
カウンタで構成され、上記ドラム計測用ラッチ32の下位
２ビットがバスラインBLを介してセットされると共に、
クロック信号CKlとロードパルスL11が入力されている。
この下位ビット補正器38は、上記ドラム計測用ラッチ32
が時分割パルスａによって動作するため、動作速度がク
ロック信号CKlに較べて1/4になってしまうので、これを
クロック信号CKlによって補正するためのものである。
下位ビット補正器38のキャリー出力K1がセットリセット
（SR）ラッチ39に供給される。SRラッチ39は、時分割パ
ルスｃ、基準クロック信号CK2、及びドラム位相変調用
ラッチ34からの位相変調信号T1が入力されており、下位
ビット補正器38のキャリー出力K1とドラム位相変調用ラ
ッチ34の位相変調信号T1のアンド信号でセットされ、基
準クロック信号CK2と時分割パルスｃのアンド信号でリ
セットされる。このSRラッチ39の出力がパルス幅変調さ
れた信号PWM1となって、ウインドウ回路40に供給され
る。このウインドウ回路40の役割は従来技術として説明
したものと同じであり、バスラインBLを介してドラム計
測用ラッチ32の上位６ビットが入力されている。その詳
細を第４図に示す。第４図において、401はデコーダで
あり、ドラム計測用ラッチ32の上位６ビットが「10111
1」と「110000」のときだけ“1"をラッチ回路402へ出力
する。一方、ドラム計測用ラッチ32から供給される６ビ
ットのうち上位２ビットがアンドゲート403に入力さ
れ、そのアンド出力がラッチ404に入力される。ラッチ4
02及び404にはラッチクロックとしてロードパルスL11が
入力されており、ラッチ402の出力はゲート405へゲート
オープン信号として供給されると共に、インバータ406
を介してゲート407へゲートオープン信号として供給さ
れる。他方、SRラッチ39からの出力PWM1はゲート405を
介してオアゲート408の一方の入力端に入力される。オ
アゲート408の他方の入力端にはラッチ404の出力がゲー
ト407を介して入力されている。そして、このオアゲー
ト408の出力がドラムAFCエラー信号となるものである。 41はキャプスタン系の下位ビット補正器であり、キャ
プスタン計測用ラッチ33の下位２ビットがバスラインBL
を介して入力されると共に、クロック信号CKlとロード
パルスL21が入力されている。この下位ビット補正器41
のキャリー出力K2はSRラッチ42へ入力される。SRラッチ
42には時分割パルスｄ、基準クロック信号CK2、キャプ
スタン位相変調用ラッチ35の位相変調信号T2が入力され
ており、キャリー信号K2と位相変調信号T2のアンド信号
でセットされ、時分割パルスｄと基準クロック信号CK2
のアンド信号でリセットされるもので、その出力はパル
ス幅変調された信号PWM2としてウインドウ回路43へ供給
される。ウインドウ回路43はキャプスタン計測用ラッチ
33の上位６ビットとロードパルスL21が入力されてお
り、キャプスタンAFCエラー信号を出力するものであ
る。 次に、上記のように構成されたディジタルサーボ制御
回路の動作を第２図及び第５図のタイムチャートを参照
して説明する。 回転ドラム11の回転を回転検出器12が検出し、約800H
zの回転検出パルスFG1を発生する。これを分周器12は２
分周し、約400HzのイネーブルパルスElを出力する。こ
の回転検出パルスFG1とイネーブルパルスElの一部分を
第２図（１）、（２）に示す。また、基準クロック発生
器17は同図（３）に示すクロック信号CKlを基に同図
（４）に示す基準クロック信号CK2を発生する。尚、第
２図において、クロック信号CKlの周波数と基準クロッ
ク信号CK2の周波数の間には128:1の関係がある訳であ
り、図面上タイムレンジは合っていない。一方、時分割
制御回路31はクロック信号CKl、CK2を基に同図（５）に
示すような時分割パルスａ、ｂ、ｃ、ｄを発生してい
る。尚、第２図（１）、（２）において回転検出パルス
FG1の立上りとイネーブルパルスElの立下りのタイミン
グがずれているのは、分周器13がクロック信号CKlに同
期して動作しているからである。 しかして、ドラム計測用ラッチ32、キャプスタン計測
用ラッチ33、ドラム位相変調用ラッチ34及びキャプスタ
ン位相変調用ラッチ35は加算器36を時分割で共用してい
るものであり、各ラツチはそれぞれ時分割パルスａの期
間、ｂの期間、ｃの期間、ｄの期間に動作する。 時分割パルスａの期間では、ドラム計測用ラッチ32が
時分割パルスａの立上りでラッチしていたデータを出力
し、立下りで加算器36からのデータをラッチする。この
とき、加算器制御回路37はアンドゲート371が開くか
ら、イネーブルパルスElがアンドゲート371、オアゲー
ト378を通過し、イネーブルパルスElが“H"の期間のみ
加算指令Ｓを“H"として加算器36に印加することになる

【第２図（９）】。従って、ドラム計測用ラッチ32は時
分割パルスａが印加されるごとにその内容がバスライン
BL及び加算器36を通って１ずつ加算される。そして、イ
ネーブルパルスElが立下ると、第２図（６）に示すよう
にロードパルス発生器151からロードパルスL11が出力さ
れるから、ドラム計測用ラッチ36はこのロードパルスL1
1が印加されたときに、その３〜７ビットをドラム位相
変調用ラッチ34へ、また、下位２ビットを下位ビット補
正器38へそれぞれ出力する。 時分割パルスｂの期間では、キャプスタン計測用ラッ
チ33が同様にして、イネーブルパルスE2が“H"の期間中
カウント動作を行う。 時分割パルスｃの期間では、ドラム位相変調用ラッチ
34がカウント動作を行うが、この位相変調用ラッチ34は
ロードパルスL11が印加されたときに、ドラム計測用カ
ウンタ32がラッチしているデータの３〜７ビットを読み
込んでプリセットされる。そして、その後時分割パルス
ｃが印加されるごとにその内容がバスラインBL及び加算
器37を介して１ずつ加算されるものである。このとき、
加算器制御回路37はロードパルスL11が無いときにアン
ドゲート373を開くから、通常の時分割パルスｃの期間
は加算器36に加算動作を行わせ、ロードパルスL11が出
力されたときのみ加算動作を行わせずスルーとして、ド
ラム位相変調用ラッチ34にドラム計測用ラッチ32からの
データがプリセットされるように制御している。そし
て、ドラム位相変調用ラッチ34の最上位ビットが“0"の
ときの上から２ビットめのキャリー信号が位相変調信号
T1としてSRラッチ39に供給される

【第５図（５）】。 すなわち、第５図においてロードパルスL11イが発生
したときに、ドラム計測用ラッチ32にラッチされている
データの３〜７ビットを５ビットデータがドラム位相変
調用ラッチ34にプリセットされ、時分割パルスｃが発生
するごとに＋１されるから、そのカウント値が「0111
1」から「10000」に変わるタイミングを考えると、プリ
セットされたときの値によって変わってくることがわか
る。例えば、正常時のカウント値を3072（２進数では
「110000000000」その３〜７ビットは「00000」）とす
ると、「00000」が「10000」に変わるまでに16カウント
することになる。このときのドラム位相変調用ラッチ34
の上から２ビットめのキャリー信号の立上りをロとする
と、このロの波形に対する上記キャリー信号の立上りの
位相差が、ドラム計測用ラッチ32のカウント値の差、つ
まり回転ドラム11の回転速度に対応していることにな
る。従って、ドラム位相変調用ラッチ34の最上位ビット
が“0"のときの上から２ビットめのキャリー信号が、位
相変調信号T1として出力されるものである。尚、第５図
においてクロック信号CKlは約9.8MHz、時分割パルスｃ
は約2.5MHz、基準クロック信号CK2は約76.8KHzであるか
ら、（１）、（２）と（３）以降はタイムレンジが合っ
ていない。 時分割パルスｄの期間では、キャプスタン位相変調用
ラッチ35が同様にして、キャプスタン計測用ラッチ33か
らのプリセット動作及びカウント動作を行い、その最上
位ビットが“0"のときの上から２ビットめのキャリー信
号を位相変調信号T2としてSRラッチ42に供給する。 一方、下位ビット補正器38は、ロードパルスL11が印
加されたときドラム計測用ラッチ32の下位２ビットがプ
リセットされ、その後クロック信号CKlをカウントす
る。従って、そのキャリー信号K1は第５図（６）に示す
ようにクロック信号CKlが４発出るごとに出力され、SR
ラッチ39に供給される。SRラッチ39は、ドラム位相変調
用ラッチ34からの位相変調信号T1と上記キャリー信号K1
の立下りのアンド信号によってセットされ、基準クロッ
ク信号CK2と時分割パルスｃの立下りのアンド信号によ
ってリセットされる。従って、位相変調信号T1をパルス
幅変調信号に変換する訳であるが、ドラム位相変調用カ
ウンタ34は時分割パルスｃが発生したときのみ加算動作
を行っているので最速クロックであるクロック信号CKl
に較べると精度が1/4になっている。そこで、ドラム計
測用ラッチ32のデータのうち３〜７ビットめをドラム位
相変調用ラッチ34にプリセットし、１〜２ビットは下位
ビット補正器38にプリセットして、最小クロック信号CK
lで独自にカウントさせているのである。そして、このS
Rラッチ39においてドラム位相変調用ラッチ34からの位
相変調信号T1と下位ビット補正器38からのキャリー信号
K1のアンド信号でセットするようにすれば、クロック信
号CKlをカウントする７ビットのカウンタと同様の動作
を得ることができる。 このSRラッチ39からのパルス幅変調された信号PWM1
は、ウインドウ回路40を介してドラムAFCエラー信号と
なる。すなわち、ドラム計測用ラッチ32の上位６ビット
をデコーダ401でデコードして、「101111」と「11000
0」のときだけ出力信号“1"を得、ロードパルスL11によ
りラッチ402にセットする。一方、その上位２ビットが
アンドゲート403に入力されて「11」のときは“1"、他
は“0"をロードパルスL11によりラッチ404にセットす
る。従って、ラッチ402に“1"がセツトされたときには
ゲート405が開いてSRラッチ39からのパルス幅変調信号P
WM1がそのままドラムAFCエラー信号として出力され、ラ
ッチ402に“0"がセットされたときにはゲート407が開い
てアンドゲート403の出力、すなわち、上位２ビットが
「11」のときは“1"、それ以外は“0"をドラムAFCエラ
ー信号として出力するものである。従って、ドラム計測
用ラッチ32のカウント値が基準値の3072の前後64カウン
トずつ、つまり、3008〜3135の範囲内にあれば、そのま
まそのカウント値に対応するパルス幅変調信号PWM1を出
力し、3008未満側にはずれたときは“0"信号を、3136以
上側にはずれたときは“1"信号を出力する訳である。 他方、キャプスタン系の下位ビット補正器41、SRラッ
チ42、ウインドウ回路43についてはドラム系と同じ動作
原理であるので説明は省略する。 以上説明したように、この実施例によれば、回転ドラ
ムの回転検出パルスFGの周波数をf_FG、クロック信号CKl
の周波数をf₁、基準クロック信号CK2の周波数をf₂、ド
ラム計測用ラッチ32のビット数をｎ、ドラム位相変調用
ラッチ34＋下位ビット補正器38のビット数をｍとする
と、 f₂＝f₁×2^-m の関係にあり、f_FGの波長が となるようにサーボ制御される。 尚、上記実施例で示した各信号の周波数はあくまで一
例であり、何らこれに限定されるものではない。また、
ドラム系とキャプスタン系の周波数は共通でも独立でも
よい。 また、上記実施例ではドラムとキャプスタンの回転速
度（周波数）制御を例にとって説明したが、位相制御に
応用することも可能である。 〔発明の効果〕 この発明は以上詳述したように、ディジタルサーボ制
御回路において、多数使用される多ビットの同期式カウ
ンタを、ラッチ部のみ独立とし、加算器を時分割で共用
するようにしたので、回路規模を縮小できる効果を有す
る。

【図面の簡単な説明】

第１図乃至第５図は本発明の一実施例を示し、第６図乃
至第８図は従来技術を示すもので、第１図は本実施例の
ディジタルサーボ制御回路の構成を示すブロック図、第
２図及び第５図は本実施例の動作を説明するためのタイ
ムチャート、第３図は第１図の加算器制御回路37の回路
構成を示す図、第４図は第１図のウインドウ回路40の回
路構成を示す図、第６図は従来のディジタルサーボ制御
回路の構成を示すブロック図、第７図は第６図の動作を
説明するためのタイムチャート、第８図は同期式カウン
タの原理を示す図である。 11……回転ドラム、12,21……回転検出器 13,22……分周器、151,241……ロードパルス発生器 17……基準クロック発生器、20……キャプスタン 31……時分割制御回路、32……ドラム計測用ラッチ 33……キャプスタン計測用ラッチ 34……ドラム位相変調用ラッチ 35……キャプスタン位相変調用ラッチ 36……加算器、37……加算器制御回路 38,41……下位ビット補正器、39,42……SRラッチ 40,43……ウインドウ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】被制御体の回転数若しくは位相に比例した
   長さの被計測パルスを発生し、この被計測パルスの長さ
   を計測してその計測値を位相変調した後、パルス幅変調
   してサーボ用エラー信号として出力するディジタルサー
   ボ制御回路において、 バスラインと加算器を共有し、複数の加算ループを形成
   する複数のラッチと、 これらの複数のラッチが時分割でそれぞれの加算ループ
   を閉じるように上記バスラインと加算器を制御するため
   の時分割パルスを発生する手段と、 上記被計測パルスが存在する間、上記時分割パルスに応
   じて上記加算器を制御し、上記複数のラッチの１つに該
   被計測パルスの長さに比例した数値を記憶させる手段
   と、 上記１つのラッチに記憶された数値を他のラッチに転送
   し、転送された数値を上記時分割パルスに応じて位相変
   調データに変換する手段と、 上記位相変調データをパルス幅変調信号に変換し、エラ
   ー信号として出力する手段と を具備したことを特徴とするディジタルサーボ制御回
   路。