JPH08274760A - 受信機側でｒｄｓ位相同期を行う方法及び装置 - Google Patents
受信機側でｒｄｓ位相同期を行う方法及び装置Info
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- JPH08274760A JPH08274760A JP7346989A JP34698995A JPH08274760A JP H08274760 A JPH08274760 A JP H08274760A JP 7346989 A JP7346989 A JP 7346989A JP 34698995 A JP34698995 A JP 34698995A JP H08274760 A JPH08274760 A JP H08274760A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】
【課題】 隣接するＲＤＳビット間で論理値変化が発生
しても、同期エラーが生じないようにする。 【解決手段】 ＲＤＳ信号及びビット伝送速度クロック
信号（ＢＲＣ）のビットが共に半ビット・パルスの異な
るディジタル値を有する２つの半ビットで構成され、Ｒ
ＤＳビットによって２つの論理値のどちらかに応じて、
第１又は第２のＲＤＳ半ビットがハイ値を有し、他方の
ＲＤＳ半ビットがロー値を有し、ＲＤＳ信号のビットの
立上り又は立下り、或いは両方の時間に一致する第１の
時間に、ビット伝送速度クロック信号のディジタル値を
第１のサンプル値として測定し、半ビット継続時間より
も短い遅延時間だけ第１の時間からシフトされた第２の
時間に、ビット伝送速度クロック信号のディジタル値を
第２のサンプル値として測定し、２つのサンプル値が異
なる値か同じ値かに応じて、ビット伝送速度クロック信
号の位相位置を所定の位相角度量の正又は負の位相角度
だけシフトする。
しても、同期エラーが生じないようにする。 【解決手段】 ＲＤＳ信号及びビット伝送速度クロック
信号（ＢＲＣ）のビットが共に半ビット・パルスの異な
るディジタル値を有する２つの半ビットで構成され、Ｒ
ＤＳビットによって２つの論理値のどちらかに応じて、
第１又は第２のＲＤＳ半ビットがハイ値を有し、他方の
ＲＤＳ半ビットがロー値を有し、ＲＤＳ信号のビットの
立上り又は立下り、或いは両方の時間に一致する第１の
時間に、ビット伝送速度クロック信号のディジタル値を
第１のサンプル値として測定し、半ビット継続時間より
も短い遅延時間だけ第１の時間からシフトされた第２の
時間に、ビット伝送速度クロック信号のディジタル値を
第２のサンプル値として測定し、２つのサンプル値が異
なる値か同じ値かに応じて、ビット伝送速度クロック信
号の位相位置を所定の位相角度量の正又は負の位相角度
だけシフトする。
Description
【０００１】
【発明の属する技術分野】本発明は、同一のビット伝送
速度を有する受信機側で生成されるビット伝送速度クロ
ック信号と、受信機側で変調されるバイフェーズ変調デ
ィジタル（biphase-modulated,digital ）ＲＤＳ信号と
を位相同期させる方法及び装置に関する。
速度を有する受信機側で生成されるビット伝送速度クロ
ック信号と、受信機側で変調されるバイフェーズ変調デ
ィジタル（biphase-modulated,digital ）ＲＤＳ信号と
を位相同期させる方法及び装置に関する。
【０００２】
【従来の技術】いわゆるＲＤＳ（無線データ・システ
ム：Radio Data System ）では、無線局はＲＤＳ情報送
信局ＩＤ、無線局の交替周波数、プログラム・タイプな
どを放送する。これに関する詳細は、"Specifications
of the Radio Data System RDS for VHF/FM Sound Broa
dcasting", Tech. 3244-E, Technical Centre of the E
uropean Broadcasting Union, Brussels, March 1984に
記載されている。
ム：Radio Data System ）では、無線局はＲＤＳ情報送
信局ＩＤ、無線局の交替周波数、プログラム・タイプな
どを放送する。これに関する詳細は、"Specifications
of the Radio Data System RDS for VHF/FM Sound Broa
dcasting", Tech. 3244-E, Technical Centre of the E
uropean Broadcasting Union, Brussels, March 1984に
記載されている。
【０００３】ＲＤＳ情報は、２進ビット・シーケンスで
バイフェーズ変調された信号の形で送信される。そのよ
うなバイフェーズ変調信号を用いた場合、各ＲＤＳビッ
トは、２つの半ビットに分割することができる。位相反
転は、１つのＲＤＳビットに属する２つの半ビット間の
半ビット遷移で行われる。異なる論理値「０」及び
「１」を表す隣接する２ＲＤＳビット間のビット変化時
には、送信されるＲＤＳ信号の搬送波発振時に１８０°
の急激な位相変化が発生する。ＲＤＳ信号用の搬送波と
して、搬送波周波数５７ＫＨｚが使用される。この搬送
波は、無線信号を放送する前に送信機側で抑制される。
したがって、搬送波周波数を受信機側で回復する必要が
あり、これは受信機側の水晶発振器の助けで行われる。
ＲＤＳ情報は、送信機側でビット伝送速度１１８７．５
Ｈｚで放送される。受信機側で受信されたＲＤＳ信号を
復調できるようにするには、同じ矩形周波数を有するビ
ット伝送速度クロック信号を受信機側で生成する必要が
ある。これは、受信機側で生成される５７ＫＨｚ発振信
号の周波数を値“４８”で除算することによって行われ
る。
バイフェーズ変調された信号の形で送信される。そのよ
うなバイフェーズ変調信号を用いた場合、各ＲＤＳビッ
トは、２つの半ビットに分割することができる。位相反
転は、１つのＲＤＳビットに属する２つの半ビット間の
半ビット遷移で行われる。異なる論理値「０」及び
「１」を表す隣接する２ＲＤＳビット間のビット変化時
には、送信されるＲＤＳ信号の搬送波発振時に１８０°
の急激な位相変化が発生する。ＲＤＳ信号用の搬送波と
して、搬送波周波数５７ＫＨｚが使用される。この搬送
波は、無線信号を放送する前に送信機側で抑制される。
したがって、搬送波周波数を受信機側で回復する必要が
あり、これは受信機側の水晶発振器の助けで行われる。
ＲＤＳ情報は、送信機側でビット伝送速度１１８７．５
Ｈｚで放送される。受信機側で受信されたＲＤＳ信号を
復調できるようにするには、同じ矩形周波数を有するビ
ット伝送速度クロック信号を受信機側で生成する必要が
ある。これは、受信機側で生成される５７ＫＨｚ発振信
号の周波数を値“４８”で除算することによって行われ
る。
【０００４】受信機側で復調されたディジタルＲＤＳ信
号を適切にデコードできるようにするには、受信機側で
生成されるビット伝送速度クロック信号が、復調された
ディジタルＲＤＳ信号と位相同期しなければならない。
これは従来、同じ方向を有するＲＤＳ信号エッジとビッ
ト伝送速度クロック信号エッジトとを一致させるか、そ
れとも逆の方向を有するＲＤＳ信号エッジとビット伝送
速度クロック信号エッジとを一致させるかにかかわら
ず、受信機側で復調されるディジタルＲＤＳ信号と、受
信機側で生成されるビット伝送速度クロック信号とをエ
ッジ一致させるいわゆる「コスタス・ループ（ Costas
loop）」によって行われている。
号を適切にデコードできるようにするには、受信機側で
生成されるビット伝送速度クロック信号が、復調された
ディジタルＲＤＳ信号と位相同期しなければならない。
これは従来、同じ方向を有するＲＤＳ信号エッジとビッ
ト伝送速度クロック信号エッジトとを一致させるか、そ
れとも逆の方向を有するＲＤＳ信号エッジとビット伝送
速度クロック信号エッジとを一致させるかにかかわら
ず、受信機側で復調されるディジタルＲＤＳ信号と、受
信機側で生成されるビット伝送速度クロック信号とをエ
ッジ一致させるいわゆる「コスタス・ループ（ Costas
loop）」によって行われている。
【０００５】通常のＰＬＬは、各ビット周期ごとに信号
のサンプル値を使用して、この信号を他の信号と位相同
期させる。コスタス・ループの場合、相互に９０°だけ
シフトされた２つのサンプルのサンプル対が各ビット周
期ごとに使用される。コスタス・ループでは、例えば、
立上り時に、受信機側で復調されたディジタルＲＤＳ信
号の第１のサンプル値が収集され、位相角度９０°に対
応する後の時間にディジタルＲＤＳ信号の第２のサンプ
ル値が収集される。それぞれのサンプル対に属する２つ
のサンプルがＲＤＳ信号の異なるディジタル値を有する
とき、そのビット伝送速度クロック信号はディジタルＲ
ＤＳ信号に対して位相進み状態であると仮定される。こ
れに対して、サンプル対に属するＲＤＳ信号の２つのサ
ンプルが同じディジタル値を有するとき、受信機側で生
成されたビット伝送速度クロック信号はＲＤＳ信号に対
して位相遅れ状態であると仮定される。それぞれの関連
するサンプル対のサンプル値のこの差を使用して、ＲＤ
Ｓ信号のエッジとビット伝送速度クロック信号のエッジ
との間の位相同期が確立される。それぞれの関連するサ
ンプル対のサンプル値が異なるディジタル値を有すると
き、ビット伝送速度クロック信号は、所定の位相角度量
の正の位相角度だけシフトされる。しかし、サンプル対
の２つのサンプル値が同じディジタル値を有する場合、
ビット伝送速度クロック信号は、所定の位相角度量の負
の位相角度だけシフトされる。
のサンプル値を使用して、この信号を他の信号と位相同
期させる。コスタス・ループの場合、相互に９０°だけ
シフトされた２つのサンプルのサンプル対が各ビット周
期ごとに使用される。コスタス・ループでは、例えば、
立上り時に、受信機側で復調されたディジタルＲＤＳ信
号の第１のサンプル値が収集され、位相角度９０°に対
応する後の時間にディジタルＲＤＳ信号の第２のサンプ
ル値が収集される。それぞれのサンプル対に属する２つ
のサンプルがＲＤＳ信号の異なるディジタル値を有する
とき、そのビット伝送速度クロック信号はディジタルＲ
ＤＳ信号に対して位相進み状態であると仮定される。こ
れに対して、サンプル対に属するＲＤＳ信号の２つのサ
ンプルが同じディジタル値を有するとき、受信機側で生
成されたビット伝送速度クロック信号はＲＤＳ信号に対
して位相遅れ状態であると仮定される。それぞれの関連
するサンプル対のサンプル値のこの差を使用して、ＲＤ
Ｓ信号のエッジとビット伝送速度クロック信号のエッジ
との間の位相同期が確立される。それぞれの関連するサ
ンプル対のサンプル値が異なるディジタル値を有すると
き、ビット伝送速度クロック信号は、所定の位相角度量
の正の位相角度だけシフトされる。しかし、サンプル対
の２つのサンプル値が同じディジタル値を有する場合、
ビット伝送速度クロック信号は、所定の位相角度量の負
の位相角度だけシフトされる。
【０００６】このような公知の位相同期方法を用いたと
き、受信機側で生成されたビット伝送速度クロック信号
が復調ディジタルＲＤＳ信号に対して位相進み状態であ
る場合、それぞれ、異なる論理値「０」及び「１」を表
す、隣接する２ＲＤＳビットが出会うと、２つのサンプ
ル値が共に同じディジタル値を有するサンプル対が得ら
れる。これらの位置では、位相同期回路は、ビット伝送
速度クロック信号がＲＤＳ信号に対して位相遅れ状態で
あると誤って仮定する。したがって、隣接するＲＤＳビ
ット間でそのような論理値変化が発生した場合、位相同
期回路では誤った調整動作が行われる。
き、受信機側で生成されたビット伝送速度クロック信号
が復調ディジタルＲＤＳ信号に対して位相進み状態であ
る場合、それぞれ、異なる論理値「０」及び「１」を表
す、隣接する２ＲＤＳビットが出会うと、２つのサンプ
ル値が共に同じディジタル値を有するサンプル対が得ら
れる。これらの位置では、位相同期回路は、ビット伝送
速度クロック信号がＲＤＳ信号に対して位相遅れ状態で
あると誤って仮定する。したがって、隣接するＲＤＳビ
ット間でそのような論理値変化が発生した場合、位相同
期回路では誤った調整動作が行われる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、上述
のような同期エラーをなくする位相同期方法及び装置を
提案することである。
のような同期エラーをなくする位相同期方法及び装置を
提案することである。
【０００８】
【課題を解決するための手段】本発明は、同一のビット
伝送速度を有する受信機側で生成されるビット伝送速度
クロック信号（ＢＲＣ）と、前記受信機側で変調される
バイフェーズ変調ディジタルＲＤＳ信号とを位相同期さ
せる方法に関するもので、本発明の上記目的は、ＲＤＳ
信号のビット及び前記ビット伝送速度クロック信号（Ｂ
ＲＣ）のビットが共に半ビット・パルスの異なるディジ
タル値を有する２つの半ビットで構成され、前記各ＲＤ
Ｓビットによって２つの論理値「１」及び「０」のうち
のどちらが表されるかに応じて、第１のＲＤＳ半ビット
又は第２のＲＤＳ半ビットがハイ・ディジタル値を有
し、それぞれの他方のＲＤＳ半ビットがロー・ディジタ
ル値を有し、前記２つの信号（ＲＤＳ、ＢＲＣ）のうち
の第１の信号のそれぞれのビットの立上り又は立下り、
あるいはその両方の時間に一致する第１の時間（ｔ１）
に、前記２つの信号（ＲＤＳ、ＢＲＣ）のうちの第２の
信号の各ディジタル値が第１のサンプル値（Ｐ１）とし
て測定され、半ビット継続時間よりも短い所定の遅延時
間だけ前記第１の時間（ｔ１）からシフトされた第２の
時間（Ｔ２）に、前記２つの信号（ＲＤＳ、ＢＲＣ）の
うちの他方の信号の各ディジタル値が第２のサンプル値
（Ｐ２）として測定され、前記２つのサンプル値（Ｐ
１、Ｐ２）がそれぞれ異なるディジタル値を有するか同
一のディジタル値を有するかに応じて、前記ビット伝送
速度クロック信号（ＢＲＣ）の位相位置がそれぞれ所定
の位相角度量の正又は負の位相角度だけシフトされ、前
記ＲＤＳ信号が前記２つの信号のうちの第１の信号とし
て使用され、前記ビット伝送速度クロック信号（ＢＲ
Ｓ）が前記２つの信号のうちの第２の信号として使用さ
れることによって達成される。この手段は、請求項２な
いし４によって開発することができ有利である。
伝送速度を有する受信機側で生成されるビット伝送速度
クロック信号（ＢＲＣ）と、前記受信機側で変調される
バイフェーズ変調ディジタルＲＤＳ信号とを位相同期さ
せる方法に関するもので、本発明の上記目的は、ＲＤＳ
信号のビット及び前記ビット伝送速度クロック信号（Ｂ
ＲＣ）のビットが共に半ビット・パルスの異なるディジ
タル値を有する２つの半ビットで構成され、前記各ＲＤ
Ｓビットによって２つの論理値「１」及び「０」のうち
のどちらが表されるかに応じて、第１のＲＤＳ半ビット
又は第２のＲＤＳ半ビットがハイ・ディジタル値を有
し、それぞれの他方のＲＤＳ半ビットがロー・ディジタ
ル値を有し、前記２つの信号（ＲＤＳ、ＢＲＣ）のうち
の第１の信号のそれぞれのビットの立上り又は立下り、
あるいはその両方の時間に一致する第１の時間（ｔ１）
に、前記２つの信号（ＲＤＳ、ＢＲＣ）のうちの第２の
信号の各ディジタル値が第１のサンプル値（Ｐ１）とし
て測定され、半ビット継続時間よりも短い所定の遅延時
間だけ前記第１の時間（ｔ１）からシフトされた第２の
時間（Ｔ２）に、前記２つの信号（ＲＤＳ、ＢＲＣ）の
うちの他方の信号の各ディジタル値が第２のサンプル値
（Ｐ２）として測定され、前記２つのサンプル値（Ｐ
１、Ｐ２）がそれぞれ異なるディジタル値を有するか同
一のディジタル値を有するかに応じて、前記ビット伝送
速度クロック信号（ＢＲＣ）の位相位置がそれぞれ所定
の位相角度量の正又は負の位相角度だけシフトされ、前
記ＲＤＳ信号が前記２つの信号のうちの第１の信号とし
て使用され、前記ビット伝送速度クロック信号（ＢＲ
Ｓ）が前記２つの信号のうちの第２の信号として使用さ
れることによって達成される。この手段は、請求項２な
いし４によって開発することができ有利である。
【０００９】又、本発明は、無線受信機側で変調される
バイフェーズ変調ディジタルＲＤＳ信号と、受信機側で
生成され、前記ＲＤＳ信号と同一ビット伝送速度を有す
るビット伝送速度クロック信号（ＢＲＣ）とを位相同期
させる装置に関するもので、本発明の上記目的は、前記
ＲＤＳ信号のビット及びビット伝送速度クロック信号
（ＢＲＣ）のビットが共に半ビット・パルスの異なるデ
ィジタル値を有する２つの半ビットで構成され、各ＲＤ
Ｓビットによって２つの論理値「１」及び「０」のうち
のどちらが表されるかに応じて、第１のＲＤＳ半ビット
又は第２のＲＤＳ半ビットがハイ・ディジタル値を有
し、他方のＲＤＳ半ビットがロー・ディジタル値を有
し、前記２つの信号（ＲＤＳ、ＢＲＣ）のうちの第１の
信号のビットの立上り又は立下り、あるいはその両方の
時間に一致する第１の時間（ｔ１）に、前記２つの信号
（ＲＤＳ、ＢＲＣ）のうちの第２の信号の各ディジタル
値が第１のサンプル値（Ｐ１）として測定され、半ビッ
ト継続時間よりも短い所定の遅延時間だけそれぞれの第
１の時間（ｔ１）からシフトされた第２の時間（Ｔ２）
に、前記２つの信号（ＲＤＳ、ＢＲＣ）のうちの他方の
信号の各ディジタル値が第２のサンプル値（Ｐ２）とし
て測定され、前記２つのサンプル値（Ｐ１、Ｐ２）がそ
れぞれ異なるディジタル値を有するか同一のディジタル
値を有するかに応じて、前記ビット伝送速度クロック信
号（ＢＲＣ）の位相位置がそれぞれ所定の位相角度量の
正又は負の位相角度だけシフトされ、前記受信機側の発
振器と、前記発振器の出力周波数（ＯＦ）を前記ビット
伝送速度クロック信号（ＢＲＣ）の周波数まで分割する
ことができ、かつその出力が前記ビット伝送速度クロッ
ク信号（ＢＲＣ）を転送するプログラム可能な分周器
（ＰＤ）とを備え、前記２つの信号のうちの第１の信号
が前記ＲＤＳ信号で構成され、前記２つの信号のうちの
第２の信号が前記ビット伝送速度クロック信号（ＢＲ
Ｃ）で構成され、前記ＲＤＳ信号の立上り又は立下り、
あるいはその両方が発生したときに第１の検出制御信号
を出力するエッジ検出器（ＦＦ２）を備え、前記第１の
検出制御信号が発生してから所定の遅延時間が経過した
ときに第２の検出制御信号を出力する遅延回路（Ｄ１）
を備え、前記第１及び第２の検出制御信号が発生したと
き（ｔ１、ｔ２）に存在するプログラム可能な分周器
（ＰＤ）によって供給される前記ビット伝送速度クロッ
ク信号（ＢＲＣ）のディジタル値を読込むように成され
た一時記憶回路（ＦＦ３、ＦＦ４）を備え、前記一時記
憶回路（ＦＦ３、ＦＦ４）に記憶された２つのディジタ
ル値が等しいか異なるかに応じて、等号信号又は不等号
信号を出力で転送する比較器回路（ＸＯＲ）が前記一時
記憶回路（ＦＦ３、ＦＦ４）の出力に接続され、入力側
で比較器回路（ＸＯＲ）の出力に接続され、前記比較器
回路（ＸＯＲ）から転送された信号を積分することがで
き、出力が所定の積分上限値に達したときに第１の積分
器出力信号を出力し、所定の積分下限値に達したときに
第２の積分器出力信号を出力するディジタル積分器
（Ｉ）を備え、前記プログラム可能な分周器（ＰＤ）が
前記積分器出力に接続され、前記第１の積分器出力信号
の受信時に一方の計数方向に、第２の積分器出力信号の
受信時に他方の計数方向にそれぞれ所定の計数値量だけ
計数値を修正することができる制御入力を有することに
よって達成される。この特徴は、請求項６ないし１３に
よって開発することができる。本発明による位相同期装
置は、請求項１４によってＲＤＳビットＰＬＬを実現
し、これによって、請求項１５による無線受信機及び請
求項１６によるＲＤＳ無線システムを実現することに適
している。
バイフェーズ変調ディジタルＲＤＳ信号と、受信機側で
生成され、前記ＲＤＳ信号と同一ビット伝送速度を有す
るビット伝送速度クロック信号（ＢＲＣ）とを位相同期
させる装置に関するもので、本発明の上記目的は、前記
ＲＤＳ信号のビット及びビット伝送速度クロック信号
（ＢＲＣ）のビットが共に半ビット・パルスの異なるデ
ィジタル値を有する２つの半ビットで構成され、各ＲＤ
Ｓビットによって２つの論理値「１」及び「０」のうち
のどちらが表されるかに応じて、第１のＲＤＳ半ビット
又は第２のＲＤＳ半ビットがハイ・ディジタル値を有
し、他方のＲＤＳ半ビットがロー・ディジタル値を有
し、前記２つの信号（ＲＤＳ、ＢＲＣ）のうちの第１の
信号のビットの立上り又は立下り、あるいはその両方の
時間に一致する第１の時間（ｔ１）に、前記２つの信号
（ＲＤＳ、ＢＲＣ）のうちの第２の信号の各ディジタル
値が第１のサンプル値（Ｐ１）として測定され、半ビッ
ト継続時間よりも短い所定の遅延時間だけそれぞれの第
１の時間（ｔ１）からシフトされた第２の時間（Ｔ２）
に、前記２つの信号（ＲＤＳ、ＢＲＣ）のうちの他方の
信号の各ディジタル値が第２のサンプル値（Ｐ２）とし
て測定され、前記２つのサンプル値（Ｐ１、Ｐ２）がそ
れぞれ異なるディジタル値を有するか同一のディジタル
値を有するかに応じて、前記ビット伝送速度クロック信
号（ＢＲＣ）の位相位置がそれぞれ所定の位相角度量の
正又は負の位相角度だけシフトされ、前記受信機側の発
振器と、前記発振器の出力周波数（ＯＦ）を前記ビット
伝送速度クロック信号（ＢＲＣ）の周波数まで分割する
ことができ、かつその出力が前記ビット伝送速度クロッ
ク信号（ＢＲＣ）を転送するプログラム可能な分周器
（ＰＤ）とを備え、前記２つの信号のうちの第１の信号
が前記ＲＤＳ信号で構成され、前記２つの信号のうちの
第２の信号が前記ビット伝送速度クロック信号（ＢＲ
Ｃ）で構成され、前記ＲＤＳ信号の立上り又は立下り、
あるいはその両方が発生したときに第１の検出制御信号
を出力するエッジ検出器（ＦＦ２）を備え、前記第１の
検出制御信号が発生してから所定の遅延時間が経過した
ときに第２の検出制御信号を出力する遅延回路（Ｄ１）
を備え、前記第１及び第２の検出制御信号が発生したと
き（ｔ１、ｔ２）に存在するプログラム可能な分周器
（ＰＤ）によって供給される前記ビット伝送速度クロッ
ク信号（ＢＲＣ）のディジタル値を読込むように成され
た一時記憶回路（ＦＦ３、ＦＦ４）を備え、前記一時記
憶回路（ＦＦ３、ＦＦ４）に記憶された２つのディジタ
ル値が等しいか異なるかに応じて、等号信号又は不等号
信号を出力で転送する比較器回路（ＸＯＲ）が前記一時
記憶回路（ＦＦ３、ＦＦ４）の出力に接続され、入力側
で比較器回路（ＸＯＲ）の出力に接続され、前記比較器
回路（ＸＯＲ）から転送された信号を積分することがで
き、出力が所定の積分上限値に達したときに第１の積分
器出力信号を出力し、所定の積分下限値に達したときに
第２の積分器出力信号を出力するディジタル積分器
（Ｉ）を備え、前記プログラム可能な分周器（ＰＤ）が
前記積分器出力に接続され、前記第１の積分器出力信号
の受信時に一方の計数方向に、第２の積分器出力信号の
受信時に他方の計数方向にそれぞれ所定の計数値量だけ
計数値を修正することができる制御入力を有することに
よって達成される。この特徴は、請求項６ないし１３に
よって開発することができる。本発明による位相同期装
置は、請求項１４によってＲＤＳビットＰＬＬを実現
し、これによって、請求項１５による無線受信機及び請
求項１６によるＲＤＳ無線システムを実現することに適
している。
【００１０】
【発明の実施の形態】従来型の位相同期方法では、受信
機側で復調されたディジタルＲＤＳ信号のサンプルが収
集され、サンプリング時間は受信機側で生成されたビッ
ト伝送速度クロック信号のエッジによって決定される
が、本発明による方法ではビット伝送速度クロック信号
のサンプルが収集され、サンプリング時間は、復調ディ
ジタルＲＤＳ信号のエッジによって決定される。この結
果、ビット伝送速度クロック信号がＲＤＳ信号に対して
位相進み状態である場合、全てのサンプル対のサンプル
値が同じディジタル値を有し、異なる論理値を有する２
つのＲＤＳビットが出会う位置でも同じディジタル値を
有する。ビット伝送速度クロック信号がＲＤＳ信号に対
して位相遅れ状態である場合、全てのサンプル対の２つ
のサンプル値が異なるディジタル値を有する。異なる論
理値を有する２つのＲＤＳビットが隣接する位置ではＲ
ＤＳ信号でエッジ遷移は発生せず、このような位置では
ビット伝送速度クロック信号のサンプルは収集されな
い。したがって、本発明による位相同期方法では、同じ
論理値を有するＲＤＳビット同士が隣接するか、それと
も異なる論理値を有するＲＤＳビット同士が隣接するか
にかかわらず、常にビット伝送速度クロック信号の位相
進み又は位相遅れに妥当な、それぞれの２つのサンプル
値のディジタル値対が全てのサンプル対に対して発生す
る。したがって、本発明による位相同期方法では、異な
る論理値を有するＲＤＳビット同士が隣接する位置でも
位相位置を調整する際のエラーは発生しない。
機側で復調されたディジタルＲＤＳ信号のサンプルが収
集され、サンプリング時間は受信機側で生成されたビッ
ト伝送速度クロック信号のエッジによって決定される
が、本発明による方法ではビット伝送速度クロック信号
のサンプルが収集され、サンプリング時間は、復調ディ
ジタルＲＤＳ信号のエッジによって決定される。この結
果、ビット伝送速度クロック信号がＲＤＳ信号に対して
位相進み状態である場合、全てのサンプル対のサンプル
値が同じディジタル値を有し、異なる論理値を有する２
つのＲＤＳビットが出会う位置でも同じディジタル値を
有する。ビット伝送速度クロック信号がＲＤＳ信号に対
して位相遅れ状態である場合、全てのサンプル対の２つ
のサンプル値が異なるディジタル値を有する。異なる論
理値を有する２つのＲＤＳビットが隣接する位置ではＲ
ＤＳ信号でエッジ遷移は発生せず、このような位置では
ビット伝送速度クロック信号のサンプルは収集されな
い。したがって、本発明による位相同期方法では、同じ
論理値を有するＲＤＳビット同士が隣接するか、それと
も異なる論理値を有するＲＤＳビット同士が隣接するか
にかかわらず、常にビット伝送速度クロック信号の位相
進み又は位相遅れに妥当な、それぞれの２つのサンプル
値のディジタル値対が全てのサンプル対に対して発生す
る。したがって、本発明による位相同期方法では、異な
る論理値を有するＲＤＳビット同士が隣接する位置でも
位相位置を調整する際のエラーは発生しない。
【００１１】各サンプル対の２つのサンプル値では、デ
ィジタル値同士が類似しているときに第１の比較結果信
号が生成され、ディジタル値同士が異なるときに、第２
の比較結果信号が生成されるように、ディジタル値が比
較されることが好ましい。この２つの比較結果信号は積
分され、２つの比較結果信号の一方によって積分値が増
加し、他方の比較結果信号によって積分値が減少する。
第１の方向で積分値上限に達したとき及び逆の方向で積
分値下限に達したとき、ビット伝送速度クロック信号は
それぞれ一方の方向又は他方の方向に所定の位相角度量
の位相角度だけシフトされる。このように、ＲＤＳ信号
とビット信号速度クロック信号との間の相対位相位置に
作用する調整は、ＲＤＳ信号に対するビット伝送速度ク
ロック信号の位相進み又は位相遅れがそれぞれ所定の期
間にわたって確認された場合しか行われない。
ィジタル値同士が類似しているときに第１の比較結果信
号が生成され、ディジタル値同士が異なるときに、第２
の比較結果信号が生成されるように、ディジタル値が比
較されることが好ましい。この２つの比較結果信号は積
分され、２つの比較結果信号の一方によって積分値が増
加し、他方の比較結果信号によって積分値が減少する。
第１の方向で積分値上限に達したとき及び逆の方向で積
分値下限に達したとき、ビット伝送速度クロック信号は
それぞれ一方の方向又は他方の方向に所定の位相角度量
の位相角度だけシフトされる。このように、ＲＤＳ信号
とビット信号速度クロック信号との間の相対位相位置に
作用する調整は、ＲＤＳ信号に対するビット伝送速度ク
ロック信号の位相進み又は位相遅れがそれぞれ所定の期
間にわたって確認された場合しか行われない。
【００１２】特に好ましい実施例では、それに達したと
きに位相を発生させる所定数の異なる積分値限界のうち
の１つを選択することができる。ＲＤＳ受信機が、それ
までに受信された送信機受信周波数とは異なる送信機受
信周波数に切り換えられた場合、より低い積分限界値が
選択され、そのような切換えが行われてから所定の期間
が経過したとき、あるいは受信機を他の送信機受信周波
数にラッチすることが決定されたときに、より高い積分
値限界が選択されるように選択を行うことができる。
きに位相を発生させる所定数の異なる積分値限界のうち
の１つを選択することができる。ＲＤＳ受信機が、それ
までに受信された送信機受信周波数とは異なる送信機受
信周波数に切り換えられた場合、より低い積分限界値が
選択され、そのような切換えが行われてから所定の期間
が経過したとき、あるいは受信機を他の送信機受信周波
数にラッチすることが決定されたときに、より高い積分
値限界が選択されるように選択を行うことができる。
【００１３】これによって、受信機の周波数変更後に急
激な調整動作が行われ、受信機が他の送信機受信周波数
にラッチされた後に、干渉をより弱く感じさせることが
できるより弱い調整動作が行われるという利点が与えら
れる。
激な調整動作が行われ、受信機が他の送信機受信周波数
にラッチされた後に、干渉をより弱く感じさせることが
できるより弱い調整動作が行われるという利点が与えら
れる。
【００１４】本発明による位相同期装置の好ましい実施
例では、受信機側の発振器と、（周波数５７ＫＨｚを有
する）受信機側発振器の出力周波数をビット伝送速度ク
ロック信号の周波数（１１８７．５Ｈｚ）まで分割する
ためのものであり、かつその出力がビット伝送速度クロ
ック信号を転送するプログラム可能な分周器とを備え
る。エッジ検出器の助けで、ＲＤＳ信号の立上り又は立
下り、あるいはその両方が発生したときに、第１のサン
プリング制御信号又は検出制御信号が出力される。遅延
回路の助けで、好ましくは位相角度９０°に対応する所
定の遅延時間が経過したときに第２の検出制御信号が生
成される。第１及び第２の検出制御信号が出力すると、
プログラム可能な分周器によって転送される各ビット伝
送速度クロック信号のディジタル値が一時記憶回路に読
み込まれる。一時記憶回路の出力には、一時記憶回路に
記憶された２つのディジタル値が等しいかそれとも異な
るかに応じて、等号信号又は不等号信号を出力で生成す
る比較器回路が接続される。比較器回路の出力には、そ
れから供給される信号を積分するようになされたディジ
タル積分器が接続される。所定の積分上限値に達したと
きに第１の積分器出力信号が出力され、所定の積分下限
値に達したときに第２の積分器出力信号が出力される。
プログラム可能な分周器は、積分出力に接続され、それ
ぞれのカウント値を、第１の積分器出力信号の受信時に
一方のカウンティング方向に、第２の積分器出力信号の
受信時に他方のカウンティング方向にそれぞれ所定のカ
ウント値量だけ修正するために使用される制御入力を有
する。その結果、積分値上限又は積分値下限に達する
と、分周器が積分器出力信号を積分器から受信しなかっ
た場合と比べて、それぞれ早い時間又は遅い時間に、分
周器の出力でビット伝送速度クロック信号の次の立上り
又は立下りが転送される。
例では、受信機側の発振器と、（周波数５７ＫＨｚを有
する）受信機側発振器の出力周波数をビット伝送速度ク
ロック信号の周波数（１１８７．５Ｈｚ）まで分割する
ためのものであり、かつその出力がビット伝送速度クロ
ック信号を転送するプログラム可能な分周器とを備え
る。エッジ検出器の助けで、ＲＤＳ信号の立上り又は立
下り、あるいはその両方が発生したときに、第１のサン
プリング制御信号又は検出制御信号が出力される。遅延
回路の助けで、好ましくは位相角度９０°に対応する所
定の遅延時間が経過したときに第２の検出制御信号が生
成される。第１及び第２の検出制御信号が出力すると、
プログラム可能な分周器によって転送される各ビット伝
送速度クロック信号のディジタル値が一時記憶回路に読
み込まれる。一時記憶回路の出力には、一時記憶回路に
記憶された２つのディジタル値が等しいかそれとも異な
るかに応じて、等号信号又は不等号信号を出力で生成す
る比較器回路が接続される。比較器回路の出力には、そ
れから供給される信号を積分するようになされたディジ
タル積分器が接続される。所定の積分上限値に達したと
きに第１の積分器出力信号が出力され、所定の積分下限
値に達したときに第２の積分器出力信号が出力される。
プログラム可能な分周器は、積分出力に接続され、それ
ぞれのカウント値を、第１の積分器出力信号の受信時に
一方のカウンティング方向に、第２の積分器出力信号の
受信時に他方のカウンティング方向にそれぞれ所定のカ
ウント値量だけ修正するために使用される制御入力を有
する。その結果、積分値上限又は積分値下限に達する
と、分周器が積分器出力信号を積分器から受信しなかっ
た場合と比べて、それぞれ早い時間又は遅い時間に、分
周器の出力でビット伝送速度クロック信号の次の立上り
又は立下りが転送される。
【００１５】以下に本発明の実施例を、図面を参照して
説明する。図１は４つの信号曲線対ａ、ｂ、ｃ、ｄを示
し、信号曲線対の曲線ａ２、ｂ２、ｃ２、ｄ２はそれぞ
れ同じＲＤＳ信号曲線を示す。曲線ａ１、ｂ１、ｃ１、
ｄ１はビット伝送速度クロック信号ＢＲＣの信号曲線を
示す。信号曲線ａ１及びｃ１でビット伝送速度クロック
信号ＢＲＣはＲＤＳ信号に対して進んでおり、信号曲線
ｂ１及びｄ１でビット伝送速度クロック信号ＢＲＣはＲ
ＤＳ信号に対して遅れている。
説明する。図１は４つの信号曲線対ａ、ｂ、ｃ、ｄを示
し、信号曲線対の曲線ａ２、ｂ２、ｃ２、ｄ２はそれぞ
れ同じＲＤＳ信号曲線を示す。曲線ａ１、ｂ１、ｃ１、
ｄ１はビット伝送速度クロック信号ＢＲＣの信号曲線を
示す。信号曲線ａ１及びｃ１でビット伝送速度クロック
信号ＢＲＣはＲＤＳ信号に対して進んでおり、信号曲線
ｂ１及びｄ１でビット伝送速度クロック信号ＢＲＣはＲ
ＤＳ信号に対して遅れている。
【００１６】信号曲線ａ１の上方に、ＲＤＳビット限界
が濃い垂直線によって示されている。ＲＤＳビット間に
位置する薄い垂直線は、各ＲＤＳビットごとの半ビット
変化を示す。これら垂直線の上方に個別のＲＤＳビット
の論理値が示されている。したがって、図１に示すＲＤ
Ｓ信号は論理値シーケンス“１１００１”を表す。ＲＤ
Ｓ標準に従って、論理値「１」を有するＲＤＳビットの
第１の半ビットは正の位相符号を有し、第２の半ビット
は負の位相符号を有する。これに対して、論理値「０」
を有するＲＤＳビットは、第１の半ビットでは負の位相
符号を有し、第２の半ビットでは正の位相符号を有す
る。この結果、異なる論理値を有するＲＤＳビット間の
ビット限界で位相符号は変化せず、エッジ遷移も発生し
ない。
が濃い垂直線によって示されている。ＲＤＳビット間に
位置する薄い垂直線は、各ＲＤＳビットごとの半ビット
変化を示す。これら垂直線の上方に個別のＲＤＳビット
の論理値が示されている。したがって、図１に示すＲＤ
Ｓ信号は論理値シーケンス“１１００１”を表す。ＲＤ
Ｓ標準に従って、論理値「１」を有するＲＤＳビットの
第１の半ビットは正の位相符号を有し、第２の半ビット
は負の位相符号を有する。これに対して、論理値「０」
を有するＲＤＳビットは、第１の半ビットでは負の位相
符号を有し、第２の半ビットでは正の位相符号を有す
る。この結果、異なる論理値を有するＲＤＳビット間の
ビット限界で位相符号は変化せず、エッジ遷移も発生し
ない。
【００１７】各信号曲線対の信号曲線間に、それぞれ対
として番号“１”又は番号“２”でマーク付けされた矢
印が示されている。“１”と番号付けられた矢印対の場
合、第１の矢印は、立上り時に発生し、“２”と番号付
けられた矢印対の場合、第１の矢印は立下り時に発生す
る。信号曲線対の一方の信号のエッジによって決定され
る矢印でマーク付けされた各時間に、それぞれの信号曲
線対の他方の信号のサンプル値が収集される。矢印が下
向きである場合、ビット伝送速度クロック信号ＢＲＣの
エッジの発生に従ってＲＤＳ信号のサンプルが収集され
る。矢印が上向きである場合、ＲＤＳ信号のエッジに従
ってビット伝送速度クロック信号ＢＲＣのサンプルが収
集される。
として番号“１”又は番号“２”でマーク付けされた矢
印が示されている。“１”と番号付けられた矢印対の場
合、第１の矢印は、立上り時に発生し、“２”と番号付
けられた矢印対の場合、第１の矢印は立下り時に発生す
る。信号曲線対の一方の信号のエッジによって決定され
る矢印でマーク付けされた各時間に、それぞれの信号曲
線対の他方の信号のサンプル値が収集される。矢印が下
向きである場合、ビット伝送速度クロック信号ＢＲＣの
エッジの発生に従ってＲＤＳ信号のサンプルが収集され
る。矢印が上向きである場合、ＲＤＳ信号のエッジに従
ってビット伝送速度クロック信号ＢＲＣのサンプルが収
集される。
【００１８】各矢印対の第１の矢印はそれぞれビット伝
送速度クロック信号及びＲＤＳ信号のエッジの時間を示
す。各矢印対の第２の矢印は、それぞれ第１の矢印で示
されたビット伝送速度クロック信号又はＲＤＳ信号のエ
ッジに対する位相角度９０°に対応する時間だけ遅延さ
れた時間を示す。図１の信号曲線対ａ及びｂは、従来型
の位相同期方法を示す。
送速度クロック信号及びＲＤＳ信号のエッジの時間を示
す。各矢印対の第２の矢印は、それぞれ第１の矢印で示
されたビット伝送速度クロック信号又はＲＤＳ信号のエ
ッジに対する位相角度９０°に対応する時間だけ遅延さ
れた時間を示す。図１の信号曲線対ａ及びｂは、従来型
の位相同期方法を示す。
【００１９】信号曲線ａ１及びｂ１中のビット伝送速度
クロック信号ＢＲＣの各エッジで、それぞれ信号曲線ａ
２及びｂ２中のＲＤＳ信号のサンプル値が収集される。
位相角度９０°に対応する時間遅延の後、ＲＤＳ信号の
第２のサンプル値が収集される。この２つのサンプル値
は全体としてサンプル値対を構成する。“１”及び
“２”と指定された各矢印対は、１つのサンプル値対を
含み、信号曲線ａ２で各サンプル値対の２つのサンプル
値は異なるディジタル値を有する。これに関する例外
は、ＲＤＳ信号の論理値が変化するビット変化位置で収
集されたサンプル値対である。そのような位置では、２
つのサンプル値対が共に信号値０又は信号値１を有す
る。したがって、異なる論理値を有するＲＤＳビットが
隣接する位置を除いて、ビット伝送速度クロック信号が
ＲＤＳ信号に対して進んでいるとき、各サンプル値対の
２つのサンプル値は信号曲線対で異なる信号値を有す
る。信号曲線対ｂの場合、すなわち、ビット伝送速度ク
ロック信号がＲＤＳ信号に対して遅れているとき、各サ
ンプル値対のサンプル値は同じ信号値を有する。両方の
サンプル対は共に、ハイ信号値（「１」）又はロー信号
値（「０」）を有する。
クロック信号ＢＲＣの各エッジで、それぞれ信号曲線ａ
２及びｂ２中のＲＤＳ信号のサンプル値が収集される。
位相角度９０°に対応する時間遅延の後、ＲＤＳ信号の
第２のサンプル値が収集される。この２つのサンプル値
は全体としてサンプル値対を構成する。“１”及び
“２”と指定された各矢印対は、１つのサンプル値対を
含み、信号曲線ａ２で各サンプル値対の２つのサンプル
値は異なるディジタル値を有する。これに関する例外
は、ＲＤＳ信号の論理値が変化するビット変化位置で収
集されたサンプル値対である。そのような位置では、２
つのサンプル値対が共に信号値０又は信号値１を有す
る。したがって、異なる論理値を有するＲＤＳビットが
隣接する位置を除いて、ビット伝送速度クロック信号が
ＲＤＳ信号に対して進んでいるとき、各サンプル値対の
２つのサンプル値は信号曲線対で異なる信号値を有す
る。信号曲線対ｂの場合、すなわち、ビット伝送速度ク
ロック信号がＲＤＳ信号に対して遅れているとき、各サ
ンプル値対のサンプル値は同じ信号値を有する。両方の
サンプル対は共に、ハイ信号値（「１」）又はロー信号
値（「０」）を有する。
【００２０】従来の位相同期方法は、異なる信号値を有
するサンプル値対が発生したとき、ビット伝送速度クロ
ック信号がＲＤＳ信号に対して進んでおり、同じ信号値
を有するサンプル値対が発生したとき、ビット伝送速度
クロック信号がＲＤＳ信号に対して遅れているという仮
定に基づくものである。しかし、異なる論理値を有する
ＲＤＳビットが隣接する場合、ビット伝送速度クロック
信号がＲＤＳ信号に対して進んでいるときでも、同じサ
ンプル対値を有するサンプル対が発生するために、ＲＤ
Ｓ信号に対して進んでいるビット伝送速度クロック信号
に関するこれらの位置で誤解が発生し、そのために位相
同期調整時に調整エラーが生じる。
するサンプル値対が発生したとき、ビット伝送速度クロ
ック信号がＲＤＳ信号に対して進んでおり、同じ信号値
を有するサンプル値対が発生したとき、ビット伝送速度
クロック信号がＲＤＳ信号に対して遅れているという仮
定に基づくものである。しかし、異なる論理値を有する
ＲＤＳビットが隣接する場合、ビット伝送速度クロック
信号がＲＤＳ信号に対して進んでいるときでも、同じサ
ンプル対値を有するサンプル対が発生するために、ＲＤ
Ｓ信号に対して進んでいるビット伝送速度クロック信号
に関するこれらの位置で誤解が発生し、そのために位相
同期調整時に調整エラーが生じる。
【００２１】信号曲線対ｃ及びｄによって本発明による
位相同期方法を参照すると、本発明によってこの問題が
解消されたことが認識されよう。前述のように、本発明
は一方ではビット伝送速度クロック信号ではなく、ＲＤ
Ｓ信号のエッジによってサンプリング時間が決定され、
他方ではＲＤＳ信号ではなくビット伝送速度クロック信
号のサンプルが収集されるように実施される。例示を容
易にするために、信号曲線対ｃ及びｄでは、その発生時
にサンプル値対が収集される全ての矢印対は示されてい
ない。
位相同期方法を参照すると、本発明によってこの問題が
解消されたことが認識されよう。前述のように、本発明
は一方ではビット伝送速度クロック信号ではなく、ＲＤ
Ｓ信号のエッジによってサンプリング時間が決定され、
他方ではＲＤＳ信号ではなくビット伝送速度クロック信
号のサンプルが収集されるように実施される。例示を容
易にするために、信号曲線対ｃ及びｄでは、その発生時
にサンプル値対が収集される全ての矢印対は示されてい
ない。
【００２２】信号曲線対ｃを参照すると、サンプリング
時間を示す全ての矢印対“１”及び“２”が、それぞれ
同じ信号値を有するビット伝送速度クロック信号の２つ
のサンプル値を含むサンプル値対を含んでいる。これ
は、隣接する２ＲＤＳビットが同じ論理値を有するか、
それとも異なる論理値を有するかにかかわらずにそうで
ある。これは、ビット伝送速度クロック信号がＲＤＳ信
号に対して進んでいる場合、全ての信号値対の２つのサ
ンプル値が同じ信号値を有することを意味する。信号曲
線対ｄを参照すると、各サンプル値対の２つのサンプル
値がビット伝送速度クロック信号の異なる信号値を有し
ている。このことは、全てのサンプル値対について例外
なく適用される。
時間を示す全ての矢印対“１”及び“２”が、それぞれ
同じ信号値を有するビット伝送速度クロック信号の２つ
のサンプル値を含むサンプル値対を含んでいる。これ
は、隣接する２ＲＤＳビットが同じ論理値を有するか、
それとも異なる論理値を有するかにかかわらずにそうで
ある。これは、ビット伝送速度クロック信号がＲＤＳ信
号に対して進んでいる場合、全ての信号値対の２つのサ
ンプル値が同じ信号値を有することを意味する。信号曲
線対ｄを参照すると、各サンプル値対の２つのサンプル
値がビット伝送速度クロック信号の異なる信号値を有し
ている。このことは、全てのサンプル値対について例外
なく適用される。
【００２３】この結果、本発明による位相同期方法で
は、サンプル値対の２つのサンプル値が信号曲線の全て
の位置でビット伝送速度クロック信号の同じ信号値を有
するか、それとも異なる信号値を有するかに関する比較
結果が、ビット伝送速度クロック信号がＲＤＳ信号に対
して進んでいるか、それとも遅れているかに関する信頼
できる情報を与える。サンプル値対の２つのサンプル値
が異なる値を有するか、それとも同じ値を有するかの比
較結果を使用して、ビット伝送速度クロック信号の位相
位置が、同じ信号値のサンプル値を有するサンプル値対
が発生したときに正の位相角度だけシフトされ、異なる
信号値のサンプル値を有するサンプル値対が発生したと
きに負の位相角度だけシフトされるように、前記位相位
置に影響を与えると、従来の位相同期方法の場合と同様
な調整エラーは発生しなくなる。
は、サンプル値対の２つのサンプル値が信号曲線の全て
の位置でビット伝送速度クロック信号の同じ信号値を有
するか、それとも異なる信号値を有するかに関する比較
結果が、ビット伝送速度クロック信号がＲＤＳ信号に対
して進んでいるか、それとも遅れているかに関する信頼
できる情報を与える。サンプル値対の２つのサンプル値
が異なる値を有するか、それとも同じ値を有するかの比
較結果を使用して、ビット伝送速度クロック信号の位相
位置が、同じ信号値のサンプル値を有するサンプル値対
が発生したときに正の位相角度だけシフトされ、異なる
信号値のサンプル値を有するサンプル値対が発生したと
きに負の位相角度だけシフトされるように、前記位相位
置に影響を与えると、従来の位相同期方法の場合と同様
な調整エラーは発生しなくなる。
【００２４】本発明による位相同期方法は、図２による
位相同期回路によって実施することができる。次に、こ
の位相同期回路について詳しく説明する。
位相同期回路によって実施することができる。次に、こ
の位相同期回路について詳しく説明する。
【００２５】本発明の位相同期回路は、４つのＤ型フリ
ップフロップＦＦ１〜ＦＦ４と、２つの遅延部Ｄ１及び
Ｄ２と、積分器Ｉと、プログラム可能な分周器ＰＤとで
構成されている。フリップフロップＦＦ１のＤ型入力に
は、受信機側で復調されたディジタルＲＤＳ信号が供給
され、フリップフロップＦＦ１のクロック入力には発振
器周波数５７ＫＨｚが入力されている。フリップフロッ
プＦＦ１のＱ出力はフリップフロップＦＦ２のクロック
入力に接続され、フリップフロップＦＦ２のＤ型入力は
グラウンド、すなわちロー・ディジタル信号値に永久的
に接続される。フリップフロップＦＦ２のＱ出力は、一
方では第１の遅延部Ｄ１の入力に接続され、他方では、
フリップフロップＦＦ３のクロック入力に接続される。
第１の遅延部Ｄ１の出力は、一方では第２の遅延部Ｄ２
の入力に接続され、他方ではフリップフロップＦＦ４の
クロック入力に接続される。フリップフロップＦＦ３及
びＦＦ４のＤ型入力には、それぞれプログラム可能な分
周器ＰＤの出力から転送されビット伝送速度が１１８
７．５Ｈｚであるビット伝送速度クロック信号ＢＲＣが
供給される。フリップフロップＦＦ３及びＦＦ４のＱ出
力はそれぞれＸＯＲ（exclusive-OR）論理回路の形の比
較器回路の入力に接続される。比較器回路ＸＯＲの出力
は、積分器Ｉの入力に接続される。第２の遅延部Ｄ２の
出力は、一方ではフリップフロップＦＦ２のリセット入
力ＲＥＳに接続され、他方では積分器Ｉのクロック入力
ＴＥに接続される。積分器Ｉの出力はプログラム可能な
分周器ＰＤの制御端子Ｓに接続され、プログラム可能な
分周器ＰＤは実際はカウンタである。プログラム可能な
分周器ＰＤの各計数は、制御端子Ｓに供給される制御信
号によって所定の計数値量だけ修正することができる。
その際、分周器ＰＤの入力側に送られる発振器周波数５
７ＫＨｚを、ビット伝送速度クロック信号のビット伝送
速度まで分割する通常の計数動作で修正が行われる。
ップフロップＦＦ１〜ＦＦ４と、２つの遅延部Ｄ１及び
Ｄ２と、積分器Ｉと、プログラム可能な分周器ＰＤとで
構成されている。フリップフロップＦＦ１のＤ型入力に
は、受信機側で復調されたディジタルＲＤＳ信号が供給
され、フリップフロップＦＦ１のクロック入力には発振
器周波数５７ＫＨｚが入力されている。フリップフロッ
プＦＦ１のＱ出力はフリップフロップＦＦ２のクロック
入力に接続され、フリップフロップＦＦ２のＤ型入力は
グラウンド、すなわちロー・ディジタル信号値に永久的
に接続される。フリップフロップＦＦ２のＱ出力は、一
方では第１の遅延部Ｄ１の入力に接続され、他方では、
フリップフロップＦＦ３のクロック入力に接続される。
第１の遅延部Ｄ１の出力は、一方では第２の遅延部Ｄ２
の入力に接続され、他方ではフリップフロップＦＦ４の
クロック入力に接続される。フリップフロップＦＦ３及
びＦＦ４のＤ型入力には、それぞれプログラム可能な分
周器ＰＤの出力から転送されビット伝送速度が１１８
７．５Ｈｚであるビット伝送速度クロック信号ＢＲＣが
供給される。フリップフロップＦＦ３及びＦＦ４のＱ出
力はそれぞれＸＯＲ（exclusive-OR）論理回路の形の比
較器回路の入力に接続される。比較器回路ＸＯＲの出力
は、積分器Ｉの入力に接続される。第２の遅延部Ｄ２の
出力は、一方ではフリップフロップＦＦ２のリセット入
力ＲＥＳに接続され、他方では積分器Ｉのクロック入力
ＴＥに接続される。積分器Ｉの出力はプログラム可能な
分周器ＰＤの制御端子Ｓに接続され、プログラム可能な
分周器ＰＤは実際はカウンタである。プログラム可能な
分周器ＰＤの各計数は、制御端子Ｓに供給される制御信
号によって所定の計数値量だけ修正することができる。
その際、分周器ＰＤの入力側に送られる発振器周波数５
７ＫＨｚを、ビット伝送速度クロック信号のビット伝送
速度まで分割する通常の計数動作で修正が行われる。
【００２６】フリップフロップＦＦ１は、受信機側で復
調されたディジタルＲＤＳ信号のエッジを５７ＫＨｚ発
振器周波数ＯＦのエッジと同期させて、ＲＤＳ信号をＲ
ＤＳ受信機の内部システムと同期させる同期段を構成す
る。Ｄ型入力に印加されるＲＤＳ信号の特定のエッジ変
化がフリップフロップＦＦ１のＱ出力に現れるのは、発
振器周波数ＯＦの次の関連エッジが発生したときだけで
ある。
調されたディジタルＲＤＳ信号のエッジを５７ＫＨｚ発
振器周波数ＯＦのエッジと同期させて、ＲＤＳ信号をＲ
ＤＳ受信機の内部システムと同期させる同期段を構成す
る。Ｄ型入力に印加されるＲＤＳ信号の特定のエッジ変
化がフリップフロップＦＦ１のＱ出力に現れるのは、発
振器周波数ＯＦの次の関連エッジが発生したときだけで
ある。
【００２７】フリップフロップＦＦ２は、例えば、ＲＤ
Ｓ信号の立上りが発生したときに第１の検出制御信号を
出力するエッジ検出器を構成する。この検出制御信号が
フリップフロップＦＦ３のクロック入力に到達すると、
その時点でフリップフロップＦＦ３のＤ型入力に存在す
るビット伝送速度クロック信号の信号値がフリップフロ
ップＦＦ３のＱ出力に接続され、そこからＸＯＲ論理回
路の入力へ送られる。フリップフロップＦＦ２のＱ出力
に現れる第１の検出制御信号は、第１の遅延部Ｄ１によ
ってＲＤＳ信号の位相角度９０°を表す継続時間２１
０．５μｓだけ遅延される。この遅延時間の後に遅延部
Ｄ１の出力に現れる信号は、第２の検出制御信号を構成
し、この信号がフリップフロップＦＦ４のＤ型入力に到
達すると、その時点でフリップフロップＦＦ４のＤ型入
力に存在するビット伝送速度クロック信号の信号値がフ
リップフロップＦＦ４のＱ出力に接続され、そこからＸ
ＯＲ論理回路の他方の入力へ送られる。フリップフロッ
プＦＦ３及びフリップフロップＦＦ４は全体として、そ
れぞれの検出時間又はサンプリング時間に発生したビッ
ト伝送速度クロック信号の信号値が一時的に記憶され、
ＸＯＲ論理回路の助けで比較できるように保持される一
時記憶回路を構成する。
Ｓ信号の立上りが発生したときに第１の検出制御信号を
出力するエッジ検出器を構成する。この検出制御信号が
フリップフロップＦＦ３のクロック入力に到達すると、
その時点でフリップフロップＦＦ３のＤ型入力に存在す
るビット伝送速度クロック信号の信号値がフリップフロ
ップＦＦ３のＱ出力に接続され、そこからＸＯＲ論理回
路の入力へ送られる。フリップフロップＦＦ２のＱ出力
に現れる第１の検出制御信号は、第１の遅延部Ｄ１によ
ってＲＤＳ信号の位相角度９０°を表す継続時間２１
０．５μｓだけ遅延される。この遅延時間の後に遅延部
Ｄ１の出力に現れる信号は、第２の検出制御信号を構成
し、この信号がフリップフロップＦＦ４のＤ型入力に到
達すると、その時点でフリップフロップＦＦ４のＤ型入
力に存在するビット伝送速度クロック信号の信号値がフ
リップフロップＦＦ４のＱ出力に接続され、そこからＸ
ＯＲ論理回路の他方の入力へ送られる。フリップフロッ
プＦＦ３及びフリップフロップＦＦ４は全体として、そ
れぞれの検出時間又はサンプリング時間に発生したビッ
ト伝送速度クロック信号の信号値が一時的に記憶され、
ＸＯＲ論理回路の助けで比較できるように保持される一
時記憶回路を構成する。
【００２８】測定されたそれぞれのサンプル値対の２つ
のサンプル値が同じ信号値を有するか、それとも異なる
信号値を有するかに応じて、論理値「０」の形の等号又
は論理値「１」の形の不等号がそれぞれ、比較器回路Ｘ
ＯＲの出力に現れる。これらの論理値は積分器Ｉの入力
Ｅへ送られ、積分器Ｉは可逆カウンタの形をしており、
計数クロックが第２の遅延部Ｄ２の出力からクロック入
力ＴＥへ送られたとき、前記可逆カウンタはそれぞれの
計数クロックが発生したときにカウンタ入力Ｅに等号が
存在するか、それとも不等号が存在するかに応じて値を
増減させる。さらに、第２の遅延部Ｄ２の出力信号によ
って、フリップフロップＦＦ２がリセットされる。
のサンプル値が同じ信号値を有するか、それとも異なる
信号値を有するかに応じて、論理値「０」の形の等号又
は論理値「１」の形の不等号がそれぞれ、比較器回路Ｘ
ＯＲの出力に現れる。これらの論理値は積分器Ｉの入力
Ｅへ送られ、積分器Ｉは可逆カウンタの形をしており、
計数クロックが第２の遅延部Ｄ２の出力からクロック入
力ＴＥへ送られたとき、前記可逆カウンタはそれぞれの
計数クロックが発生したときにカウンタ入力Ｅに等号が
存在するか、それとも不等号が存在するかに応じて値を
増減させる。さらに、第２の遅延部Ｄ２の出力信号によ
って、フリップフロップＦＦ２がリセットされる。
【００２９】
【発明の効果】積分器Ｉとして働くカウンタが特定の計
数値上限又は特定の計数値下限に達すると、積分器Ｉの
出力Ａを介して、カウンタで構成されたプログラム可能
な分周器ＰＤの制御入力Ｓに制御信号が供給される。積
分器Ｉとして働くカウンタが計数値上限に達したか計数
値下限に達したかに応じて、プログラム可能な分周器Ｐ
Ｄのカウンタは所定の計数値量だけ増減される。プログ
ラム可能な分周器のこのような計数値修正は、制御入力
Ｓを介したプログラム可能な分周器ＰＤの影響がない場
合と比べて早い時間又は遅い時間に、ビット伝送速度ク
ロック信号の次のエッジを発生させる効果を有する。こ
れは、ビット伝送速度クロック信号の位相を正又は負の
位相角度量だけシフトさせる効果を有する。
数値上限又は特定の計数値下限に達すると、積分器Ｉの
出力Ａを介して、カウンタで構成されたプログラム可能
な分周器ＰＤの制御入力Ｓに制御信号が供給される。積
分器Ｉとして働くカウンタが計数値上限に達したか計数
値下限に達したかに応じて、プログラム可能な分周器Ｐ
Ｄのカウンタは所定の計数値量だけ増減される。プログ
ラム可能な分周器のこのような計数値修正は、制御入力
Ｓを介したプログラム可能な分周器ＰＤの影響がない場
合と比べて早い時間又は遅い時間に、ビット伝送速度ク
ロック信号の次のエッジを発生させる効果を有する。こ
れは、ビット伝送速度クロック信号の位相を正又は負の
位相角度量だけシフトさせる効果を有する。
【００３０】ＸＯＲ論理回路の出力と分周器ＰＤの制御
入力Ｓとの間に積分器Ｉを介在させることによって達成
される効果は、プログラム可能な分周器ＰＤに対する計
数動作の影響、つまり、ビット伝送速度クロック信号Ｂ
ＲＣの位相が、ＲＤＳ信号に対するビット伝送速度クロ
ック信号の位相進み又は位相遅れがそれぞれ特定の数の
半ビットにわたって確認されたときしか発生しないこと
である。したがって、通常、個別の半ビットでしか感じ
られない干渉信号が、位相同期調整に対して影響を及ぼ
すことはほとんどない。
入力Ｓとの間に積分器Ｉを介在させることによって達成
される効果は、プログラム可能な分周器ＰＤに対する計
数動作の影響、つまり、ビット伝送速度クロック信号Ｂ
ＲＣの位相が、ＲＤＳ信号に対するビット伝送速度クロ
ック信号の位相進み又は位相遅れがそれぞれ特定の数の
半ビットにわたって確認されたときしか発生しないこと
である。したがって、通常、個別の半ビットでしか感じ
られない干渉信号が、位相同期調整に対して影響を及ぼ
すことはほとんどない。
【００３１】好ましい実施例では、積分器Ｉとして働く
カウンタの種々の計数値から、プログラム可能な分周器
ＰＤの制御入力Ｓに制御信号が供給される計数値を選択
することができる。たとえば、ＲＤＳ受信機がオンにさ
れ、あるいはＲＤＳ受信機がそれまでに受信された送信
機受信周波数とは異なる送信機受信周波数に切り換えら
れたときに、それぞれ平均計数値までの距離がより近い
最大計数値又は最小計数値への切換えが可能であり、そ
のようにＲＤＳ受信機がオンにされ、あるいは切り換え
られてから所定の期間が経過した後、あるいは受信機を
新しい送信機受信周波数にラッチすることが決定された
ときに、それぞれ平均計数値までの距離がより遠い最大
計数値又は最小計数値への切換えが可能であるプロセス
に従って、プログラム可能な分周器ＰＤの計数動作が制
御される最大計数値及び最小計数値の選択を制御するこ
とができるようにプログラミングを実行することができ
る。これによって、受信機がそのようにオンにされ、あ
るいは切り換えられた直後、すなわち、通常ＲＤＳ受信
機のビットＰＬＬがまだ、ＲＤＳ信号及びビット伝送速
度クロック信号の位相同期からかけ離れているとき、プ
ログラム可能な分周器ＰＤの計数動作が時間単位当たり
により頻繁に制御され、平均計数値からの距離がより遠
い極端な計数値を使用する場合よりも高速に所望の位相
同期が得られる利点を与える。次いで、送信機周波数へ
のラッチングが首尾良く行われ、位相同期が存在すると
き、ＲＤＳ信号の位相とビット伝送速度クロック信号の
位相のずれを訂正するだけよく、その場合、プログラム
可能な分周器ＰＤの計数動作に対する制御の頻度はより
少なくて済む。その場合、干渉が比較的頻繁に発生して
も位相調整動作にエラーが発生することはない。
カウンタの種々の計数値から、プログラム可能な分周器
ＰＤの制御入力Ｓに制御信号が供給される計数値を選択
することができる。たとえば、ＲＤＳ受信機がオンにさ
れ、あるいはＲＤＳ受信機がそれまでに受信された送信
機受信周波数とは異なる送信機受信周波数に切り換えら
れたときに、それぞれ平均計数値までの距離がより近い
最大計数値又は最小計数値への切換えが可能であり、そ
のようにＲＤＳ受信機がオンにされ、あるいは切り換え
られてから所定の期間が経過した後、あるいは受信機を
新しい送信機受信周波数にラッチすることが決定された
ときに、それぞれ平均計数値までの距離がより遠い最大
計数値又は最小計数値への切換えが可能であるプロセス
に従って、プログラム可能な分周器ＰＤの計数動作が制
御される最大計数値及び最小計数値の選択を制御するこ
とができるようにプログラミングを実行することができ
る。これによって、受信機がそのようにオンにされ、あ
るいは切り換えられた直後、すなわち、通常ＲＤＳ受信
機のビットＰＬＬがまだ、ＲＤＳ信号及びビット伝送速
度クロック信号の位相同期からかけ離れているとき、プ
ログラム可能な分周器ＰＤの計数動作が時間単位当たり
により頻繁に制御され、平均計数値からの距離がより遠
い極端な計数値を使用する場合よりも高速に所望の位相
同期が得られる利点を与える。次いで、送信機周波数へ
のラッチングが首尾良く行われ、位相同期が存在すると
き、ＲＤＳ信号の位相とビット伝送速度クロック信号の
位相のずれを訂正するだけよく、その場合、プログラム
可能な分周器ＰＤの計数動作に対する制御の頻度はより
少なくて済む。その場合、干渉が比較的頻繁に発生して
も位相調整動作にエラーが発生することはない。
【図１】従来の位相同期方法と比べながら、本発明によ
る位相同期方法を説明するのに有用な信号曲線の例を示
す図である。
る位相同期方法を説明するのに有用な信号曲線の例を示
す図である。
【図２】本発明による位相同期装置の実施例のブロック
図である。
図である。
【符号の説明】 ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４ Ｄ型フリップフロッ
プ Ｄ１，Ｄ２ 遅延部 Ｉ 積分器 ＰＤ 分周器
プ Ｄ１，Ｄ２ 遅延部 Ｉ 積分器 ＰＤ 分周器
Claims (16)
- 【請求項１】 同一のビット伝送速度を有する受信機側
で生成されるビット伝送速度クロック信号（ＢＲＣ）
と、前記受信機側で変調されるバイフェーズ変調ディジ
タルＲＤＳ信号とを位相同期させる方法において、ＲＤ
Ｓ信号のビット及び前記ビット伝送速度クロック信号
（ＢＲＣ）のビットが共に半ビット・パルスの異なるデ
ィジタル値を有する２つの半ビットで構成され、前記各
ＲＤＳビットによって２つの論理値「１」及び「０」の
うちのどちらが表されるかに応じて、第１のＲＤＳ半ビ
ット又は第２のＲＤＳ半ビットがハイ・ディジタル値を
有し、それぞれの他方のＲＤＳ半ビットがロー・ディジ
タル値を有し、前記２つの信号（ＲＤＳ、ＢＲＣ）のう
ちの第１の信号のそれぞれのビットの立上り又は立下
り、あるいはその両方の時間に一致する第１の時間（ｔ
１）に、前記２つの信号（ＲＤＳ、ＢＲＣ）のうちの第
２の信号の各ディジタル値が第１のサンプル値（Ｐ１）
として測定され、半ビット継続時間よりも短い所定の遅
延時間だけ前記第１の時間（ｔ１）からシフトされた第
２の時間（Ｔ２）に、前記２つの信号（ＲＤＳ、ＢＲ
Ｃ）のうちの他方の信号の各ディジタル値が第２のサン
プル値（Ｐ２）として測定され、前記２つのサンプル値
（Ｐ１、Ｐ２）がそれぞれ異なるディジタル値を有する
か同一のディジタル値を有するかに応じて、前記ビット
伝送速度クロック信号（ＢＲＣ）の位相位置がそれぞれ
所定の位相角度量の正又は負の位相角度だけシフトさ
れ、前記ＲＤＳ信号が前記２つの信号のうちの第１の信
号として使用され、前記ビット伝送速度クロック信号
（ＢＲＳ）が前記２つの信号のうちの第２の信号として
使用されることを特徴とする受信機側でＲＤＳ位相同期
を行う方法。 - 【請求項２】 位相角度９０°に対応する遅延時間が使
用されることを特徴とする請求項１に記載の受信機側で
ＲＤＳ位相同期を行う方法。 - 【請求項３】 前記２つのサンプル値（Ｐ１、Ｐ２）の
ディジタル値が同一であるときに第１の比較結果信号が
生成され、前記２つのサンプル値（Ｐ１、Ｐ２）のディ
ジタル値が異なるときに第２の比較結果信号が生成され
るように前記２つの関連サンプル値（Ｐ１、Ｐ２）のデ
ィジタル値が比較され、前記２つの比較結果信号の一方
によって積分値が増加し、他方の比較結果信号によって
積分値が減少するように前記比較結果信号が積分され、
第１の方向で積分値上限に達したとき及び逆の方向で積
分値下限に達したときに、前記ビット伝送速度クロック
信号が前記所定の位相角度量の位相角度だけシフトされ
ることを特徴とする請求項１又は２に記載の受信機側で
ＲＤＳ位相同期を行う方法。 - 【請求項４】 前記積分値上限又は積分値下限に達した
ときに位相を発生させる様々な積分値限界のうちの１つ
を選択することができ、それまでに受信された送信機受
信周波数とは異なる送信機受信周波数に切り換えられた
ときに低い積分限界値が選択され、そのような切換えが
行われてから所定の期間が経過したとき、あるいは前記
受信機を他の送信機受信周波数にラッチすることが決定
されたときに、より高い積分値限界が選択されることを
特徴とする請求項３に記載の受信機側でＲＤＳ位相同期
を行う方法。 - 【請求項５】 無線受信機側で変調されるバイフェーズ
変調ディジタルＲＤＳ信号と、受信機側で生成され、前
記ＲＤＳ信号と同一ビット伝送速度を有するビット伝送
速度クロック信号（ＢＲＣ）とを位相同期させる装置に
おいて、前記ＲＤＳ信号のビット及びビット伝送速度ク
ロック信号（ＢＲＣ）のビットが共に半ビット・パルス
の異なるディジタル値を有する２つの半ビットで構成さ
れ、各ＲＤＳビットによって２つの論理値「１」及び
「０」のうちのどちらが表されるかに応じて、第１のＲ
ＤＳ半ビット又は第２のＲＤＳ半ビットがハイ・ディジ
タル値を有し、他方のＲＤＳ半ビットがロー・ディジタ
ル値を有し、前記２つの信号（ＲＤＳ、ＢＲＣ）のうち
の第１の信号のビットの立上り又は立下り、あるいはそ
の両方の時間に一致する第１の時間（ｔ１）に、前記２
つの信号（ＲＤＳ、ＢＲＣ）のうちの第２の信号の各デ
ィジタル値が第１のサンプル値（Ｐ１）として測定さ
れ、半ビット継続時間よりも短い所定の遅延時間だけそ
れぞれの第１の時間（ｔ１）からシフトされた第２の時
間（Ｔ２）に、前記２つの信号（ＲＤＳ、ＢＲＣ）のう
ちの他方の信号の各ディジタル値が第２のサンプル値
（Ｐ２）として測定され、前記２つのサンプル値（Ｐ
１、Ｐ２）がそれぞれ異なるディジタル値を有するか同
一のディジタル値を有するかに応じて、前記ビット伝送
速度クロック信号（ＢＲＣ）の位相位置がそれぞれ所定
の位相角度量の正又は負の位相角度だけシフトされ、前
記受信機側の発振器と、前記発振器の出力周波数（Ｏ
Ｆ）を前記ビット伝送速度クロック信号（ＢＲＣ）の周
波数まで分割することができ、かつその出力が前記ビッ
ト伝送速度クロック信号（ＢＲＣ）を転送するプログラ
ム可能な分周器（ＰＤ）とを備え、前記２つの信号のう
ちの第１の信号が前記ＲＤＳ信号で構成され、前記２つ
の信号のうちの第２の信号が前記ビット伝送速度クロッ
ク信号（ＢＲＣ）で構成され、前記ＲＤＳ信号の立上り
又は立下り、あるいはその両方が発生したときに第１の
検出制御信号を出力するエッジ検出器（ＦＦ２）を備
え、前記第１の検出制御信号が発生してから所定の遅延
時間が経過したときに第２の検出制御信号を出力する遅
延回路（Ｄ１）を備え、前記第１及び第２の検出制御信
号が発生したとき（ｔ１、ｔ２）に存在するプログラム
可能な分周器（ＰＤ）によって供給される前記ビット伝
送速度クロック信号（ＢＲＣ）のディジタル値を読込む
ように成された一時記憶回路（ＦＦ３、ＦＦ４）を備
え、前記一時記憶回路（ＦＦ３、ＦＦ４）に記憶された
２つのディジタル値が等しいか異なるかに応じて、等号
信号又は不等号信号を出力で転送する比較器回路（ＸＯ
Ｒ）が前記一時記憶回路（ＦＦ３、ＦＦ４）の出力に接
続され、入力側で比較器回路（ＸＯＲ）の出力に接続さ
れ、前記比較器回路（ＸＯＲ）から転送された信号を積
分することができ、出力が所定の積分上限値に達したと
きに第１の積分器出力信号を出力し、所定の積分下限値
に達したときに第２の積分器出力信号を出力するディジ
タル積分器（Ｉ）を備え、前記プログラム可能な分周器
（ＰＤ）が前記積分器出力に接続され、前記第１の積分
器出力信号の受信時に一方の計数方向に、第２の積分器
出力信号の受信時に他方の計数方向にそれぞれ所定の計
数値量だけ計数値を修正することができる制御入力を有
することを特徴とする受信機側でＲＤＳ位相同期を行う
装置。 - 【請求項６】 同期段（ＦＦ１）がエッジ検出器（ＦＦ
２）の上流側に接続され、前記ＲＤＳ信号の立上り又は
立下りあるいはその両方と、前記発振器によって転送さ
れる発振器信号（ＯＦ）の所定のエッジとを同期させる
ようになっていることを特徴とする請求項５に記載の受
信機側でＲＤＳ位相同期を行う装置。 - 【請求項７】 前記同期段が前記ＲＤＳ信号がＤ型入力
に供給され、前記発振器信号（ＯＦ）がクロック入力に
供給され、前記発振器信号（ＯＦ）に同期する前記ＲＤ
Ｓ信号をＱ出力で転送する第１のＤ型フリップフロップ
（ＦＦ１）を備えることを特徴とする請求項６に記載の
受信機側でＲＤＳ位相同期を行う装置。 - 【請求項８】 前記エッジ検出器が、クロック入力に前
記ＲＤＳ信号が供給され、請求項６又は７に記載の前記
同期段を使用する場合は前記発振器信号（ＯＦ）に同期
する前記ＲＤＳ信号が供給され、Ｄ型入力で一定のまま
である論理値によって制御され、Ｑ出力が第１の検出制
御信号を転送する第２のＤ型フリップフロップ（ＦＦ
２）を備え、前記遅延回路（Ｄ１）の入力端子が前記第
１のＤ型フリップフロップ（ＦＦ２）のＱ出力に接続さ
れることを特徴とする請求項５ないし７のいずれかに記
載の受信機側でＲＤＳ位相同期を行う装置。 - 【請求項９】 前記一時記憶回路が、そのＤ型入力が前
記プログラム可能な分周器（ＰＤ）の出力に接続され、
クロック入力が前記第１のＤ型フリップフロップ（ＦＦ
２）及び遅延回路（Ｄ１）の出力に接続され、Ｑ出力が
前記比較器回路（ＸＯＲ）の一方の入力に接続された第
３のＤ型フリップフロップ（ＦＦ３）及び第４のフリッ
プフロップ（ＦＦ４）を備えることを特徴とする請求項
５ないし８のいずれかに記載の受信機側でＲＤＳ位相同
期を行う装置。 - 【請求項１０】 前記比較器回路がＸＯＲ論理回路を備
えることを特徴とする請求項５ないし９のいずれかに記
載の受信機側でＲＤＳ位相同期を行う装置。 - 【請求項１１】 前記積分器（Ｉ）が、前記比較器回路
（ＸＯＲ）の出力に接続され、最大計数値に達したとき
に前記第１の積分器出力信号を転送し、最小計数値に達
したときに前記第２の積分器出力信号を転送する可逆計
数制御入力を有する可逆カウンタを備えることを特徴と
する請求項５ないし１０のいずれかに記載の受信機側で
ＲＤＳ位相同期を行う装置。 - 【請求項１２】 前記可逆カウンタの種々の計数値のう
ちから最大計数値及び最小計数値を選択することができ
ることを特徴とする請求項１１に記載の受信機側でＲＤ
Ｓ位相同期を行う装置。 - 【請求項１３】 それまでに受信された送信機受信周波
数とは異なる送信機受信周波数に切り換えるときに、平
均計数値からの距離がより近い最大計数値又は最小計数
値に切り換えることができ、そのような切換えから所定
の期間が経過した後、あるいは前記受信機を他の送信機
受信周波数にラッチすることが決定されたときに、前記
平均計数値からの距離がより遠い最大計数値又は最小計
数値に切り換えることができるように、前記最大計数値
の選択及び最小計数値の選択が選択回路の関数として制
御できることを特徴とする請求項１２に記載の受信機側
でＲＤＳ位相同期を行う装置。 - 【請求項１４】 請求項５ないし１３のいずれかに記載
の位相同期装置を特徴とするＲＤＳ受信機能を有する無
線受信機用のＲＤＳビットＰＬＬ。 - 【請求項１５】 請求項１４に記載のＲＤＳビットＰＬ
Ｌを備える無線受信機。 - 【請求項１６】 前記ＲＤＳ信号を放送する無線送信機
と、ＲＤＳ受信機能を有する少なくとも１つの無線受信
機とを備えるＲＤＳ無線システムにおいて、前記無線受
信機が請求項１４に記載のＲＤＳビットＰＬＬを備える
ことを特徴とするＲＤＳ無線システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4444601.2 | 1994-12-14 | ||
| DE4444601A DE4444601C1 (de) | 1994-12-14 | 1994-12-14 | Verfahren und Vorrichtung zur empfängerseitigen RDS-Phasensynchronisation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274760A true JPH08274760A (ja) | 1996-10-18 |
| JP3431743B2 JP3431743B2 (ja) | 2003-07-28 |
Family
ID=6535829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34698995A Expired - Fee Related JP3431743B2 (ja) | 1994-12-14 | 1995-12-14 | 受信機側でｒｄｓ位相同期を行う方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5901188A (ja) |
| EP (1) | EP0717529B1 (ja) |
| JP (1) | JP3431743B2 (ja) |
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| DE10007783A1 (de) * | 2000-02-21 | 2001-08-23 | Rohde & Schwarz | Verfahren und Anordnung zur Daten- und Taktrückgewinnung bei einem biphase-codierten Datensignal |
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| DE10112638A1 (de) * | 2001-03-16 | 2002-09-26 | Harman Becker Automotive Sys | Verfahren und Schaltungsanordnung zur Erzeugung des RDS-Bittaktes |
| DE102004009116B3 (de) * | 2004-02-25 | 2005-04-28 | Infineon Technologies Ag | Delta-Sigma-Frequenzdiskriminator |
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| US9979533B2 (en) * | 2016-09-02 | 2018-05-22 | Qualcomm Incorporated | Differentiating-integrating sampling data receiver |
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| CN113708744B (zh) * | 2021-10-29 | 2022-02-08 | 湖南源科创新科技有限公司 | 一种基于fpga的同步数字信号相位检测方法及电路 |
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|---|---|---|---|---|
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| US4222013A (en) * | 1978-11-24 | 1980-09-09 | Bowers Thomas E | Phase locked loop for deriving clock signal from aperiodic data signal |
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| DE3245438A1 (de) * | 1982-12-08 | 1984-06-14 | Siemens AG, 1000 Berlin und 8000 München | Frequenzsensitive phasenregelschleife |
| DE3728655A1 (de) * | 1987-08-27 | 1989-03-09 | Thomson Brandt Gmbh | Verfahren und/oder einrichtung zum demodulieren eines biphasesignales |
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