JPH08272331A - データ制御システム - Google Patents
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- JPH08272331A JPH08272331A JP7072803A JP7280395A JPH08272331A JP H08272331 A JPH08272331 A JP H08272331A JP 7072803 A JP7072803 A JP 7072803A JP 7280395 A JP7280395 A JP 7280395A JP H08272331 A JPH08272331 A JP H08272331A
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- 238000004904 shortening Methods 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 25
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
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- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1415—Saving, restoring, recovering or retrying at system level
- G06F11/1441—Resetting or repowering
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/263—Arrangements for using multiple switchable power supplies, e.g. battery and AC
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Abstract
(57)【要約】
【目的】スレーブ装置数に伴なって増大するデータ設定
時間を短縮することのできるテレビジョン等において用
いられるデータ制御システムを実現する。 【構成】本データ制御システムは、リモコン受信ブロッ
ク１と、マスタＣＰＵ２と、ＥＥＰＲＯＭ３と、スレー
ブ装置（１）５およびスレーブ装置（２）６を含む複数
のスレーブ装置と、リモコン受信ブロック１、マスタＣ
ＰＵ２、ＥＥＰＲＯＭ３、スレーブ装置（１）５および
スレーブ装置（２）６に電源を供給する電源（１）４
と、スレーブ装置（１）５およびスレーブ装置（２）６
に電源を供給する電源（２）７とを備えて構成される。
スレーブ装置内の受信データ保持用レジスタには、スタ
ンバイ時においても電源（１）４より電源が供給される
ために、保持される内部データは消去されず、電源ＯＮ
により、定常動作状態に復帰する場合においても、マス
タＣＰＵ２より改めてデータを転送する必要がない。
時間を短縮することのできるテレビジョン等において用
いられるデータ制御システムを実現する。 【構成】本データ制御システムは、リモコン受信ブロッ
ク１と、マスタＣＰＵ２と、ＥＥＰＲＯＭ３と、スレー
ブ装置（１）５およびスレーブ装置（２）６を含む複数
のスレーブ装置と、リモコン受信ブロック１、マスタＣ
ＰＵ２、ＥＥＰＲＯＭ３、スレーブ装置（１）５および
スレーブ装置（２）６に電源を供給する電源（１）４
と、スレーブ装置（１）５およびスレーブ装置（２）６
に電源を供給する電源（２）７とを備えて構成される。
スレーブ装置内の受信データ保持用レジスタには、スタ
ンバイ時においても電源（１）４より電源が供給される
ために、保持される内部データは消去されず、電源ＯＮ
により、定常動作状態に復帰する場合においても、マス
タＣＰＵ２より改めてデータを転送する必要がない。
Description
【０００１】
【産業上の利用分野】本発明はデータ制御システムに関
し、特にＴＶ、ＶＴＲおよびバーソナルコンピュータ用
ディスプレイ等におけるディスプレイデータの制御用と
して用いられるデータ制御システムに関する。
し、特にＴＶ、ＶＴＲおよびバーソナルコンピュータ用
ディスプレイ等におけるディスプレイデータの制御用と
して用いられるデータ制御システムに関する。
【０００２】
【従来の技術】従来のＴＶ、ＶＴＲおよびバーソナルコ
ンピュータ用ディスプレイ等において使用されるデータ
制御システムにおいては、図４に、その１例のシステム
構成の部分ブロック図が示されるように、データバス４
０２に対応して、リモコン受信ブロック４１と、マスタ
ＣＰＵ４２と、ＥＥＰＲＯＭ４３と、リモコン受信ブロ
ック４１、マスタＣＰＵ４２およびＥＥＰＲＯＭ４３に
電源を供給する電源（１）４４と、スレーブ装置（１）
４５と、スレーブ装置（２）４６と、スレーブ装置
（１）４５およびスレーブ装置（２）４６に電源を供給
する電源（２）４７とを備えて構成される。なお、スレ
ーブ装置としては、これらのスレーブ装置（１）４５お
よびスレーブ装置（２）４６以外に他のスレーブ装置が
複数含まれているが、本従来例の動作説明上に支障がな
いために省略されている。
ンピュータ用ディスプレイ等において使用されるデータ
制御システムにおいては、図４に、その１例のシステム
構成の部分ブロック図が示されるように、データバス４
０２に対応して、リモコン受信ブロック４１と、マスタ
ＣＰＵ４２と、ＥＥＰＲＯＭ４３と、リモコン受信ブロ
ック４１、マスタＣＰＵ４２およびＥＥＰＲＯＭ４３に
電源を供給する電源（１）４４と、スレーブ装置（１）
４５と、スレーブ装置（２）４６と、スレーブ装置
（１）４５およびスレーブ装置（２）４６に電源を供給
する電源（２）４７とを備えて構成される。なお、スレ
ーブ装置としては、これらのスレーブ装置（１）４５お
よびスレーブ装置（２）４６以外に他のスレーブ装置が
複数含まれているが、本従来例の動作説明上に支障がな
いために省略されている。
【０００３】また、図５は、本従来例に含まれるスレー
ブ装置（１）４５およびスレーブ装置（２）４６等のス
レーブ装置の内部構成を示す図であり、電源（２）接続
端子４８に対応して、電源の立上りを検出してリセット
信号を出力するパワーオンリセット判別回路４９と、デ
ータバス４０２との間のデータ授受を双方向に行うバス
インタフェ−ス回路５２と、バスインタフェ−ス回路５
２より入力されるデータを保持する受信データ保持用レ
ジスタ５１と、受信データ保持用レジスタ５１に保持さ
れているデータを用いて信号処理を行う信号処理回路５
０と、信号処理回路５０から出力される送信用データお
よびパワーオンリセット判別回路４９から出力される送
信用データを保持する送信データ保持レジスタ５３とを
備えて構成される。以下に、図４および図５を参照して
本従来例の動作を説明する。
ブ装置（１）４５およびスレーブ装置（２）４６等のス
レーブ装置の内部構成を示す図であり、電源（２）接続
端子４８に対応して、電源の立上りを検出してリセット
信号を出力するパワーオンリセット判別回路４９と、デ
ータバス４０２との間のデータ授受を双方向に行うバス
インタフェ−ス回路５２と、バスインタフェ−ス回路５
２より入力されるデータを保持する受信データ保持用レ
ジスタ５１と、受信データ保持用レジスタ５１に保持さ
れているデータを用いて信号処理を行う信号処理回路５
０と、信号処理回路５０から出力される送信用データお
よびパワーオンリセット判別回路４９から出力される送
信用データを保持する送信データ保持レジスタ５３とを
備えて構成される。以下に、図４および図５を参照して
本従来例の動作を説明する。
【０００４】定常動作状態においては、リモコン送信機
（図示されない）からの信号が受信ブロック４１におい
て受信されて、受信ブロック４１より出力されるリモコ
ンデータ４０１はマスタＣＰＵ４２に入力される。この
リモコンデータ１０４を受けて、マスタＣＰＵ４２より
出力される制御データは、データバス４０２を介してス
レーブ装置（１）４５およびスレーブ装置（２）４６等
に転送され、そして当該制御データは、同時にデータバ
ス４０２を介してデータ保持用のためにＥＥＰＲＯＭ４
４に転送されて書込まれる。
（図示されない）からの信号が受信ブロック４１におい
て受信されて、受信ブロック４１より出力されるリモコ
ンデータ４０１はマスタＣＰＵ４２に入力される。この
リモコンデータ１０４を受けて、マスタＣＰＵ４２より
出力される制御データは、データバス４０２を介してス
レーブ装置（１）４５およびスレーブ装置（２）４６等
に転送され、そして当該制御データは、同時にデータバ
ス４０２を介してデータ保持用のためにＥＥＰＲＯＭ４
４に転送されて書込まれる。
【０００５】また、リモコンデータ４０１により当該テ
レビジョン装置の電源をＯＦＦする場合（スタンバイ状
態）には、マスタＣＰＵ４２よりデータバス４０２を介
して入力される制御データにより、電源（２）４７より
スレーブ装置（１）４５およびスレーブ装置（２）４６
に供給される電源はＯＦＦされる。但し、図５には、当
該電源制御回路は図示されていない。これにより、図５
に示されるパワーオンリセット判別回路４９、信号処理
回路５０、受信データ保持用レジスタ５１、送信データ
保持用レジスタ５３およびバスインタフェ−ス回路５２
に供給される電源供給がＯＦＦされて、受信データ保持
用レジスタ５１に保持されている内部データが消去され
る。また、リモコンデータ４０１により当該テレビジョ
ン装置の電源をＯＮする場合には、マスタＣＰＵ４２よ
りデータバス４０２を介して入力される制御データによ
り、電源（２）４７よりスレーブ装置（１）４５および
スレーブ装置（２）４６に供給される電源はＯＮとな
り、スレーブ装置内の信号処理回路５０、受信データ保
持用レジスタ５１および送信データ保持用レジスタは、
パワーオンリセット判別回路４９より入力されるリセッ
ト信号４０３により初期化される。そしてその際に、送
信データ保持用レジスタ５３に、パワーオンリセット判
別回路４９よりリセット信号４０３が出力されたことを
示すデータがセットされて、マスタＣＰＵ４２より送ら
れてくるデータが入力されるのを待機する状態となる。
レビジョン装置の電源をＯＦＦする場合（スタンバイ状
態）には、マスタＣＰＵ４２よりデータバス４０２を介
して入力される制御データにより、電源（２）４７より
スレーブ装置（１）４５およびスレーブ装置（２）４６
に供給される電源はＯＦＦされる。但し、図５には、当
該電源制御回路は図示されていない。これにより、図５
に示されるパワーオンリセット判別回路４９、信号処理
回路５０、受信データ保持用レジスタ５１、送信データ
保持用レジスタ５３およびバスインタフェ−ス回路５２
に供給される電源供給がＯＦＦされて、受信データ保持
用レジスタ５１に保持されている内部データが消去され
る。また、リモコンデータ４０１により当該テレビジョ
ン装置の電源をＯＮする場合には、マスタＣＰＵ４２よ
りデータバス４０２を介して入力される制御データによ
り、電源（２）４７よりスレーブ装置（１）４５および
スレーブ装置（２）４６に供給される電源はＯＮとな
り、スレーブ装置内の信号処理回路５０、受信データ保
持用レジスタ５１および送信データ保持用レジスタは、
パワーオンリセット判別回路４９より入力されるリセッ
ト信号４０３により初期化される。そしてその際に、送
信データ保持用レジスタ５３に、パワーオンリセット判
別回路４９よりリセット信号４０３が出力されたことを
示すデータがセットされて、マスタＣＰＵ４２より送ら
れてくるデータが入力されるのを待機する状態となる。
【０００６】図６（ａ）および（ｂ）は、テレビジョン
装置の電源がＯＮされ電源（２）４７の電源投入時から
の、マスタＣＰＵ４２側と、スレーブ装置（１）４５お
よびスレーブ装置（２）４６側における動作手順を示す
フローチャートである。図６（ａ）において、マスタＣ
ＰＵ４２の側においては、リモコン受信ブロック４１よ
り、テレビジョン装置の電源ＯＮのリモコンデータが４
０１が入力されると（ステップ６１）、これにより、ス
レーブ装置に対応する電源（２）４７が投入される（ス
テップ６２）。マスタＣＰＵ４２においては、スレーブ
装置（２）４６からデータバス４０２を介してスレーブ
装置（２）４６内部の送信データ保持用レジスタ５３の
データが受信され（ステップ６３）、当該受信データ中
にパワーオンリセット信号が出力されているか否かが判
別される（ステップ６４）。次いで、ＥＥＰＲＯＭ４３
からデータがロードされる（ステップ６５）。ＥＥＰＲ
ＯＭ４３からはデータバス４０２を介してスレーブ装置
にデータが転送される（ステップ６６）。そして、信号
処理回路５０においては、データ保持用レジスタ５１に
保持されるデータが処理される（ステップ６７）。
装置の電源がＯＮされ電源（２）４７の電源投入時から
の、マスタＣＰＵ４２側と、スレーブ装置（１）４５お
よびスレーブ装置（２）４６側における動作手順を示す
フローチャートである。図６（ａ）において、マスタＣ
ＰＵ４２の側においては、リモコン受信ブロック４１よ
り、テレビジョン装置の電源ＯＮのリモコンデータが４
０１が入力されると（ステップ６１）、これにより、ス
レーブ装置に対応する電源（２）４７が投入される（ス
テップ６２）。マスタＣＰＵ４２においては、スレーブ
装置（２）４６からデータバス４０２を介してスレーブ
装置（２）４６内部の送信データ保持用レジスタ５３の
データが受信され（ステップ６３）、当該受信データ中
にパワーオンリセット信号が出力されているか否かが判
別される（ステップ６４）。次いで、ＥＥＰＲＯＭ４３
からデータがロードされる（ステップ６５）。ＥＥＰＲ
ＯＭ４３からはデータバス４０２を介してスレーブ装置
にデータが転送される（ステップ６６）。そして、信号
処理回路５０においては、データ保持用レジスタ５１に
保持されるデータが処理される（ステップ６７）。
【０００７】また、図６（ｂ）において、スレ−ブ装置
側においては、電源（２）４７が投入されると（ステッ
プ７１）、これを受けて、スレーブ装置内のパワーオン
リセット回路４９において電源投入が検出されてリセッ
ト信号が出力され、信号処理回路５０、受信データ保持
用レジスタ５１および送信データ保持用レジスタ５３が
初期化される、その際に、送信データ保持用レジスタ５
３に、パワーオンリセット信号が出力されたことを示す
データがセットされる（ステップ７２）。次いで、マス
タＣＰＵ４２に送信データ保持用レジスタ５３のデータ
が、データバス４０２を介して転送される（ステップ７
３）。そして、マスタＣＰＵ４２からのデータが、デー
タバス４０２を介してスレーブ装置に受信され（ステッ
プ７４）、バスインタフェ−ス回路５２を介して受信デ
ータ保持用レジスタ５１に格納される（ステップ７
５）。信号処理回路５０においては、受信データ保持用
レジスタ５１内に保持されているデータを用いて処理が
実行される（ステップ７６）。
側においては、電源（２）４７が投入されると（ステッ
プ７１）、これを受けて、スレーブ装置内のパワーオン
リセット回路４９において電源投入が検出されてリセッ
ト信号が出力され、信号処理回路５０、受信データ保持
用レジスタ５１および送信データ保持用レジスタ５３が
初期化される、その際に、送信データ保持用レジスタ５
３に、パワーオンリセット信号が出力されたことを示す
データがセットされる（ステップ７２）。次いで、マス
タＣＰＵ４２に送信データ保持用レジスタ５３のデータ
が、データバス４０２を介して転送される（ステップ７
３）。そして、マスタＣＰＵ４２からのデータが、デー
タバス４０２を介してスレーブ装置に受信され（ステッ
プ７４）、バスインタフェ−ス回路５２を介して受信デ
ータ保持用レジスタ５１に格納される（ステップ７
５）。信号処理回路５０においては、受信データ保持用
レジスタ５１内に保持されているデータを用いて処理が
実行される（ステップ７６）。
【０００８】また、上記の従来例に類似する従来の技術
として、特開平３−７５８０９号公報に開示されている
従来例について説明する。この従来例においては、デー
タの授受がマスタＣＰＵとスレーブ装置のみにより行わ
れるのではなく、マルチＣＰＵシステム構成におけるイ
ニシャライズ処理について考案されたものであり、前記
スレーブ装置内の受信データ保持用レジスタ５１にバッ
テリバックアップ付きの外部ＲＡＭを用い、このＲＡＭ
を適当なアドレスで分割して、マスタＣＰＵおよびスレ
ーブＣＰＵと共用する形で使用する構成となっている。
として、特開平３−７５８０９号公報に開示されている
従来例について説明する。この従来例においては、デー
タの授受がマスタＣＰＵとスレーブ装置のみにより行わ
れるのではなく、マルチＣＰＵシステム構成におけるイ
ニシャライズ処理について考案されたものであり、前記
スレーブ装置内の受信データ保持用レジスタ５１にバッ
テリバックアップ付きの外部ＲＡＭを用い、このＲＡＭ
を適当なアドレスで分割して、マスタＣＰＵおよびスレ
ーブＣＰＵと共用する形で使用する構成となっている。
【０００９】
【発明が解決しようとする課題】上述した従来のデータ
制御システムにおいては、スタンバイ状態における消費
電力を削減するために、スレーブ装置側に対する電源
（２）がＯＦＦの状態に設定されている。このために、
前記スレーブ装置内のデータ保持用レジスタに格納され
ているデータも全て消去される状態となり、スタンバイ
状態から定常動作状態に復帰するために当該電源（２）
をＯＮさせる場合には、必らずマスタＣＰＵから、デー
タバスを介して所定のデータをスレーブ装置に転送する
ことが必要不可欠の条件となる。このために、当該スレ
ーブ装置の数が増大するに伴ない、データ転送に要する
時間が長くなるという欠点がある。
制御システムにおいては、スタンバイ状態における消費
電力を削減するために、スレーブ装置側に対する電源
（２）がＯＦＦの状態に設定されている。このために、
前記スレーブ装置内のデータ保持用レジスタに格納され
ているデータも全て消去される状態となり、スタンバイ
状態から定常動作状態に復帰するために当該電源（２）
をＯＮさせる場合には、必らずマスタＣＰＵから、デー
タバスを介して所定のデータをスレーブ装置に転送する
ことが必要不可欠の条件となる。このために、当該スレ
ーブ装置の数が増大するに伴ない、データ転送に要する
時間が長くなるという欠点がある。
【００１０】また、前記特開平３−７５８０９号公報に
開示されている従来例においては、外部構成にＲＡＭを
設けることにより、データおよびアドレス信号の授受を
行うパラレルデータパスが必要となり、シリアルバス制
御によるデータ制御システムには適用することができな
いという欠点がある。
開示されている従来例においては、外部構成にＲＡＭを
設けることにより、データおよびアドレス信号の授受を
行うパラレルデータパスが必要となり、シリアルバス制
御によるデータ制御システムには適用することができな
いという欠点がある。
【００１１】
【課題を解決するための手段】本発明のデータ制御シス
テムは、所定のデータをシリアルに転送する少なくとも
１つのマスタＣＰＵと、前記マスタＣＰＵより送られて
くるデータを所定のデータバスを介して受信する少なく
とも１つのスレーブ装置とを少なくとも備えて構成され
るデータ制御システムにおいて、前記スレーブ装置に対
する電源供給手段として、当該スレーブ装置に含まれる
データ記憶手段に電源を供給する第１の電源供給手段
と、当該スレーブ装置に含まれる他の信号処理回路等に
電源を供給する第２の電源供給手段とを、それぞれ個別
に備えて構成される。
テムは、所定のデータをシリアルに転送する少なくとも
１つのマスタＣＰＵと、前記マスタＣＰＵより送られて
くるデータを所定のデータバスを介して受信する少なく
とも１つのスレーブ装置とを少なくとも備えて構成され
るデータ制御システムにおいて、前記スレーブ装置に対
する電源供給手段として、当該スレーブ装置に含まれる
データ記憶手段に電源を供給する第１の電源供給手段
と、当該スレーブ装置に含まれる他の信号処理回路等に
電源を供給する第２の電源供給手段とを、それぞれ個別
に備えて構成される。
【００１２】なお、前記マスタＣＰＵとしては、前記第
１の電源供給手段における電源稼働状態と、前記第２の
電源供給手段における電源稼働状態とを判別して、当該
判別結果に基づいて前記データ記憶手段または前記他の
信号処理回路等に対する初期化制御を行う機能を併有す
るようにしてもよく、また、前記スレーブ装置として
は、前記データ記憶手段と、前記他の信号処理回路等
と、前記第１の電源供給手段による電源パワーオンの状
態を検出して、前記データ記憶手段に対する初期化リセ
ット信号を出力する第１のパワーオンリセット手段と、
前記第２の電源供給手段による電源パワーオンの状態を
検出して、前記他の信号処理回路等に対する初期化リセ
ット信号を出力する第２のパワーオンリセット手段と、
前記データバスとの間のデータ授受機能を有するバスイ
ンタフェ−ス手段と、を少なくとも備えて構成するよう
にしてもよい。
１の電源供給手段における電源稼働状態と、前記第２の
電源供給手段における電源稼働状態とを判別して、当該
判別結果に基づいて前記データ記憶手段または前記他の
信号処理回路等に対する初期化制御を行う機能を併有す
るようにしてもよく、また、前記スレーブ装置として
は、前記データ記憶手段と、前記他の信号処理回路等
と、前記第１の電源供給手段による電源パワーオンの状
態を検出して、前記データ記憶手段に対する初期化リセ
ット信号を出力する第１のパワーオンリセット手段と、
前記第２の電源供給手段による電源パワーオンの状態を
検出して、前記他の信号処理回路等に対する初期化リセ
ット信号を出力する第２のパワーオンリセット手段と、
前記データバスとの間のデータ授受機能を有するバスイ
ンタフェ−ス手段と、を少なくとも備えて構成するよう
にしてもよい。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明の一実施例のシステム構成を
示す部分ブロック図である。図１に示されるように、本
実施例は、データバス１０２に対応して、リモコン受信
ブロック１と、マスタＣＰＵ２と、ＥＥＰＲＯＭ３と、
スレーブ装置（２）６と、スレーブ装置（１）５と、リ
モコン受信ブロック１、マスタＣＰＵ２、ＥＥＰＲＯＭ
３、スレーブ装置（２）６およびスレーブ装置（１）５
に電源を供給する電源（１）４と、スレーブ装置（１）
５およびスレーブ装置（２）６に電源を供給する電源
（２）７とを備えて構成される。なお、従来例の場合と
同様に、スレーブ装置としては、これらのスレーブ装置
（１）５およびスレーブ装置（２）６以外に他のスレー
ブ装置が複数含まれているが、本従来例の動作説明上に
支障がないために省略されている。
示す部分ブロック図である。図１に示されるように、本
実施例は、データバス１０２に対応して、リモコン受信
ブロック１と、マスタＣＰＵ２と、ＥＥＰＲＯＭ３と、
スレーブ装置（２）６と、スレーブ装置（１）５と、リ
モコン受信ブロック１、マスタＣＰＵ２、ＥＥＰＲＯＭ
３、スレーブ装置（２）６およびスレーブ装置（１）５
に電源を供給する電源（１）４と、スレーブ装置（１）
５およびスレーブ装置（２）６に電源を供給する電源
（２）７とを備えて構成される。なお、従来例の場合と
同様に、スレーブ装置としては、これらのスレーブ装置
（１）５およびスレーブ装置（２）６以外に他のスレー
ブ装置が複数含まれているが、本従来例の動作説明上に
支障がないために省略されている。
【００１５】また、図２は、本実施例に含まれるスレー
ブ装置（１）５およびスレーブ装置（２）６等のスレー
ブ装置の内部構成を示す図であり、電源（２）接続端子
８および電源（１）接続端子９に対応して、電源（２）
７の立上りを検出してリセット信号を出力するパワーオ
ンリセット判別回路８と、電源（１）４の立上りを検出
してリセット信号を出力するパワーオンリセット判別回
路１１と、データバス１０２との間のデータ授受を行う
バスインタフェ−ス回路１４と、バスインタフェ−ス回
路１４より入力されるデータを保持する受信データ保持
用レジスタ１３と、受信データ保持用レジスタ１３に保
持されているデータを用いて信号処理を行う信号処理回
路１２と、信号処理回路１２から出力される送信用デー
タおよびパワーオンリセット判別回路１０および１１か
ら出力される送信用データを併せて保持する送信データ
保持用レジスタ１５とを備えて構成される。以下に、図
１および図２を参照して本実施例の動作を説明する。
ブ装置（１）５およびスレーブ装置（２）６等のスレー
ブ装置の内部構成を示す図であり、電源（２）接続端子
８および電源（１）接続端子９に対応して、電源（２）
７の立上りを検出してリセット信号を出力するパワーオ
ンリセット判別回路８と、電源（１）４の立上りを検出
してリセット信号を出力するパワーオンリセット判別回
路１１と、データバス１０２との間のデータ授受を行う
バスインタフェ−ス回路１４と、バスインタフェ−ス回
路１４より入力されるデータを保持する受信データ保持
用レジスタ１３と、受信データ保持用レジスタ１３に保
持されているデータを用いて信号処理を行う信号処理回
路１２と、信号処理回路１２から出力される送信用デー
タおよびパワーオンリセット判別回路１０および１１か
ら出力される送信用データを併せて保持する送信データ
保持用レジスタ１５とを備えて構成される。以下に、図
１および図２を参照して本実施例の動作を説明する。
【００１６】図１において、本実施例の定常動作状態に
おいては、テレビジョン装置の電源ＯＮにより、電源
（１）４より、リモコン受信ブロック１、マスタＣＰＵ
２およびＥＥＰＯＲＭ３と、スレーブ装置（１）５およ
びスレーブ装置（２）のデータ保持用レジスタ１３に対
して電源電圧が供給され、また電源（２）７よりスレー
ブ装置（１）５およびスレーブ装置（２）６の信号処理
回路１２およびバスインタフェ−ス回路１４に対して電
源電圧が供給される。リモコン送信機（図示されない）
からの信号は受信ブロック１において受信され、これを
受けて受信ブロック１より出力されるリモコンデータ１
０１はマスタＣＰＵ２に入力される。このリモコンデー
タ１０１を受けて、マスタＣＰＵ２より出力される制御
データは、データバス１０２を介してスレーブ装置
（１）５およびスレーブ装置（２）６等に転送され、そ
して当該制御データは、同時にデータバス４０２を介し
てデータ保持用のためにＥＥＰＲＯＭ４に転送されて書
込まれる。また、スレーブ装置内においては、信号処理
回路１２は、パワーオンリセット判別回路１０において
電源の立上がりが検出されて出力されるリセット信号に
より初期化され、データ保持用レジスタ１３に格納され
ているデータを用いて信号処理が実行される。
おいては、テレビジョン装置の電源ＯＮにより、電源
（１）４より、リモコン受信ブロック１、マスタＣＰＵ
２およびＥＥＰＯＲＭ３と、スレーブ装置（１）５およ
びスレーブ装置（２）のデータ保持用レジスタ１３に対
して電源電圧が供給され、また電源（２）７よりスレー
ブ装置（１）５およびスレーブ装置（２）６の信号処理
回路１２およびバスインタフェ−ス回路１４に対して電
源電圧が供給される。リモコン送信機（図示されない）
からの信号は受信ブロック１において受信され、これを
受けて受信ブロック１より出力されるリモコンデータ１
０１はマスタＣＰＵ２に入力される。このリモコンデー
タ１０１を受けて、マスタＣＰＵ２より出力される制御
データは、データバス１０２を介してスレーブ装置
（１）５およびスレーブ装置（２）６等に転送され、そ
して当該制御データは、同時にデータバス４０２を介し
てデータ保持用のためにＥＥＰＲＯＭ４に転送されて書
込まれる。また、スレーブ装置内においては、信号処理
回路１２は、パワーオンリセット判別回路１０において
電源の立上がりが検出されて出力されるリセット信号に
より初期化され、データ保持用レジスタ１３に格納され
ているデータを用いて信号処理が実行される。
【００１７】リモコンデータ１０１により当該テレビジ
ョン装置の電源をＯＦＦする場合（スタンバイ状態）に
は、データ受信機能を維持することができるように、ス
タンバイ状態においても、電源（１）４により、常時電
源がリモコン受信ブロック１、マスタＣＰＵ２およびＥ
ＥＰＲＯＭ３に対し供給され続けるとともに、電源
（１）接続端子９を介して、スレーブ装置（１）５およ
びスレーブ装置（２）６における受信データ保持用レジ
スタ１３と送信データ保持用レジスタ１５にも電源が供
給される。また、マスタＣＰＵ２よりデータバス１０２
を介して転送される制御データにより、電源（２）７よ
りスレーブ装置（１）５およびスレーブ装置（２）６に
おいて、電源（２）接続端子８に供給される電源は、消
費電流を削減するためにＯＦＦされる。但し、図１に
は、当該電源制御回路は図示されていない。これによ
り、図２に示されるパワーオンリセット判別回路１０、
信号処理回路１２およびバスインタフェ−ス回路１４に
供給される電源供給がＯＦＦされる。しかしながら、従
来例の場合とは異なり、スレーブ装置内の受信データ保
持用レジスタ１３および送信データ保持用レジスタ１５
に対しては、電源（１）４より電源が供給され続けられ
るために、当該受信データ保持レジスタ１３に保持され
ている内部データが消去されることはない。従って、電
源ＯＮにより、スタンバイ状態より定常動作状態に復帰
する場合においても、受信データ保持レジスタ１３には
既にデータが保存されているために、マスタＣＰＵ２よ
り改めてデータを転送する必要がない。しかし、何等か
の要因により電源（１）４が瞬断する事態に対応して、
受信データ保持用レジスタ１３および送信データ保持用
レジスタ１５に対応するパワーオンリセット回路１１が
設けられており、これにより、電源瞬断時においても受
信データ保持用レジスタ１３内のデータが保持され、そ
の信頼性が確保されるように考慮されている。
ョン装置の電源をＯＦＦする場合（スタンバイ状態）に
は、データ受信機能を維持することができるように、ス
タンバイ状態においても、電源（１）４により、常時電
源がリモコン受信ブロック１、マスタＣＰＵ２およびＥ
ＥＰＲＯＭ３に対し供給され続けるとともに、電源
（１）接続端子９を介して、スレーブ装置（１）５およ
びスレーブ装置（２）６における受信データ保持用レジ
スタ１３と送信データ保持用レジスタ１５にも電源が供
給される。また、マスタＣＰＵ２よりデータバス１０２
を介して転送される制御データにより、電源（２）７よ
りスレーブ装置（１）５およびスレーブ装置（２）６に
おいて、電源（２）接続端子８に供給される電源は、消
費電流を削減するためにＯＦＦされる。但し、図１に
は、当該電源制御回路は図示されていない。これによ
り、図２に示されるパワーオンリセット判別回路１０、
信号処理回路１２およびバスインタフェ−ス回路１４に
供給される電源供給がＯＦＦされる。しかしながら、従
来例の場合とは異なり、スレーブ装置内の受信データ保
持用レジスタ１３および送信データ保持用レジスタ１５
に対しては、電源（１）４より電源が供給され続けられ
るために、当該受信データ保持レジスタ１３に保持され
ている内部データが消去されることはない。従って、電
源ＯＮにより、スタンバイ状態より定常動作状態に復帰
する場合においても、受信データ保持レジスタ１３には
既にデータが保存されているために、マスタＣＰＵ２よ
り改めてデータを転送する必要がない。しかし、何等か
の要因により電源（１）４が瞬断する事態に対応して、
受信データ保持用レジスタ１３および送信データ保持用
レジスタ１５に対応するパワーオンリセット回路１１が
設けられており、これにより、電源瞬断時においても受
信データ保持用レジスタ１３内のデータが保持され、そ
の信頼性が確保されるように考慮されている。
【００１８】また、図３（ａ）および（ｂ）は、テレビ
ジョン装置の電源がＯＮされ電源（２）４７の電源投入
時からの、マスタＣＰＵ２側と、スレーブ装置（１）５
およびスレーブ装置（２）６側における動作手順を示す
フローチャートである。図３（ａ）において、マスタＣ
ＰＵ２の側においては、リモコン受信ブロック１より、
テレビジョン装置の電源ＯＮのリモコンデータ１０１が
入力されると（ステップ２１）、これにより、スレーブ
装置に対応する電源（２）７が投入され（ステップ２
２）、マスタＣＰＵ２においては、スレーブ装置（２）
６から、データバス１０２を介してスレーブ装置（２）
６内部の送信データ保持用レジスタ１５のデータが受信
され（ステップ２３）、パワーオンリセット回路１０お
よび１１においてパワーオンが検出されたか否かが判定
されて（ステップ２４および２５）、それ以前において
既に電源（１）４による電源投入状態にあるため、パワ
ーオンリセット回路１１においてはパワーオンが検出さ
れない。しかし、パワーオンリセット回路１０において
は、電源（２）７によるパワーオンが検出される。この
ために、マスタＣＰＵ２においては、スレーブ装置に対
してデータ転送する必要がないものと判断されて、デー
タバス１０１を介して初期化のためのデータが送出され
ることはない。従って、スレーブ装置内の信号処理回路
１２において、受信データ保持用レジスタ１３に保持さ
れているデータを用いて信号処理が行われる（ステップ
２８）。しかし、パワーオンリセット回路１１において
パワーオンが検出され、パワーオンリセット回路１０に
おいてもパワーオンが検出された場合には、マスタＣＰ
Ｕ２から、このスレーブ装置に対してはデータを転送す
る必要があるものと判断されて、ＥＥＰＲＯＭ３からデ
ータがロードされ（ステップ２６）、ＥＥＰＲＯＭ３か
らはデータバス１０２を介してスレーブ装置にデータが
転送される（ステップ２７）。そして、当該スレーブ装
置内の信号処理回路１２においては、受信データ保持用
レジスタ１３に保持されているデータを用いて信号処理
が行われる（ステップ２８）。
ジョン装置の電源がＯＮされ電源（２）４７の電源投入
時からの、マスタＣＰＵ２側と、スレーブ装置（１）５
およびスレーブ装置（２）６側における動作手順を示す
フローチャートである。図３（ａ）において、マスタＣ
ＰＵ２の側においては、リモコン受信ブロック１より、
テレビジョン装置の電源ＯＮのリモコンデータ１０１が
入力されると（ステップ２１）、これにより、スレーブ
装置に対応する電源（２）７が投入され（ステップ２
２）、マスタＣＰＵ２においては、スレーブ装置（２）
６から、データバス１０２を介してスレーブ装置（２）
６内部の送信データ保持用レジスタ１５のデータが受信
され（ステップ２３）、パワーオンリセット回路１０お
よび１１においてパワーオンが検出されたか否かが判定
されて（ステップ２４および２５）、それ以前において
既に電源（１）４による電源投入状態にあるため、パワ
ーオンリセット回路１１においてはパワーオンが検出さ
れない。しかし、パワーオンリセット回路１０において
は、電源（２）７によるパワーオンが検出される。この
ために、マスタＣＰＵ２においては、スレーブ装置に対
してデータ転送する必要がないものと判断されて、デー
タバス１０１を介して初期化のためのデータが送出され
ることはない。従って、スレーブ装置内の信号処理回路
１２において、受信データ保持用レジスタ１３に保持さ
れているデータを用いて信号処理が行われる（ステップ
２８）。しかし、パワーオンリセット回路１１において
パワーオンが検出され、パワーオンリセット回路１０に
おいてもパワーオンが検出された場合には、マスタＣＰ
Ｕ２から、このスレーブ装置に対してはデータを転送す
る必要があるものと判断されて、ＥＥＰＲＯＭ３からデ
ータがロードされ（ステップ２６）、ＥＥＰＲＯＭ３か
らはデータバス１０２を介してスレーブ装置にデータが
転送される（ステップ２７）。そして、当該スレーブ装
置内の信号処理回路１２においては、受信データ保持用
レジスタ１３に保持されているデータを用いて信号処理
が行われる（ステップ２８）。
【００１９】また、図３（ｂ）において、スレ−ブ装置
側においては、電源（２）７が投入されると（ステップ
３１）、これを受けて、スレーブ装置内のパワーオンリ
セット回路１０において電源投入が検出され、リセット
信号が出力されて信号処理回路１２が初期化される。そ
の際に、送信データ保持用レジスタ１５に、電源（２）
７によるパンオンリセット信号が出力されたことを示す
データがセットされる（ステップ３２）。次いで、マス
タＣＰＵ２に、送信データ保持用レジスタ１５のデータ
が、データバス１０２を介して転送される（ステップ３
３）。次に、スレーブ装置内のパワーオンリセット回路
１１において、リセット信号が出力されているか否かが
判定されて（ステップ３４）、リセット信号が出力され
ている場合には、受信データ保持用レジスタ１３および
送信データ保持用レジスタ１５が共に初期化される（ス
テップ３５）。次いで、マスタＣＰＵ２に、送信用デー
タ用レジスタ１３のデータが転送され（ステップ３
６）、マスタＣＰＵ２からのデータが、データバス１０
２およびバスインタフェース回路１４を介してスレーブ
装置に受信されて（ステップ３７）、スレーブ装置内の
受信データ保持用レジスタ１３および送信データ保持用
レジスタ１５に、それぞれ格納される（ステップ３
８）。そして、ステップ３８における処理終了後、なら
びにステップ３４の判定処理において、リセット信号が
出力されていない場合において、スレーブ装置の受信デ
ータ保持用レジスタ１３のデータを用いて信号処理回路
１２において処理が実行される（ステップ３９）。
側においては、電源（２）７が投入されると（ステップ
３１）、これを受けて、スレーブ装置内のパワーオンリ
セット回路１０において電源投入が検出され、リセット
信号が出力されて信号処理回路１２が初期化される。そ
の際に、送信データ保持用レジスタ１５に、電源（２）
７によるパンオンリセット信号が出力されたことを示す
データがセットされる（ステップ３２）。次いで、マス
タＣＰＵ２に、送信データ保持用レジスタ１５のデータ
が、データバス１０２を介して転送される（ステップ３
３）。次に、スレーブ装置内のパワーオンリセット回路
１１において、リセット信号が出力されているか否かが
判定されて（ステップ３４）、リセット信号が出力され
ている場合には、受信データ保持用レジスタ１３および
送信データ保持用レジスタ１５が共に初期化される（ス
テップ３５）。次いで、マスタＣＰＵ２に、送信用デー
タ用レジスタ１３のデータが転送され（ステップ３
６）、マスタＣＰＵ２からのデータが、データバス１０
２およびバスインタフェース回路１４を介してスレーブ
装置に受信されて（ステップ３７）、スレーブ装置内の
受信データ保持用レジスタ１３および送信データ保持用
レジスタ１５に、それぞれ格納される（ステップ３
８）。そして、ステップ３８における処理終了後、なら
びにステップ３４の判定処理において、リセット信号が
出力されていない場合において、スレーブ装置の受信デ
ータ保持用レジスタ１３のデータを用いて信号処理回路
１２において処理が実行される（ステップ３９）。
【００２０】
【発明の効果】以上説明したように、本発明は、スレー
ブ装置内部に転送されるデータを保持するメモリまたは
レジスタ回路に対する電源供給源と、当該スレーブ装置
内部の他の信号処理回路に対する電源供給源とを分離し
て、これらの２つの電源供給源の遮断状態をモニタし、
前記メモリまたはレジスタ回路に保持されるデータの信
頼性を確保するために、前記２つの電源供給源に対応す
る２つのパワーオンリセット回路をそれぞれ個別に備え
ることにより、スタンバイ状態において、スレーブ装置
内部の他の信号処理回路に対する電源供給源をＯＦＦし
た後においても、前記メモリまたはレジスタ回路に保持
される内部データは保持されており、再度電源をＯＮし
た時点において、マスタＣＰＵからスレーブ装置に対す
るデータ転送を行うことが不要となり、これにより、ス
レーブ装置の数の増加に伴ない増大するデータ転送時間
を著しく短縮することができるという効果がある。
ブ装置内部に転送されるデータを保持するメモリまたは
レジスタ回路に対する電源供給源と、当該スレーブ装置
内部の他の信号処理回路に対する電源供給源とを分離し
て、これらの２つの電源供給源の遮断状態をモニタし、
前記メモリまたはレジスタ回路に保持されるデータの信
頼性を確保するために、前記２つの電源供給源に対応す
る２つのパワーオンリセット回路をそれぞれ個別に備え
ることにより、スタンバイ状態において、スレーブ装置
内部の他の信号処理回路に対する電源供給源をＯＦＦし
た後においても、前記メモリまたはレジスタ回路に保持
される内部データは保持されており、再度電源をＯＮし
た時点において、マスタＣＰＵからスレーブ装置に対す
るデータ転送を行うことが不要となり、これにより、ス
レーブ装置の数の増加に伴ない増大するデータ転送時間
を著しく短縮することができるという効果がある。
【００２１】また、同時に、他の従来例に見られるよう
に、外部ＲＡＭとの間のデータ信号およびアドレス信号
の授受に必要とされるパラレルデータバスが不要になる
という効果がある。
に、外部ＲＡＭとの間のデータ信号およびアドレス信号
の授受に必要とされるパラレルデータバスが不要になる
という効果がある。
【図１】本発明の一実施例のシステム構成を示すブロッ
ク図である。
ク図である。
【図２】前記実施例に含まれるスレーブ装置の内部構成
を示すブロック図である。
を示すブロック図である。
【図３】前記実施例における動作手順のフローチャート
を示す図である。
を示す図である。
【図４】従来例のシステム構成を示すブロック図であ
る。
る。
【図５】前記従来例に含まれるスレーブ装置の内部構成
を示すブロック図である。
を示すブロック図である。
【図６】前記従来例における動作手順のフローチャート
を示す図である。
を示す図である。
１、４１ リモコン受信ブロック ２、４２ マスタＣＰＵ ３、４３ ＥＥＰＲＯＭ ４、４４ 電源（１） ５、４５ スレーブ装置（１） ６、４６ スレーブ装置（２） ７、４７ 電源（２） ８、４８ 電源（２）接続端子 ９ 電源（１）接続端子 １０、１１、４９ パワーオンリセット判別回路 １２、５０ 信号処理回路 １３、５１ 受信データ保持用レジスタ １４、５２ バスインタフェ−ス回路 １５、５３ 送信データ保持用レジスタ ２１、６１ ＯＮデータ受信ステップ ２２、３１、６２、７１ 電源（２）投入ステップ ２３、６３ スレーブ装置内の送信データの受信ステ
ップ ２４、２５、３４、６４ パワーオンリセットを検出
するステップ ２６、６５ ＥＥＰＲＯＭからデータをロードするス
テップ ２７、６６ スレーブ装置へデータ転送するステップ ２８、６７ メイン処理ステップ ３２ 信号処理回路初期化ステップ ３３、３６、７３ マスタＣＰＵに送信データを転送
するステップ ３５ 内部各レジスタの初期化ステップ ３７ マスタＣＰＵデータの受信ステップ ３８、７５ 内部各レジスタに対するデータ格納ステ
ップ ３９、７６ 信号処理回路による処理ステップ ７２ 内部各レジスタ・信号処理回路の初期化ステッ
プ ７４ マスタＣＰＵからのデータ受信ステップ １０１、４０１ リモコンデータ １０２、４０１ データバス １０３、１０４、４０３ リセット信号
ップ ２４、２５、３４、６４ パワーオンリセットを検出
するステップ ２６、６５ ＥＥＰＲＯＭからデータをロードするス
テップ ２７、６６ スレーブ装置へデータ転送するステップ ２８、６７ メイン処理ステップ ３２ 信号処理回路初期化ステップ ３３、３６、７３ マスタＣＰＵに送信データを転送
するステップ ３５ 内部各レジスタの初期化ステップ ３７ マスタＣＰＵデータの受信ステップ ３８、７５ 内部各レジスタに対するデータ格納ステ
ップ ３９、７６ 信号処理回路による処理ステップ ７２ 内部各レジスタ・信号処理回路の初期化ステッ
プ ７４ マスタＣＰＵからのデータ受信ステップ １０１、４０１ リモコンデータ １０２、４０１ データバス １０３、１０４、４０３ リセット信号
Claims (3)
- 【請求項１】 所定のデータをシリアルに転送する少な
くとも１つのマスタＣＰＵと、前記マスタＣＰＵより送
られてくるデータを所定のデータバスを介して受信する
少なくとも１つのスレーブ装置とを少なくとも備えて構
成されるデータ制御システムにおいて、 前記スレーブ装置に対する電源供給手段として、当該ス
レーブ装置に含まれるデータ記憶手段に電源を供給する
第１の電源供給手段と、当該スレーブ装置に含まれる他
の信号処理回路等に電源を供給する第２の電源供給手段
とを、それぞれ個別に備えることを特徴とするデータ制
御システム。 - 【請求項２】 前記マスタＣＰＵが、前記第１の電源供
給手段における電源稼働状態と、前記第２の電源供給手
段における電源稼働状態とを判別して、当該判別結果に
基づいて前記データ記憶手段または前記他の信号処理回
路等に対する初期化制御を行う機能を併有することを特
徴とする請求項１記載のデータ制御システム。 - 【請求項３】 前記スレーブ装置が、前記データ記憶手
段と、前記他の信号処理回路等と、前記第１の電源供給
手段による電源パワーオンの状態を検出して、前記デー
タ記憶手段に対する初期化リセット信号を出力する第１
のパワーオンリセット手段と、前記第２の電源供給手段
による電源パワーオンの状態を検出して、前記他の信号
処理回路等に対する初期化リセット信号を出力する第２
のパワーオンリセット手段と、前記データバスとの間の
データ授受機能を有するバスインタフェ−ス手段と、を
少なくとも備えて構成されることを特徴とする請求項１
記載のデータ制御システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072803A JP2735023B2 (ja) | 1995-03-30 | 1995-03-30 | データ制御システム |
| US08/625,545 US5831849A (en) | 1995-03-30 | 1996-04-01 | Data control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072803A JP2735023B2 (ja) | 1995-03-30 | 1995-03-30 | データ制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08272331A true JPH08272331A (ja) | 1996-10-18 |
| JP2735023B2 JP2735023B2 (ja) | 1998-04-02 |
Family
ID=13499925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7072803A Expired - Fee Related JP2735023B2 (ja) | 1995-03-30 | 1995-03-30 | データ制御システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5831849A (ja) |
| JP (1) | JP2735023B2 (ja) |
Cited By (1)
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| JP2006279348A (ja) * | 2005-03-28 | 2006-10-12 | Matsushita Electric Works Ltd | 信号処理装置 |
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| JP4833560B2 (ja) | 2004-02-17 | 2011-12-07 | マイクロソフト コーポレーション | 常時動作可能なコンピューティングデバイス |
| US8713256B2 (en) * | 2011-12-23 | 2014-04-29 | Intel Corporation | Method, apparatus, and system for energy efficiency and energy conservation including dynamic cache sizing and cache operating voltage management for optimal power performance |
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| JPS6272248A (ja) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | デ−タ伝送システムの現用予備切替方法 |
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| US5481456A (en) * | 1990-09-04 | 1996-01-02 | Fuji Jukogyo Kabushiki Kaisha | Electronic control system having master/slave CPUs for a motor vehicle |
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1995
- 1995-03-30 JP JP7072803A patent/JP2735023B2/ja not_active Expired - Fee Related
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1996
- 1996-04-01 US US08/625,545 patent/US5831849A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2735023B2 (ja) | 1998-04-02 |
| US5831849A (en) | 1998-11-03 |
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