JPH08256279A - ビデオデジタイザ - Google Patents

Abstract

(57)【要約】 【目的】 より簡単で安価、かつ、高性能のビデオデジ
タイザを提供する。 【構成】 ＲＧＢカラーデコーダ９１にて、入力された
アナログビデオ信号からＲＧＢの色信号を抽出し、ま
た、同期分離部９２にて、アナログビデオ信号よりその
アナログビデオ信号に同期する画素クロックとして、水
平同期信号及び垂直同期信号を分離し、位相調整部９３
で、水平同期信号の位相調整を行なう。ＰＬＬ９４は、
この位相調整後の信号を基準信号として位相同期ループ
を形成し、非線形Ａ／Ｄ部９５は、位相同期ループから
の出力をもとに、抽出した色信号の非線形Ａ／Ｄ変換を
行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログビデオ信号を
デジタルビデオ信号に変換するビデオデジタイザに関す
るものである。

【０００２】

【従来の技術】従来より、２値表示パネルに対して中間
調表示する場合、アナログビデオ信号をＡ／Ｄ変換して
デジタルビデオ信号を発生し、このデジタルビデオ信号
にディザ法や誤差拡散法などの画像処理を施して疑似中
間調表示している。

【０００３】例えば、ＴＶビデオ信号をアナログビデオ
信号源にして疑似中間調表示する場合、コンポジットビ
デオ信号を入力して、同期信号成分や輝度信号成分、色
信号成分を抽出し、これらより、Ａ／Ｄ変換するための
変換クロックやＲＧＢ成分を発生してデジタイズする。
この場合、コンポジットビデオ信号はブラウン管表示を
対象とするビデオ信号なので、輝度とビデオ信号電圧の
関係が非線形関係、すなわち、 輝度（Ｌ）＝ｅvのγ乗 ここで、ｅv＝ビデオ信号電圧、γ＝０.４５である。

【０００４】一方、ディザ法や誤差拡散法などで画像処
理した２値化画像データは、一種の面積階調表示で、表
示パネル上、輝度と２値化画像データの関係は線形関係
であることが確認されている。このため、ＴＶのコンポ
ジットビデオ信号を表示パネル上に疑似中間調表示し
て、ブラウン管相当の色再現するためには、１／０.４
５≒２.２の非線形変換が必要とされる。以下、これを
γ補正と称す。

【０００５】このγ補正手段としては、一般に、Ａ／Ｄ
変換デジタル信号に対して、メモリ上の変換テーブルを
参照するルックアップテーブル方式や、Ａ／Ｄ変換デジ
タル信号を演算するデジタル演算方式、アナログビデオ
信号を非線形アナログ演算する方式が考えられている。

【０００６】Ａ／Ｄ変換の変換クロックを発生する方法
としては、一般には、コンポジットビデオ信号のカラー
バーストからカラーバーストフラグ発生し、これを基準
周波数として位相同期ループ（ＰＬＬ）に供給し、周波
数ｆsの電圧制御発振器ＶＣＯを位相ロックさせるＰＬ
Ｌを構成して変換クロックを発生するものがある。

【０００７】このように、アナログビデオ信号のデジタ
イザ構成は、ＰＬＬによる変換クロック発生部と、アナ
ログ方式またはデジタル方式によるγ補正部とから構成
されている。例えば、図１８は、ＴＶのコンポジットビ
デオ信号を入力するときの疑似中間調表示装置の全体構
成であり、図１９は、従来のデジタイザ部の構成を示す
ブロック図である。

【０００８】図１８に示す、ＴＶのコンポジットビデオ
信号をＡ／Ｄ変換するビデオデジタイザ１１では、例え
ば、各８ｂｉｔのＲ，Ｇ，Ｂデジタルビデオ信号、水平
同期信号ＨＤ、垂直同期信号ＶＤを発生する。また、２
値化画像処理部１２は、各８ｂｉｔのＲ，Ｇ，Ｂデジタ
ルビデオ信号を画像処理して、２値画像データを発生す
る。ここでの画像処理は、例えば、誤差拡散法による処
理である。そして、２値表示パネル１３は、例えば、強
誘電性液晶表示パネルで、上記のような信号処理機能に
て疑似中間調表示装置が構成される。

【０００９】ビデオデジタイザ１１は、以下のような信
号処理機能（ここでは、ＲＧＢコンポーネント符号化方
式）を有し、デジタルビデオ信号を生成する。

【００１０】図１９において、ＲＧＢカラーデコーダ２
１は、入力されたコンポジット信号から輝度信号成分ｙ
と色信号成分Ｃを分離し、さらに、このＣ信号は色差信
号として色復調され、ｙ信号と色差信号がマトリクスさ
れてＲＧＢの原色信号を発生する。バーストゲート２２
は、ＰＬＬ２５の基準入力信号となるカラーバーストフ
ラグＣＢＦを発生し、このＣＢＦは、１水平走査周期で
出力される。

【００１１】同期分離部２３は、コンポジット信号から
水平同期信号ＨＤと垂直同期信号ＶＤを抽出する。Ａ／
Ｄコンバータ２４は、アナログの原色信号Ｒ，Ｇ，Ｂを
デジタルＲ',Ｇ',Ｂ'に変換するコンバータであり、Ｐ
ＬＬ２５は、カラーバーストフラグＣＢＦを基準入力信
号として、周波数ｆsの電圧制御発振器ＶＣＯとするフ
ェーズロックループである。

【００１２】γ補正ＬＵＴ２６は、γ＝０.４５の非線
形デジタルビデオ信号をγ＝１の線形デジタルビデオ信
号に変換する、γ＝２.２のγ補正ルックアップテーブ
ルであり、具体的には、ＲＯＭやＲＡＭなどのメモリで
構成される。

【００１３】ＲＧＢカラーデコーダ２１によって生成さ
れるＲＧＢ原色輝度信号は、Ａ／Ｄコンバータ２４に入
力され、Ａ／Ｄコンバータ２４は、例えば、８ｂｉｔ分
解能、１３.５ＭＨｚの変換クロックレートｆsで、各８
ｂｉｔのＲ'Ｇ'Ｂ'のデジタルビデオ信号を出力する。
このｆs＝１３.５ＭＨｚは一般規格の標準値で、ＲＧＢ
輝度帯域４.２ＭＨｚに対し、十分に高いナイキスト周
波数となっている。

【００１４】上記のコンポジットビデオ信号には、バッ
クポーチ部にカラーバースト信号が重畳されており、こ
の部分をバーストゲート２２で抽出してカラーバースト
フラグＣＢＦを発生する。また、ＰＬＬ２５は、中心周
波数を１３.５ＭＨｚとする電圧制御発振器ＶＣＯを備
え、カラーバーストフラグＣＢＦを基準入力信号にし
て、ｆs＝１３．５ＭＨｚの変換クロック(画素クロッ
ク)をＣＢＦから再生する。

【００１５】次に、上記各８ｂｉｔのＲ'Ｇ'Ｂ'デジタ
ルビデオ信号は、あらかじめγ＝２.２変換テーブルが
書き込まれたγ補正ルックアップテーブル２６に入力さ
れて、γ＝２.２に変換された各６ｂｉｔのＲ"Ｇ"Ｂ"デ
ジタルビデオ信号を出力する。ここで、８ｂｉｔ入力か
ら６ｂｉｔ出力とするのは、γ＝０.４５の非線形デジ
タルビデオ信号をγ＝２.２非線形変換して、もとの被
写体の輝度データを得るのに、ＲＧＢ原色輝度信号対γ
＝２.２変換Ｒ"Ｇ"Ｂ"の関係から、８ｂｉｔデジタルビ
デオ信号Ｒ'Ｇ'Ｂ'分解能は、γ＝２.２非線形変換の後
では、６ｂｉｔデジタルビデオ信号Ｒ"Ｇ"Ｂ"分解能に
相当するためである。Ｒ"Ｇ"Ｂ"は、もとのアナログ被
写体輝度信号値に対応したデジタル輝度データとなる。

【００１６】次に、従来のγ変換の流れと分解能の変化
について説明する。

【００１７】図２０は、カメラ側から出力されるビデオ
信号の被写体輝度Ｌとビデオ信号電圧ＲＧＢの特性を示
す。ここでは、ブラウン管のγ想定値２.２より、γ＝
０.４５の特性が示されている。また、図２１は、上記
のビデオ信号電圧ＲＧＢと８ｂｉｔＡ／Ｄ変換のデジタ
ルビデオコードＲ'Ｇ'Ｂ'の関係を示す、線形Ａ／Ｄ変
換である。

【００１８】図２２は、上記の８ｂｉｔデジタルビデオ
コードＲ'Ｇ'Ｂ'と、それをγ補正ＬＵＴ２６で変換し
た６ｂｉｔデジタルビデオコードＲ"Ｇ"Ｂ"との関係を
示す。ここでは、γ＝２.２の非線形コード変換であ
る。また、図２３は、８ｂｉｔデジタルビデオコード
Ｒ'Ｇ'Ｂ'と６ｂｉｔデジタルビデオコードＲ"Ｇ"Ｂ"の
比較を示す。同図より、８ｂｉｔデータを非線形変換す
ると、ほぼ６ｂｉｔの粗い分解能のデータに置き換えて
近似されることがわかる。下側（数値の小さい）のコー
ドでは粗い近似であるが、上側（数値の大きい）のコー
ドでは、変換前後の特性がほぼ同じである。

【００１９】このように、線形デジタルビデオ信号を非
線形コード変換すると、入力の分解能に対して出力が、
約２ｂｉｔ落ちの粗い分解能に劣化するので、γ補正Ｌ
ＵＴ２６において、入力８ｂｉｔから出力６ｂｉｔに変
換している。

【００２０】このγ補正に関し、図１９では、ルックア
ップテーブル方式を用いた例を示したが、デジタル演算
方式や非線形アナログ演算方式を適用してもよい。

【００２１】図２４は、デジタル演算方式のデジタイザ
の構成を示すブロック図である。同図に示すデジタイザ
では、ルックアップテーブルの代わりに、デジタルビデ
オ信号Ｒ'Ｇ'Ｂ'をデジタル演算してγ補正するもので
あるが、ルックアップテーブル方式と同様の出力が得ら
れる。

【００２２】また、図２５は、非線形アナログ演算方式
のデジタイザの構成を示すブロック図である。これは、
γ補正をアナログビデオ信号ＲＧＢに対して処理するも
ので、上述のルックアップテーブル方式とデジタル演算
方式と全く異なる方式である。なお、非線形アナログ演
算の手段としては、２.２乗の非線形ゲイン特性を設定
した対数アンプや、ダイオードブリッジによる折れ線近
似非線形アンプなどがある。

【００２３】

【発明が解決しようとする課題】しかしながら、上記従
来のビデオデジタイザでは、以下のような問題がある。
すなわち、 画素クロック再生方法をとった場合、ＰＬＬに供給
する基準入力信号としてカラーバーストフラグＣＢＦを
用いているので、バーストゲートが必要となり、デジタ
イザのシステム構成が複雑となる。また、これは、カラ
ーバーストフラグを用いたコンポジットビデオ信号固有
の画素クロック再生(変換クロック)方法であるため、例
えば、カラーバースト信号がないコンピュータのビデオ
信号（一般に、原色輝度信号ＲＧＢ，水平同期信号Ｈ
Ｄ，垂直同期信号ＶＤから成っている）には適用できな
い。

【００２４】 γ補正を行なうルックアップテーブル
方式やデジタル演算方式、非線形アナログ演算方式で
は、高価な高速アクセスメモリ，高速演算プロセッサ
ー，高速・高精度非線形アンプと、それらの制御回路が
必要となり、デジタイザシステムのコストアップ、複雑
化につながる。

【００２５】 再生した画素クロックをＡ／Ｄ変換ク
ロックとしてＡ／Ｄ変換する際、Ａ／Ｄ変換部に入力す
るアナログビデオ信号に対するＡ／Ｄ変換クロックの変
換ポイント(位相)が、アナログビデオ信号伝送系とＡ／
Ｄ変換クロック伝送系のタイミングずれなどにより、ア
ナログビデオ信号の画素単位のピークポイントで最適Ａ
／Ｄ変換タイミングとすることが困難となる。

【００２６】特に、コンピュータのビデオ信号をデジタ
イズする場合、アナログビデオ信号とＡ／Ｄ変換クロッ
ク(画素クロック)は、アナログビデオ信号の各１画素が
１つのＡ／Ｄ変換クロックに対応するため、アナログビ
デオ信号の各１画素のピーク電圧のポイントをＡ／Ｄ変
換することが不可欠となり、何らかの調整手段が必要と
なる。

【００２７】 Ａ／Ｄ変換データ出力速度は、一般に
ＴＶ用アナログビデオ信号に対しては、１０ＭＳＰＳ(m
ega sampling per second)〜２０ＭＳＰＳで、パソコン
用アナログビデオ信号に対しては、その画素クロックス
ピードに等しく、２０ＭＳＰＳ〜４０ＭＳＰＳ、ワーク
ステーション用アナログビデオ信号に対しても、その画
素クロックスピードに等しく、８０ＭＳＰＳ〜１４０Ｍ
ＳＰＳである。そして、Ａ／Ｄ変換データの出力信号レ
ベルは、その速度が５０ＭＳＰＳ以下のときにはＴＴＬ
レベルで、これを超える場合は、ＥＣＬレベルとするの
が一般的である。

【００２８】一方、Ａ／Ｄ変換したデジタルビデオ信号
を受信して画像処理するロジック部は、それを構成する
ほとんどのＩＣは、５Ｖ電源、あるいは３〜３.３Ｖ電
源（いわゆるＴＴＬレベルのロジック信号）で動作する
システムがほとんどである。このようなＴＴＬレベルで
動作する画像処理部に対し、上記従来の装置は、Ａ／Ｄ
変換データ速度が１３.５ＭＳＰＳの場合、ＴＴＬレベ
ルで出力する構成となっているが、例えば、ワークステ
ーションのように、１００ＭＳＰＳを超えるＡ／Ｄ変換
データを出力する場合には、それを、何らかの手段でＴ
ＴＬレベルで扱えるスピードまで落とし、かつ、ＥＣＬ
レベルからＴＴＬレベルに変換して出力しなければなら
ない。

【００２９】 後述するように、Ａ／Ｄ変換データを
デマルチプレクスしてデータ出力速度を落し、かつ、Ｔ
ＴＬレベルで出力するという場合、例えば、１：２のデ
マルチプレクス出力であれば、２ポート出力のどちらに
も、偶数画素データと奇数画素データが乗る可能性があ
る。

【００３０】一方、その後段の画像処理部では、有効画
面領域だけのフレームメモリを構成したり、演算したり
するが、先頭有効表示画素データがどちらのポートにも
乗ってくる可能性がある場合には、その識別機能が必要
となる。例えば、後段の画像処理部に対し、ポート１側
に先頭有効表示画素データ１、次に３番目、次に５番目
…を乗せ、ポート２側には、２番目、次に４番目、次に
６番目…を乗せて転送するように管理することが必要で
ある。

【００３１】本発明は、上述の課題に鑑みてなされたも
ので、その目的とするところは、より簡単で安価、か
つ、デジタイズ性能が良く、また、インターフェースし
やすい、ＴＶ用コンポジットビデオ信号やコンピュータ
用のビデオ信号に適応可能な疑似中間調表示装置のため
のビデオデジタイザを提供することである。

【００３２】

【課題を解決するための手段】及び

【作用】上記の目的を達成するため、本発明は、アナロ
グビデオ信号をデジタル化して２値または多値表示する
ビデオデジタイザにおいて、前記アナログビデオ信号に
同期する画素クロックを再生するクロック再生手段と、
前記画素クロックをもとに前記アナログビデオ信号を非
線形Ａ／Ｄ変換する変換手段とを備える。

【００３３】また、他の発明は、アナログビデオ信号を
デジタル化して２値または多値の信号を出力するビデオ
デジタイザにおいて、前記アナログビデオ信号より該ア
ナログビデオ信号に同期する画素クロックを再生するク
ロック再生手段と、前記画素クロックをｎ分周(ｎ＝
２，３，４…)する手段と、前記ｎ分周された画素クロ
ックへのリセット期間を設定する手段と、前記画素クロ
ックをもとに前記アナログビデオ信号を非線形Ａ／Ｄ変
換する手段と、前記非線形Ａ／Ｄ変換後のビデオ信号に
デマルチプレクス処理を施す手段と、前記デマルチプレ
クス処理後のビデオ信号を前記２値または多値の信号に
変換する手段とを備え、前記リセット期間は、前記ｎ分
周された画素クロック信号に該画素クロックの周期単位
で０乃至ｎ周期設けられ、前記非線形Ａ／Ｄ変換につい
ての１乃至ｎ＋１ポート出力に対する前記デマルチプレ
クス処理された信号の出力ポート対応が設定される。

【００３４】また、他の発明は、アナログビデオ信号を
デジタル化して２値または多値の信号を出力するビデオ
デジタイザにおいて、前記アナログビデオ信号より該ア
ナログビデオ信号に同期する画素クロックを再生するク
ロック再生手段と、前記画素クロックをもとに前記アナ
ログビデオ信号を非線形Ａ／Ｄ変換する手段とを備え、
前記非線形Ａ／Ｄ変換手段は、Ａ／Ｄ変換データを１：
ｎデマルチプレクス(ｎ＝２，３，４…)処理してｎポー
ト出力し、該１：ｎデマルチプレクス処理にて得られた
ビデオデータを出力する。

【００３５】以上の構成において、より簡単な構成で、
かつ、忠実にＴＶ用コンポジットビデオ信号やコンピュ
ータ用ビデオ信号を非線形変換デジタルビデオタイズす
るよう機能する。

【００３６】

【実施例】以下、添付図面を参照して、本発明に係る好
適な実施例を詳細に説明する。

【００３７】図１は、本発明の実施例に係るビデオデジ
タイザの構成を示すブロック図である。同図に示すデジ
タイザでは、入力ビデオ信号はＮＴＳＣ規格のコンポジ
ットビデオ信号で、ＲＧＢカラーデコーダ９１とＣＰ発
生・同期分離部９２に入力される。このＲＧＢカラーデ
コーダ９１は、コンポジットビデオ信号より原色輝度信
号ＲＧＢを発生し、それを非線形Ａ／Ｄ部９５に入力す
る。

【００３８】また、ＣＰ発生・同期分離部９２は、コン
ポジットビデオ信号から垂直同期信号ＶＤと水平同期信
号ＨＤを抽出し、垂直同期信号ＶＤは、不図示の２値化
画像処理部に入力され、水平同期信号ＨＤは、位相調整
部９３を通して、ＰＬＬ９４の基準入力信号としてＰＬ
Ｌ９４に入力されるとともに、２値化画像処理部にも入
力される。

【００３９】なお、ＣＰ発生・同期分離部９２は、水平
同期信号成分からクランプパルスＣＰを発生し、それを
アナログビデオ信号をクランプするクランプ信号として
使用するため、ＲＧＢカラーデコーダ９１と非線形Ａ／
Ｄ部９５に入力する。

【００４０】ここでは、ＰＬＬの基準入力信号として、
カラーバーストフラグＣＢＦの代わりに、水平同期信号
ＨＤを使用している。カラーバーストフラグＣＢＦは、
色副搬送波周波数３.５８ＭＨｚのカラーバースト信号
を検知して、水平走査毎に発生しているもので、１水平
走査周波数になっている。また、水平同期信号ＨＤは、
色副搬送波周波数を基準にして発生した信号なので、基
本的には、カラーバーストフラグＣＢＦの周波数と同じ
である。従って、ここでは、ＰＬＬの基準入力信号とし
て、水平同期信号ＨＤを入力している。

【００４１】位相調整部９３は、入力される水平同期信
号ＨＤに対して遅延を施した水平同期信号ＨＤ’を発生
し、それをＰＬＬ９４に入力する。ＰＬＬ９４は、その
基準入力信号である水平同期信号ＨＤ’に対して位相ロ
ックした画素クロックｆsと、ｆsの１／２の周波数のｆ
s／２を発生し、それらを非線形Ａ／Ｄ部９５に入力す
る。なお、画素クロックｆsは、非線形Ａ／Ｄ部９５の
Ａ／Ｄ変換クロックであり、画素クロックｆs／２は、
非線形Ａ／Ｄ部９５での１：２デマルチプレクスするた
めのデマルチプレクスクロックであると同時に、デジタ
ルビデオデータＲ"Ｇ"Ｂ"を２値化画像処理部へ転送す
るための転送クロックＰＣＬＫとしても機能する。この
ＰＬＬ９４には、さらに、分周値データＤＤとリセット
期間選択信号ＳＥＬが入力される。

【００４２】非線形Ａ／Ｄ部９５は、原色輝度信号ＲＧ
Ｂを画素クロックｆsの変換スピードで非線形Ａ／Ｄ変
換し、１：２デマルチプレクスして、各色６ｂｉｔ×２
のデジタルビデオ信号Ｒ"Ｇ"Ｂ"を発生して、それらを
２値化画像処理部へ出力する。

【００４３】次に、上述した本実施例に係るビデオデジ
タイザの構成要素の具体的な構成と機能・動作を説明す
る。

【００４４】図２は、ＲＧＢカラーデコーダ９１の内部
構成を示すブロック図である。同図に示すＲＧＢカラー
デコーダは、コンポジットビデオ信号をバッファアンプ
１０１に入力して、増幅コンポジットビデオ信号ＣＶＩ
ＤＥＯを出力する。このバッファアンプ１０１は、次段
に接続される負荷を、良好な周波数特性にて安定に駆動
するため、ならびに、信号の直流レベルを再生するとい
う機能を有するものである。バッファアンプ１０１は、
この直流再生のために、上述のクランプパルスＣＰを入
力している。

【００４５】増幅コンポジットビデオ信号ＣＶＩＤＥＯ
は、帯域除去フィルタ（ＢＥＦ）１０２とバンドパスフ
ィルタＢＰＦ１０３に入力され、これらのフィルタを通
して、コンポジットビデオ信号を輝度信号Ｙと色信号Ｃ
に分離する。なお、両フィルタとも、カラー副搬送波周
波数ｆｓｃ＝３.５８ＭＨｚに合わせて、中心周波数３.
５８ＭＨｚとしている。

【００４６】また、このＹ／Ｃ分離フィルタでは、副搬
送波信号ＳＣを抽出して、それを後段の位相器１０７に
入力する。色信号Ｃは、復調部として機能するＲ−Ｙ復
調部１０４，Ｇ−Ｙ復調部１０５，Ｂ−Ｙ復調部１０６
に入力され、それぞれから色差信号Ｒ−Ｙ，Ｇ−Ｙ，Ｂ
−Ｙを発生する。この復調にあたり、色あいは、副搬送
波信号ＳＣと色信号Ｃの位相関係により定められるが、
この各色毎の位相情報は位相器１０７によって発生され
る。この復調方式は、一般的な３軸復調方式を示したも
のである。

【００４７】一方、輝度信号Ｙは遅延ライン１０８に入
力され、この遅延ライン１０８により、上記のＹ／Ｃ分
離フィルタ部で生じた輝度信号Ｙと色信号Ｃ間の遅延差
をなくし、それが合成部１０９に入力される。そして、
合成部１０９は、色差信号Ｒ−Ｙ，Ｇ−Ｙ，Ｂ−Ｙと輝
度信号Ｙを合成して原色輝度信号ＲＧＢを発生する。

【００４８】図３は、図１に示すＣＰ発生・同期分離部
９２の内部構成を示すブロック図である。ここでは、コ
ンポジットビデオ信号を同期分離部１１１に入力して、
水平同期信号成分ｈｄと垂直同期信号成分ＶＤを抽出
し、これらの内、水平同期信号成分ｈｄは２ｆH削除部
１１３に、また、垂直同期信号ＶＤは２値化画像処理部
へ入力される。

【００４９】水平同期信号成分ｈｄは、垂直帰線期間部
においては、水平同期周波数ｆHの２倍の周波数２ｆHが
存在する。図９の垂直帰線間部のタイミングに示すよう
に、コンポジットビデオ信号は、１フィールド終了から
垂直同期期間直後にかけて、９水平走査期間に渡り２ｆ
Hのセレーションがある。一方、水平同期信号ＨＤをＰ
ＬＬの基準入力信号とするためには、一定周期の信号を
入力しければならない。このため、２ｆHのセレーショ
ンを削除して、ｆH周期だけをＰＬＬに入力する目的
で、２ｆH削除１１３を通して水平同期信号ＨＤを発生
する。図９のタイミングチャートには、２ｆHのセレー
ションを削除した水平同期信号ＨＤを示す。

【００５０】また、ＣＰ発生部１１２は、水平同期信号
ＨＤに準じてクランプパルスＣＰを発生し、それを、Ｒ
ＧＢカラーデコーダ９１と非線形Ａ／Ｄ部９５に設けら
れた不図示のバッファアンプ部でのクランプ機能に対し
て出力する。ＣＰ発生部１１２は、図９に示すように、
クランプパルスＣＰをビデオ信号のペデスタルレベル部
の期間に合わせて発生する。

【００５１】次に、本実施例における位相調整に係る構
成及び位相調整の動作について説明する。

【００５２】図４は、本実施例に係る位相調整部の内部
構成を示すブロック図である。同図に示すように、水平
同期信号ＨＤは可変ローパスフィルタ（ＣＲフィルタ）
１２１に入力され、その立上がり／立下りエッジがなま
らされて出力される。この可変ローパスフィルタ１２１
は、コンデンサと抵抗で構成されるローパスフィルタで
あり、可変抵抗器を用いることで遮断周波数を可変し
て、矩形波入力信号の立上がり／立下りエッジのなまり
具合を変化させている。

【００５３】そして、上記のようにフィルタリングされ
た信号は、次段の波形整形バッファ１２２に入力され、
そこで再び矩形波形に波形整形して、水平同期信号Ｈ
Ｄ’を出力する。この波形整形バッファ１２２は、入力
しきい値電圧が一定な、例えば、ロジックバッファまた
はコンパレータである。このように、本実施例では、可
変ローパスフィルタ１２１で矩形波入力信号の立上り／
立下りのエッジのなまり具合を変化させ、波形整形バッ
ファの入力しきい値電圧に至る時間を可変することによ
り、入力の水平同期信号ＨＤと出力の水平同期信号Ｈ
Ｄ’の遅延量を変えている。

【００５４】図１２は、本実施例における位相調整動作
を示す図である。同図において、ｒｇｂは、後述する非
線形並列型Ａ／Ｄ部１５４(図６参照)に入力されるアナ
ログビデオ信号であり、ＨＤは、ＣＰ発生・同期分離部
９２から出力される水平同期信号であり、また、ＨＤ’
は、位相調整部９３で遅延調整され、ＰＬＬ９４の基準
入力信号となる水平同期信号である。また、クロックｆ
ｓは、非線形Ａ／Ｄ部９５のＡ／Ｄ変換クロックとなる
画素クロックである。

【００５５】ＰＬＬ９４は、基準入力信号となる水平同
期信号ＨＤ’の立下りエッジに対して、再生した画素ク
ロックｆｓの立上りエッジが位相ロックするように動作
する。このように、ＰＬＬ９４が持つ動作性質を利用し
て、アナログビデオ信号ｒｇｂに対するＡ／Ｄ変換クロ
ックｆｓの変換ポイントが最適となるように、水平同期
信号ＨＤ’の遅延量を調整する。この遅延量の調整範囲
は、少なくとも”０〜画素クロックｆｓの１周期”とし
ている。

【００５６】図５は、本実施例に係るＰＬＬの内部構成
を示すブロック図である。同図に示すように、水平同期
信号ＨＤ’は、周波数ｆHの基準入力信号として位相検
出部１４１に入力され、また、一方で周波数ｆH'の比較
信号が入力される。この位相検出部１４１は、これら２
つの入力信号の位相差を検出し、その誤差電圧をＬＰＦ
１４２に出力する。ＬＰＦ１４２は、この誤差電圧を積
分平滑して、位相差に比例する連続電圧成分を発生し、
電圧制御発振器ＶＣＯ１４３に出力する。そして、ＶＣ
Ｏ１４３は、これを制御電圧として、中心周波数ｆｓを
中心に発振する。なお、本実施例では、この中心周波数
をｆｓ＝１３.５ＭＨｚとしている。

【００５７】分周部１４４は、水平同期信号からの画素
クロックｆｓを再生するために必要となる機能を実現
し、その動作は、画素クロックｆｓをあらかじめ設定さ
れた分周値ＤＤで分周して、水平同期信号ＨＤ’に相当
する、てい倍周波数ｆH’を発生する。ここでは、この
ような位相ロックループで、水平同期信号ＨＤ’の周波
数変動や位相変動を追尾して、安定な画素クロックｆｓ
を再生する。

【００５８】なお、分周部１４４は、多様な周波数の水
平同期信号と多様な周波数の画素クロックの再生に対応
するために、外部から任意に分周値データＤＤを設定で
きるプログラマブル分周の構成としている。

【００５９】１／２分周部１４６は、画素クロックｆｓ
を１／２分周して１／２画素クロックｆｓ／２を発生す
る。また、リセット期間制御部１４５は、水平同期信号
ＨＤ’と画素クロックｆｓ、さらに、リセット期間選択
ＳＥＬを入力して、これらに基づいてリセット信号ＲＥ
Ｓを発生、リセット期間ｔRESを設定・制御して、１／
２分周１４６をリセットして、１／２画素クロックｆｓ
／２を出力するようにする。

【００６０】図１３は、図５に示すリセット期間制御部
の構成を示すブロック図である。ここでは、リセット期
間が１ｆｓサイクルと２ｆｓサイクルとする場合の構成
を示す。

【００６１】図１３において、シフトレジスタ２２１に
は画素クロックｆｓと水平同期信号ＨＤ’が入力され、
リセット期間の基準期間を発する。そして、ＥＸ−ＯＲ
ケントアレイ２２２により、リセット期間ｔRESの１ｆ
ｓと２ｆｓを発生する。セレクタ２２３は、リセット期
間選択ＳＥＬにて１ｆｓか２ｆｓを選択し、選択したリ
セット期間ｔRESを、次段のセットリセットＦ／Ｆ（Ｒ
−Ｓ Ｆ／Ｆ）部２２４のリセット信号として入力する
ことで、所望のリセットＲＥＳを発生する。こうして得
られたリセットＲＥＳは、次段に接続される、図５に示
す１／２分周１４６のリセット信号として入力される。

【００６２】上記のリセット期間ｔRESは、水平同期信
号ＨＤ’の立下りエッジに対して、１／２画素クロック
ｆｓ／２のランニングスタート点を画素クロックｆｓ周
期単位でシフトするためのリセット期間であり、本実施
例では、ｔRES＝１ｆｓサイクル（図１０に示す水平帰
線期間部のタイミングチャートを参照）、ｔRES＝２ｆ
ｓサイクル（図１１のタイミングチャートを参照）とし
ている。そして、リセット期間ｔRESとして、１ｆｓサ
イクルまたは２ｆｓサイクルのいずれかを選択すること
により、有効表示領域の先頭デジタルビデオ信号を、各
色について２ポート出力を有する非線形Ａ／Ｄ９５のポ
ート１側、つまり、Ｒ"Ｐ１,Ｇ"Ｐ１,Ｂ"Ｐ１から出力
するように制御される。

【００６３】また、水平同期信号ＨＤ’の立下りエッジ
で１／２画素クロックｆｓ／２を強制リセットすること
により、１水平走査期間の画素クロック数が奇数の場合
でも、直前の水平走査期間部から影響されずに１／２画
素クロックｆｓ／２は一定状態を保つ。例えば、本実施
例では、”１”状態(Ｈレベル)が保持され、１水平走査
毎にスタートする。

【００６４】上述のように、図１０は、リセット期間ｔ
RES＝１ｆｓサイクル時の動作タイミングを示すタイミ
ングチャートであり、先頭有効表示画素が、水平同期信
号ＨＤ’の立下りエッジから、画素クロックｆｓで数え
て偶数である状態を示す。

【００６５】リセット期間ｔRES＝１ｆｓサイクルとす
ることで、非線形Ａ／Ｄ９５のポート１側Ｒ"Ｐ１,Ｇ"
Ｐ１,Ｂ"Ｐ１に、偶数番目の画素２,４,６…のデジタル
ビデオデータ２,４,６…が乗ることになる。また、図１
０は、図中の“ａ”部について、１水平走査期間の画素
クロック数が奇数である場合を例示したもので、”１”
状態(Ｈレベル)で終了するが、“ａ”部直後にリセット
されて、再び”１”状態(Ｈレベル)からスタートする。

【００６６】本実施例では、Ａ／Ｄ変換クロックｆｓで
Ａ／Ｄ変換したデジタルビデオデータは、１：２デマル
チプレクスされて出力されるまでに、ポート１側では、
３ｆｓサイクルのパイプラインディレイ，ポート２側で
は、２ｆｓサイクルのパイプラインディレイとなってい
る。

【００６７】また、図１１は、ｔRES＝２ｆｓサイクル
時のタイミングを示すもので、先頭有効表示画素が、水
平同期信号ＨＤ’の立下りエッジから、画素クロックｆ
ｓで数えて奇数である状態を示す。ここでは、リセット
期間ｔRES＝２ｆｓサイクルとすることで、非線形Ａ／
Ｄ９５のポート１側Ｒ"Ｐ１,Ｇ"Ｐ１,Ｂ"Ｐ１に奇数番
目の画素１,３,５…のデジタルビデオデータ１,３,５…
が乗ることになる。

【００６８】図１１は、その“ｂ”部について、１水平
走査期間の画素クロック数が、上述と同様に奇数である
場合を例示したもので、上述の場合と同様の動作をす
る。

【００６９】このように、ＰＬＬ９４は、画素クロック
の再生と１／２画素クロックｆｓ／２の発生、１：２デ
マルチプレクスのためのタイミング制御の機能を備えて
いる。

【００７０】図６は、本実施例に係る非線形Ａ／Ｄ部の
構成を示すブロック図である。同図に示すアンプ１５
１,１５２,１５３は、図１に示すＲＧＢカラーデコーダ
９１で発生した原色輝度信号ＲＧＢを増幅し、増幅原色
輝度信号ｒｇｂを出力する。これらのアンプ１５１,１
５２,１５３は、次段に接続される非線形並列型Ａ／Ｄ
部１５４,１５５,１５６を、良好な周波数特性にて安定
に駆動することと、輝度成分が約０.７Ｖフルスケール
の原色輝度信号ＲＧＢに対して、Ａ／Ｄ変換のデジタイ
ズＳ／Ｎを向上させるために、Ａ／Ｄ変換器入力の最大
ダイナミックレンジまで電圧増幅すること、そして、増
幅原色輝度信号ｒｇｂを、より安定した直流再生する機
能を有する。

【００７１】本実施例に係る非線形並列型Ａ／Ｄ部１５
４,１５５,１５６の入力ダイナミックレンジは２Ｖｐ-
ｐなので、アンプの電圧利得は、約２.７倍に設定し、
直流再生のために、クランプパルスＣＰを入力してい
る。

【００７２】Ｖｒｅｆ発生部１５７は、非線形並列型Ａ
／Ｄ部１５４,１５５,１５６に供給する基準電圧である
リファレンス電圧Ｖｒｅｆを発生する。本実施例に係る
非線形並列型Ａ／Ｄ部１５４,１５５,１５６のアナログ
入力電圧範囲は、０Ｖ〜−２Ｖとしているので、上記の
リファレンス電圧を−２Ｖに設定している。

【００７３】非線形並列型Ａ／Ｄ部１５４,１５５,１５
６は、増幅原色輝度信号ｒｇｂをそれぞれ入力し、基準
電圧Ｖｒｅｆを基準に画素クロックｆｓのタイミングで
Ａ／Ｄ変換し、１／２画素クロックｆｓ／２で１：２デ
マルチプレクスして、各色６ｂｉｔ×２ポートのデジタ
ルビデオ信号Ｒ"Ｇ"Ｂ"を出力する。本実施例では、γ
＝２.２の非線形変換としている。

【００７４】図７は、非線形並列型Ａ／Ｄ部の内部構成
を示すブロック図である。同図において、非線形抵抗チ
ェーン１６１は、接地電位ＧＮＤとＶｒｅｆとの間に、
γ＝２.２の非線形変化率の直列抵抗チェーンにて構成
され、６４通りの比較電圧を発生して、それを次段のコ
ンパレータ１６２に入力する。

【００７５】コンパレータ１６２は、ここでは、図示は
していないが、６３個のコンパレータで構成され、アナ
ログ入力と非線抵抗チェーン１６１からの比較電圧とを
比較して量子化し、得られた量子化レベルを次段のエン
コーダ＆ラッチ１６３に出力する。このエンコーダ＆ラ
ッチ１６３は、画素クロックｆｓのタイミングで量子化
レベルをサンプリングし、６ｂｉｔコードにエンコード
して、６ｂｉｔエンコードデータをラッチする。

【００７６】上記のようにラッチされたデータは、次段
の１：２デマルチプレクサ１６４に入力され、画素クロ
ックｆＳと１／２画素クロックｆｓ／２のタイミングで
１：２にデマルチプレクスされて、ＯＤＤ，ＥＶＥＮの
６ｂｉｔ×２データが、ポート１のＰ１とポート２のＰ
２にそれぞれ出力される。

【００７７】図８は、その（ａ）にγ＝２.２の非線形
変換特性曲線を、また（ｂ）に変換テーブルを示す。同
図からわかるように、本実施例に係る非線形並列型Ａ／
Ｄ部１５４，１５５，１５６では、アナログ入力は、０
〜−２Ｖフルスケールに対して、０〜６３の６ｂｉｔ出
力コードが対応する。

【００７８】なお、上記のＡ／Ｄ変換機能及びデマルチ
プレクサ機能は、単一の集積回路上に構成してもよい。

【００７９】以上説明したように、本実施例によれば、
入力されたビデオ信号の水平同期信号を基準入力信号と
する位相ロックループ手段で画素クロックを再生し、そ
れをもとにビデオ信号を非線形Ａ／Ｄ変換することによ
り、より簡単な構成でテレビ用コンポジットビデオ信号
やコンピュータ用ビデオ信号に対して非線形ビデオデジ
タイズが可能となる。

【００８０】また、水平同期信号に遅延調整を施し、そ
れを位相ロックループ手段の基準信号として、アナログ
ビデオ信号に対するＡ／Ｄ変換クロックの位相を調整す
ることで、最適なＡ／Ｄ変換ポイント(位相)でＡ／Ｄ変
換でき、アナログビデオ信号に対して忠実にデジタルデ
ータ再現することができる。

【００８１】さらに、デマルチプレクスのクロック(分
周画素クロック)に画素クロック単位のリセット期間設
定手段を設けることにより、複数のデマルチプレクス出
力ポートに対し、画素データ番号と出力ポート番号の対
応が管理できる。

【００８２】また、Ａ／Ｄ変換とレベル変換機能を含
む、集積化した１：ｎデマルチプレクサ（ｎ＝２，３，
４…）にてＴＴＬレベル信号でｎポート出力することに
より、回路規模の簡略化とＴＴＬレベルで動作する回路
とのインタフェースが容易になる。 ＜変形例＞上記実施例では、ＮＴＳＣコンポジットビデ
オ信号を入力する場合について説明したが、本発明はこ
れに限定されず、例えば、コンピュータからのビデオ信
号の入力にも適用させるようにしてもよい。

【００８３】図１４は、本変形例に係るビデオデジタイ
ザの構成を示すブロック図である。同図に示すデジタイ
ザは、図１の示す、上記実施例に係るビデオデジタイザ
に対して、ＲＧＢカラーデコーダ９１を省いた構成とな
っている。

【００８４】一般に、コンピュータ用のビデオ信号は、
原色輝度信号ＲＧＢをビデオ信号としているので、ＲＧ
Ｂカラーデコーダ機能は必要なくなる。そして、原色輝
度信号の内、Ｇは、同期信号が複合されたシンクonＧ信
号であり、ＣＰ発生・同期分離部２３１にも入力されて
いる。このＣＰ発生・同期分離部２３１は、シンクonＧ
信号から垂直同期信号ＶＤと水平同期信号ＨＤを抽出
し、垂直同期信号ＶＤは、不図示の２値化画像処理部に
入力され、また、水平同期信号ＨＤは、位相調整部２３
２を通して、基準入力としてＰＬＬ２３３に入力され
る。水平同期信号ＨＤは、２値化画像処理部にも入力さ
れる。

【００８５】また、ＣＰ発生・同期分離部２３１は、水
平同期信号成分よりクランプパルスＣＰを発生し、それ
を、アナログビデオ信号をクランプするためのクランプ
信号として、非線形Ａ／Ｄ部２２４に入力する。位相調
整部２３２は、入力される水平同期信号ＨＤに対して、
遅延した水平同期信号ＨＤ’を発生し、それをＰＬＬ２
３３に入力する。

【００８６】なお、上記の実施例では、位相調整部９３
は、ＲＣの可変ローパスフィルタ構成としたが、ここで
は、例えば、図１５に示すように、多段タップ遅延ライ
ン１３１で発生する複数の遅延出力を、選択スイッチ１
３２のチャネルをチャネルアドレスコードＣＡで設定し
て、いずれかの遅延出力を選択する。

【００８７】ＰＬＬ２３３は、基準入力信号の水平同期
信号ＨＤ’に対して位相ロックした画素クロックｆｓと
１／２画素クロックｆｓ／２を発生し、それを非線形Ａ
／Ｄ部２３４に入力する。なお、１／２画素クロックｆ
ｓ／２は、２値化画像処理部へも出力される。非線形Ａ
／Ｄ部２３４は、原色輝度信号ＲＧＢを非線形Ａ／Ｄ変
換し、１：２デマルチプレクスして、デジタルビデオ信
号Ｒ"Ｇ"Ｂ"を２値化画像処理部へ出力する。

【００８８】ここで、色再現をあまり重視しないコンピ
ュータシステムのビデオ信号は、線形(γ＝１)が一般的
であり、これに本変形例に係る非線形Ａ／Ｄを施すと、
忠実な色再現の疑似中間調表示とはならないが、色再現
を重視するコンピュータシステムのビデオ信号では、非
線形(γ＝２付近)とされているので、本変形例の非線形
Ａ／Ｄを用いたシステムは、上述のＮＴＳＣコンポジッ
トビデオ信号と同様に、最適なデジタイジングシステム
となる。

【００８９】なお、上記の実施例及びその変形例では、
非線形Ａ／Ｄコンバータとして、非線形抵抗チェーンを
具備する並列型Ａ／Ｄコンバータを用いたが、これに限
定されず、例えば、図１６に示すような非線形エンコー
ダを具備した並列型Ａ／Ｄコンバータとしてもよい。あ
るいは、図１７に示すような、線形抵抗チェーンの分圧
点にバイアス電圧を印加して、折線近似非線形抵抗チェ
ーンを具備した並列型Ａ／Ｄコンバータにて構成される
非線形Ａ／Ｄコンバータとしてもよい。

【００９０】なお、本発明は、複数の機器から構成され
るシステムに適用しても、１つの機器から成る装置に適
用しても良い。また、本発明は、システムあるいは装置
にプログラムを供給することによって達成される場合に
も適用できることは言うまでもない。

【００９１】

【発明の効果】以上説明したように、本発明によれば、
水平同期信号を基準信号として位相同期ループにて画素
クロック再生し、非線形Ａ／Ｄ変換することにより、よ
り簡単な構成でＴＶ用コンポジットビデオ信号やコンピ
ュータ用ビデオ信号を非線形ビデオデジタイズすること
ができる。

【００９２】他の発明によれば、アナログビデオ信号に
対するＡ／Ｄ変換クロックの位相を調整することによ
り、最適なＡ／Ｄ変換ポイント(位相)でＡ／Ｄ変換で
き、アナログビデオ信号を忠実にデジタルデータで再現
できる。

【００９３】また、他の発明によれば、デマルチプレク
ス処理のクロック(分周画素クロック)に、画素クロック
単位のリセット期間を設定することにより、複数のデマ
ルチプレクス出力ポートに対して画素データ番号と出力
ポート番号の対応を管理できる。

【００９４】また、他の発明によれば、Ａ／Ｄ変換処理
とレベル変換を含む１：ｎデマルチプレクス処理におい
て所定のロジックレベルの信号をｎポート出力すること
により、回路規模の簡略化と、そのロジックレベルで動
作する後段の回路とのインタフェースが簡単になる。

【００９５】

【図面の簡単な説明】

【図１】本発明の実施例に係るビデオデジタイザの構成
を示すブロック図である。

【図２】ＲＧＢカラーデコーダの内部構成を示すブロッ
ク図である。

【図３】図１のＣＰ発生・同期分離部の内部構成を示す
ブロック図である。

【図４】実施例に係る位相調整部の内部構成を示すブロ
ック図である。

【図５】実施例に係るＰＬＬの内部構成を示すブロック
図である。

【図６】実施例に係る非線形Ａ／Ｄ部の構成を示すブロ
ック図である。

【図７】非線形並列型Ａ／Ｄ部の内部構成を示すブロッ
ク図である。

【図８】γ＝２.２の非線形変換特性及び変換テーブル
を示す図である。

【図９】垂直帰線期間のタイミングチャートである。

【図１０】ｔRES＝１ｆｓの水平帰線期間のタイミング
チャートである。

【図１１】ｔRES＝２ｆｓの水平帰線期間のタイミング
チャートである。

【図１２】実施例における位相調整動作を示す図であ
る。

【図１３】図５のリセット期間制御部の構成を示すブロ
ック図である。

【図１４】変形例に係るビデオデジタイザの構成を示す
ブロック図である。

【図１５】変形例に係る位相調整部の構成を示すブロッ
ク図である。

【図１６】非線形エンコーダ並列型Ａ／Ｄコンバータの
構成を示すブロック図である。

【図１７】折線近似非線形並列型Ａ／Ｄコンバータの構
成を示すブロック図である。

【図１８】ＴＶコンポジットビデオ信号を入力する疑似
中間調表示装置の構成を示すブロック図である。

【図１９】従来のデジタイザ部の構成を示すブロック図
である。

【図２０】被写体輝度とビデオ信号電圧の特性を示す図
である。

【図２１】ビデオ信号電圧と８ｂｉｔデジタルビデオコ
ードの関係を示す図である。

【図２２】８ｂｉｔデジタルコードと６ｂｉｔデジタル
コードの関係を示す図である。

【図２３】６ｂｉｔ非線形変換と８ｂｉｔ非線形変換の
比較を示す図である。

【図２４】デジタル演算方式のデジタイザの構成を示す
ブロック図である。

【図２５】非線形アナログ演算方式のデジタイザの構成
を示すブロック図である。

【符号の説明】

９１ ＲＧＢカラーデコーダ ９２ ＣＰ発生・同期分離部 ９４ ＰＬＬ ９５ 非線形Ａ／Ｄ部 １０１ バッファアンプ １０２ 帯域除去フィルタ（ＢＥＦ） １０３ バンドパスフィルタ １０４ Ｒ−Ｙ復調部 １０５ Ｇ−Ｙ復調部 １０６ Ｂ−Ｙ復調部 １０７ 位相器 １０８ 遅延ライン １０９ 合成部

Claims (14)

【特許請求の範囲】
1. 【請求項１】 アナログビデオ信号をデジタル化して２
   値または多値の信号を出力するビデオデジタイザにおい
   て、 前記アナログビデオ信号に同期する画素クロックを再生
   するクロック再生手段と、 前記画素クロックをもとに前記アナログビデオ信号を非
   線形Ａ／Ｄ変換する変換手段とを備えることを特徴とす
   るビデオデジタイザ。
2. 【請求項２】 前記クロック再生手段は、さらに、前記
   アナログビデオ信号より水平同期信号及び垂直同期信号
   を分離する手段と、 前記水平同期信号の位相調整を行なう手段と、 前記位相調整後の信号を基準信号として位相同期ループ
   を形成する手段とを備え、 前記非線形Ａ／Ｄ変換は、前記位相同期ループからの出
   力をもとに行なわれることを特徴とする請求項１に記載
   のビデオデジタイザ。
3. 【請求項３】 前記非線形Ａ／Ｄ変換は、非線形抵抗チ
   ェーンまたは非線形エンコーダからなる並列型Ａ／Ｄコ
   ンバータにて行なわれることを特徴とする請求項１に記
   載のビデオデジタイザ。
4. 【請求項４】 前記非線形Ａ／Ｄ変換は、線形抵抗チェ
   ーンの分圧点にバイアス電圧を印加して折線近似非線形
   抵抗チェーンとする並列型Ａ／Ｄコンバータにて行なわ
   れることを特徴とする請求項１に記載のビデオデジタイ
   ザ。
5. 【請求項５】 前記位相調整は、前記水平同期信号に所
   定の遅延を施す処理であることを特徴とする請求項２に
   記載のビデオデジタイザ。
6. 【請求項６】 前記遅延は、遮断周波数が可変なローパ
   スフィルタと波形成形回路を介して行なわれることを特
   徴とする請求項５に記載のビデオデジタイザ。
7. 【請求項７】 前記遅延は、異なる複数の遅延値を有す
   る複数タップ遅延ラインと、該複数タップの内の１つの
   タップを選択する選択スイッチを介して行なわれること
   を特徴とする請求項５に記載のビデオデジタイザ。
8. 【請求項８】 アナログビデオ信号をデジタル化して２
   値または多値の信号を出力するビデオデジタイザにおい
   て、 前記アナログビデオ信号より該アナログビデオ信号に同
   期する画素クロックを再生するクロック再生手段と、 前記画素クロックをｎ分周(ｎ＝２，３，４…)する手段
   と、 前記ｎ分周された画素クロックへのリセット期間を設定
   する手段と、 前記画素クロックをもとに前記アナログビデオ信号を非
   線形Ａ／Ｄ変換する手段と、 前記非線形Ａ／Ｄ変換後のビデオ信号にデマルチプレク
   ス処理を施す手段と、 前記デマルチプレクス処理後のビデオ信号を前記２値ま
   たは多値の信号に変換する手段とを備え、 前記リセット期間は、前記ｎ分周された画素クロック信
   号に該画素クロックの周期単位で０乃至ｎ周期設けら
   れ、前記非線形Ａ／Ｄ変換についての１乃至ｎ＋１ポー
   ト出力に対する前記デマルチプレクス処理された信号の
   出力ポート対応が設定されることを特徴とするビデオデ
   ジタイザ。
9. 【請求項９】 前記クロック再生手段は、さらに、前記
   アナログビデオ信号より水平同期信号及び垂直同期信号
   を分離する手段と、 前記水平同期信号の位相調整を行なう手段と、 前記位相調整後の信号を基準信号として位相同期ループ
   を形成する手段とを備え、 前記リセット期間として、前記水平同期信号の立上りエ
   ッジまたは立下りエッジをリセット期間の開始点にし
   て、該開始点から前記画素クロックの周期で０乃至ｎ周
   期のいずれかの期間を定めることで、ｎ＋１分周の画素
   クロック信号のリセット期間が設定されることを特徴と
   する請求項８に記載のビデオデジタイザ。
10. 【請求項１０】 前記リセット期間は、シフトレジスタ
    とセレクタとセット／リセット装置を介して設けられる
    ことを特徴とする請求項８に記載のビデオデジタイザ。
11. 【請求項１１】 アナログビデオ信号をデジタル化して
    ２値または多値の信号を出力するビデオデジタイザにお
    いて、 前記アナログビデオ信号より該アナログビデオ信号に同
    期する画素クロックを再生するクロック再生手段と、 前記画素クロックをもとに前記アナログビデオ信号を非
    線形Ａ／Ｄ変換する手段とを備え、 前記非線形Ａ／Ｄ変換手段は、Ａ／Ｄ変換データを１：
    ｎデマルチプレクス(ｎ＝２，３，４…)処理してｎポー
    ト出力し、該１：ｎデマルチプレクス処理にて得られた
    ビデオデータを出力することを特徴とするビデオデジタ
    イザ。
12. 【請求項１２】 前記非線形Ａ／Ｄ変換手段は、該Ａ／
    Ｄ変換と前記１：ｎデマルチプレクス処理を行なうため
    の単一の集積回路にて構成されることを特徴とする請求
    項１１に記載のビデオデジタイザ。
13. 【請求項１３】 前記非線形Ａ／Ｄ変換手段は、非線形
    変換処理または線形変換処理する並列型Ａ／Ｄコンバー
    タで構成されていることを特徴とする請求項１１あるい
    は１２に記載のビデオデジタイザ。
14. 【請求項１４】 前記１：ｎデマルチプレクス処理に
    は、Ａ／Ｄ変換データがＴＴＬレベルあるいはＣＭＯＳ
    レベルあるいはＥＣＬレベルあるいはその他のロジック
    レベルで入力され、該ロジックレベルがＴＴＬレベルに
    変換される処理が含まれ、該ＴＴＬレベルの信号がｎポ
    ート出力から出力されることを特徴とする請求項１１あ
    るいは１２に記載のビデオデジタイザ。