JPH08256050A - 漏れ電流の制御を可能にしたダイナミック・ロジック回路を含む装置及び同装置の製造方法、並びにロジック信号の処理方法 - Google Patents
漏れ電流の制御を可能にしたダイナミック・ロジック回路を含む装置及び同装置の製造方法、並びにロジック信号の処理方法Info
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- JPH08256050A JPH08256050A JP7329199A JP32919995A JPH08256050A JP H08256050 A JPH08256050 A JP H08256050A JP 7329199 A JP7329199 A JP 7329199A JP 32919995 A JP32919995 A JP 32919995A JP H08256050 A JPH08256050 A JP H08256050A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Abstract
(57)【要約】
【課題】電荷漏れによる故障の可能性及び最大動作周波
数の低下を最小限に抑制し、ノイズ抑制能力を向上すべ
く改善されたアウトプット信号レベルを提供すると同時
に、消費電力を削減する低い閾値電圧を備えたトランジ
スタを含むロジック回路を備えた装置の提供。 【解決手段】本発明の課題は第１のノードと、第２のノ
ードと、これらのノード間に接続され、かつスイッチ回
路を含み、更に第１及び第２のロジック信号状態をそれ
ぞれ備えたロジック信号を受信し、第１の信号状態の際
にスイッチ回路をオンして各ノードを互いに接続し、第
２の信号状態の際にスイッチ回路をオフするインプット
回路と、スイッチ回路を通る電流の流れを第２の信号状
態の際に実質的に防止すべくインプット回路に接続され
たバイアス回路とを含むロジック回路を備えた装置によ
って実現される。
数の低下を最小限に抑制し、ノイズ抑制能力を向上すべ
く改善されたアウトプット信号レベルを提供すると同時
に、消費電力を削減する低い閾値電圧を備えたトランジ
スタを含むロジック回路を備えた装置の提供。 【解決手段】本発明の課題は第１のノードと、第２のノ
ードと、これらのノード間に接続され、かつスイッチ回
路を含み、更に第１及び第２のロジック信号状態をそれ
ぞれ備えたロジック信号を受信し、第１の信号状態の際
にスイッチ回路をオンして各ノードを互いに接続し、第
２の信号状態の際にスイッチ回路をオフするインプット
回路と、スイッチ回路を通る電流の流れを第２の信号状
態の際に実質的に防止すべくインプット回路に接続され
たバイアス回路とを含むロジック回路を備えた装置によ
って実現される。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミック・ロジ
ック回路、より詳細には低い電源電圧で動作するダイナ
ミック・ロジック回路に関する。
ック回路、より詳細には低い電源電圧で動作するダイナ
ミック・ロジック回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】相補型
金属酸化膜半導体電界効果トランジスタ（Ｃ−ＭＯＳＦ
ＥＴ）を使用するダイナミック・ロジック回路は、高速
なうえに消費電力が低く、必要とされる設置面積が小さ
い等の利点を有する。このため、同ダイナミック・ロジ
ック回路の利用は近年増加し続けている。ダイナミック
・ロジック回路は全てそのロジック機能とは無関係に多
くの類似点を有する。一般的に、ダイナミック・ロジッ
ク回路はクロック信号が低（プリチャージ状態）の際に
プリチャージ・ノードをプリチャージするためにクロッ
ク信号を受信すべく接続されたＰ型プリチャージＭＯＳ
トランジスタと、クロック信号が高（評価状態）の際に
放電ノードを放電すべく同放電ノードに接続されたＮ型
放電トランジスタとを有する。１つ以上のロジック・イ
ンプット信号を受信すべく接続された１つ以上のＮ型Ｍ
ＯＳトランジスタを一般的に含むロジック回路は、プリ
チャージ・ノード及び放電ノードの間に接続されてい
る。プリチャージ状態において、プリチャージ・トラン
ジスタはプリチャージ・ノードをプリチャージする。続
いて、クロック・トランジスタ及び回路が評価段階に移
行した際、ロジック回路は同ロジック回路に入力された
入力信号の状態に基づいて放電ノードを介したプリチャ
ージ・ノードの放電を条件的に引起こす。多くの場合、
１つのセットを構成する複数の従属接続されたダイナミ
ック・ロジック・ブロック（A cascaded set of such d
ynamic logic blocks）のプリチャージ及び同ブロック
の評価を１つのクロック信号を用いて実施すべく、スタ
ティックＣ−ＭＯＳＦＥＴインバータ・セルは前記のロ
ジック・セルに基づいて動作する。多くの場合、この種
のダイナミック・ロジックはドミノ・ロジックと称され
る。ドミノ・ロジックに関する更に詳細な説明は１９９
３年にアディソン・ウェズレー出版社（Addison-Wesley
Publishing Company）から出版された“ＣＭＯＳＶＬ
ＳＩデザインの原理、システム展望第２版（Principles
of CMOS VLSI Design, A systems Perspective (Second
edition)）”の３０１〜３１１頁に記載されているエ
ヌ．エッチ．イー．ベスト及びケー．エシュラギアン
（N.H.E.Weste and K.Eshraghian）の記述に開示されて
いる。
金属酸化膜半導体電界効果トランジスタ（Ｃ−ＭＯＳＦ
ＥＴ）を使用するダイナミック・ロジック回路は、高速
なうえに消費電力が低く、必要とされる設置面積が小さ
い等の利点を有する。このため、同ダイナミック・ロジ
ック回路の利用は近年増加し続けている。ダイナミック
・ロジック回路は全てそのロジック機能とは無関係に多
くの類似点を有する。一般的に、ダイナミック・ロジッ
ク回路はクロック信号が低（プリチャージ状態）の際に
プリチャージ・ノードをプリチャージするためにクロッ
ク信号を受信すべく接続されたＰ型プリチャージＭＯＳ
トランジスタと、クロック信号が高（評価状態）の際に
放電ノードを放電すべく同放電ノードに接続されたＮ型
放電トランジスタとを有する。１つ以上のロジック・イ
ンプット信号を受信すべく接続された１つ以上のＮ型Ｍ
ＯＳトランジスタを一般的に含むロジック回路は、プリ
チャージ・ノード及び放電ノードの間に接続されてい
る。プリチャージ状態において、プリチャージ・トラン
ジスタはプリチャージ・ノードをプリチャージする。続
いて、クロック・トランジスタ及び回路が評価段階に移
行した際、ロジック回路は同ロジック回路に入力された
入力信号の状態に基づいて放電ノードを介したプリチャ
ージ・ノードの放電を条件的に引起こす。多くの場合、
１つのセットを構成する複数の従属接続されたダイナミ
ック・ロジック・ブロック（A cascaded set of such d
ynamic logic blocks）のプリチャージ及び同ブロック
の評価を１つのクロック信号を用いて実施すべく、スタ
ティックＣ−ＭＯＳＦＥＴインバータ・セルは前記のロ
ジック・セルに基づいて動作する。多くの場合、この種
のダイナミック・ロジックはドミノ・ロジックと称され
る。ドミノ・ロジックに関する更に詳細な説明は１９９
３年にアディソン・ウェズレー出版社（Addison-Wesley
Publishing Company）から出版された“ＣＭＯＳＶＬ
ＳＩデザインの原理、システム展望第２版（Principles
of CMOS VLSI Design, A systems Perspective (Second
edition)）”の３０１〜３１１頁に記載されているエ
ヌ．エッチ．イー．ベスト及びケー．エシュラギアン
（N.H.E.Weste and K.Eshraghian）の記述に開示されて
いる。
【０００３】ＭＯＳＦＥＴ技術の進歩により、構成素子
の小型化、特にチャネル長さの短縮などによるＭＯＳＦ
ＥＴの小型化が絶え間なく続けられてきた。これは１つ
の集積回路（ＩＣ）に含まれるＭＯＳＦＥＴの集積度を
高め、さらには必要とされる電源電圧（ＶＤＤ）の低下
を可能にした。このうちの前者の効果としては小型化及
び動作周波数の増加が挙げられ、後者の効果としては消
費電力の低減が挙げられる。しかし、ＭＯＳＦＥＴをさ
らに低い電源電圧で動作させた場合、ＭＯＳＦＥＴに流
れる電流が低減する。これは、最大動作周波数の低下を
招来するため望ましくない。従って、回路の性能低下を
最小限に抑制すべくＭＯＳＦＥＴに流れる電流の低減を
最小限に抑制する必要がある。これを実現すべくＭＯＳ
ＦＥＴの閾値電圧（ＶTH）が引下げられる。しかし、こ
れはＭＯＳＦＥＴの漏れ電流、即ち、装置をオフにした
際にＭＯＳＦＥＴに流れる電流を増加させるため望まし
くない。ＭＯＳＦＥＴの漏れ電流の増加は各ダイナミッ
ク・ロジック・セルのアウトプット・ノードへの電荷漏
れ及び同アウトプット・ノードからの電荷漏れを招来す
る。これは十分なＶＤＤ値及びＶＳＳ値をアウトプット
信号レベルを用いて実現及び維持することを阻害する。
この結果、アウトプット・ノードへの電荷漏れまたは同
アウトプット・ノードからの電荷漏れによって引起こさ
れるデータ損失によりノイズ抑制能力が低下し、故障の
可能性が増大する。
の小型化、特にチャネル長さの短縮などによるＭＯＳＦ
ＥＴの小型化が絶え間なく続けられてきた。これは１つ
の集積回路（ＩＣ）に含まれるＭＯＳＦＥＴの集積度を
高め、さらには必要とされる電源電圧（ＶＤＤ）の低下
を可能にした。このうちの前者の効果としては小型化及
び動作周波数の増加が挙げられ、後者の効果としては消
費電力の低減が挙げられる。しかし、ＭＯＳＦＥＴをさ
らに低い電源電圧で動作させた場合、ＭＯＳＦＥＴに流
れる電流が低減する。これは、最大動作周波数の低下を
招来するため望ましくない。従って、回路の性能低下を
最小限に抑制すべくＭＯＳＦＥＴに流れる電流の低減を
最小限に抑制する必要がある。これを実現すべくＭＯＳ
ＦＥＴの閾値電圧（ＶTH）が引下げられる。しかし、こ
れはＭＯＳＦＥＴの漏れ電流、即ち、装置をオフにした
際にＭＯＳＦＥＴに流れる電流を増加させるため望まし
くない。ＭＯＳＦＥＴの漏れ電流の増加は各ダイナミッ
ク・ロジック・セルのアウトプット・ノードへの電荷漏
れ及び同アウトプット・ノードからの電荷漏れを招来す
る。これは十分なＶＤＤ値及びＶＳＳ値をアウトプット
信号レベルを用いて実現及び維持することを阻害する。
この結果、アウトプット・ノードへの電荷漏れまたは同
アウトプット・ノードからの電荷漏れによって引起こさ
れるデータ損失によりノイズ抑制能力が低下し、故障の
可能性が増大する。
【０００４】従って、本発明の目的はデータ格納ノード
への電荷漏れ及び同データ格納ノードからの電荷漏れに
よるデータ損失に起因する故障の可能性を最小限に抑制
し、最大動作周波数の低下を最小限に抑制し、ノイズ抑
制能力を向上すべく改善されたアウトプット信号レベル
を提供すると同時に、低い電源電圧の使用による消費電
力の削減を実現する低い閾値電圧を備えたトランジスタ
を含むダイナミック・ロジック回路を備えた装置を提供
することにある。
への電荷漏れ及び同データ格納ノードからの電荷漏れに
よるデータ損失に起因する故障の可能性を最小限に抑制
し、最大動作周波数の低下を最小限に抑制し、ノイズ抑
制能力を向上すべく改善されたアウトプット信号レベル
を提供すると同時に、低い電源電圧の使用による消費電
力の削減を実現する低い閾値電圧を備えたトランジスタ
を含むダイナミック・ロジック回路を備えた装置を提供
することにある。
【０００５】
【課題を解決するための手段】本発明の１つの態様に基
づく漏れ電流制御が可能なロジック回路を含む装置は、
第１のノード、第２のノード、インプット回路及びバイ
アス回路を含む。インプット回路はスイッチ回路を含
み、さらには第１のロジック信号状態及び第２のロジッ
ク信号状態をそれぞれ備えたロジック信号を受信すべく
第１のノード及び第２のノードの間に接続されている。
インプット回路は、第１のロジック信号状態においてス
イッチ回路をオンすることにより第１のノード及び第２
のノードを互いに接続し、第２のロジック信号状態にお
いてスイッチ回路をオフする。バイアス回路はスイッチ
回路を通る電流の流れを第２のロジック信号状態の際に
実質的に防止すべくインプット回路に接続されている。
また、本発明の装置は第１のクロック信号を受信し、さ
らには同信号に基づいて第１のノードをプリチャージす
べく同第１のノードに接続されたプリチャージ・トラン
ジスタを含み得る。更に、本発明の装置は、第２のクロ
ック信号を受信し、さらには同信号に基づいて第２のノ
ードを放電すべく同第２のノードに接続された放電トラ
ンジスタを含み得る。そして、第１のスイッチ回路は第
１のノード及び第２のノード間に接続された複数の導電
性ターミナルと、ロジック信号を受信する１つの制御タ
ーミナルとを備えたスイッチング・トランジスタを含む
ことができる。バイアス回路はスイッチング・トランジ
スタに印加されるバイアスを第２のロジック信号状態の
際にオフにする。また、第１のスイッチ回路はＭＯＳト
ランジスタを含むことが可能であり、バイアス回路はＭ
ＯＳトランジスタに印加されるバイアスを第２のロジッ
ク信号状態の際にオフにする。
づく漏れ電流制御が可能なロジック回路を含む装置は、
第１のノード、第２のノード、インプット回路及びバイ
アス回路を含む。インプット回路はスイッチ回路を含
み、さらには第１のロジック信号状態及び第２のロジッ
ク信号状態をそれぞれ備えたロジック信号を受信すべく
第１のノード及び第２のノードの間に接続されている。
インプット回路は、第１のロジック信号状態においてス
イッチ回路をオンすることにより第１のノード及び第２
のノードを互いに接続し、第２のロジック信号状態にお
いてスイッチ回路をオフする。バイアス回路はスイッチ
回路を通る電流の流れを第２のロジック信号状態の際に
実質的に防止すべくインプット回路に接続されている。
また、本発明の装置は第１のクロック信号を受信し、さ
らには同信号に基づいて第１のノードをプリチャージす
べく同第１のノードに接続されたプリチャージ・トラン
ジスタを含み得る。更に、本発明の装置は、第２のクロ
ック信号を受信し、さらには同信号に基づいて第２のノ
ードを放電すべく同第２のノードに接続された放電トラ
ンジスタを含み得る。そして、第１のスイッチ回路は第
１のノード及び第２のノード間に接続された複数の導電
性ターミナルと、ロジック信号を受信する１つの制御タ
ーミナルとを備えたスイッチング・トランジスタを含む
ことができる。バイアス回路はスイッチング・トランジ
スタに印加されるバイアスを第２のロジック信号状態の
際にオフにする。また、第１のスイッチ回路はＭＯＳト
ランジスタを含むことが可能であり、バイアス回路はＭ
ＯＳトランジスタに印加されるバイアスを第２のロジッ
ク信号状態の際にオフにする。
【０００６】第２のロジック信号状態においてスイッチ
回路をオフにし、さらにバイアス回路を用いてスイッチ
回路に含まれるトランジスタへのバイアスの印加をオフ
することにより、同スイッチ回路を流れる電流の流れが
実質的に遮断され、同スイッチ回路を流れる漏れ電流を
実質的に遮断し得る。
回路をオフにし、さらにバイアス回路を用いてスイッチ
回路に含まれるトランジスタへのバイアスの印加をオフ
することにより、同スイッチ回路を流れる電流の流れが
実質的に遮断され、同スイッチ回路を流れる漏れ電流を
実質的に遮断し得る。
【０００７】
【発明の実施の形態】本発明の特徴及び利点を添付図面
とともに以下に詳述する。特に明記しない限り、全ての
Ｐ−ＭＯＳＦＥＴ及びＮ−ＭＯＳＦＥＴ基板またはバル
ク（bulk）は、それぞれに対応する電源ターミナルに接
続されている（例えば、Ｐ−ＭＯＳＦＥＴ及びＮ−ＭＯ
ＳＦＥＴは、一般的に電源ノードＶＤＤ及びＶＳＳに対
してそれぞれ接続されている）。また、各トランジスタ
の横に示す複数の数値は、同トランジスタのチャネル幅
及びチャネル長さをそれぞれ示す。例えば、図１に示す
ＭＯＳＦＥＴ１２，１４のチャネル幅及びチャネル長さ
は、それぞれ２０ミクロン及び０．６ミクロンである。
これらの寸法は例示を目的とするものであり、特定の半
導体製造技術を必要とはしないうえ、同半導体製造技術
に限定されない。さらに、同寸法は半導体製造技術の進
歩に合わせて縮小などの変更が可能である。本発明を具
体化した回路の製造は、周知の各種半導体製造プロセス
に基づいて行うことができる。そして、回路基準ノード
またはアース・ノードはＶＳＳターミナルである（一般
的にＶＳＳターミナルに付随する基準電圧またはアース
電圧は０ボルトである）。
とともに以下に詳述する。特に明記しない限り、全ての
Ｐ−ＭＯＳＦＥＴ及びＮ−ＭＯＳＦＥＴ基板またはバル
ク（bulk）は、それぞれに対応する電源ターミナルに接
続されている（例えば、Ｐ−ＭＯＳＦＥＴ及びＮ−ＭＯ
ＳＦＥＴは、一般的に電源ノードＶＤＤ及びＶＳＳに対
してそれぞれ接続されている）。また、各トランジスタ
の横に示す複数の数値は、同トランジスタのチャネル幅
及びチャネル長さをそれぞれ示す。例えば、図１に示す
ＭＯＳＦＥＴ１２，１４のチャネル幅及びチャネル長さ
は、それぞれ２０ミクロン及び０．６ミクロンである。
これらの寸法は例示を目的とするものであり、特定の半
導体製造技術を必要とはしないうえ、同半導体製造技術
に限定されない。さらに、同寸法は半導体製造技術の進
歩に合わせて縮小などの変更が可能である。本発明を具
体化した回路の製造は、周知の各種半導体製造プロセス
に基づいて行うことができる。そして、回路基準ノード
またはアース・ノードはＶＳＳターミナルである（一般
的にＶＳＳターミナルに付随する基準電圧またはアース
電圧は０ボルトである）。
【０００８】更に、ロジック・ゲートの各種の態様を以
下に例示する。但し、否定（Inversion）、論理積（Ａ
ＮＤ）、論理和（ＯＲ）、否定論理和（ＮＯＲ）、否定
論理積（ＮＡＮＤ）、排他的論理和（ＥＸＣＬＵＳＩＶ
Ｅ−ＯＲ）及び排他的否定論理和（ＥＸＣＬＵＳＩＶＥ
−ＮＯＲ）等の全てのロジック機能は本発明に基づく漏
れ電流制御を使用して実現可能である。更に、以下の説
明はロジック１がロジック高（例えば、正の電圧）であ
り、ロジック０がロジック低（例えば、回路基準電圧と
ほぼ同じ電圧）であるポジティブ・ロジックに基づく。
しかし、周知の回路設計理論に基づいてＰ−ＭＯＳＦＥ
Ｔ及びＮ−ＭＯＳＦＥＴを互いに適切に入れ換えること
により、電荷漏れを低減した本発明に基づくロジック回
路をネガティブ・ロジック（即ち、ロジック１がロジッ
ク低（例えば、負の電圧）であって、ロジック０がロジ
ック高（例えば、回路基準電圧とほぼ同じ電圧）である
ロジック）に基づいて使用し得る。
下に例示する。但し、否定（Inversion）、論理積（Ａ
ＮＤ）、論理和（ＯＲ）、否定論理和（ＮＯＲ）、否定
論理積（ＮＡＮＤ）、排他的論理和（ＥＸＣＬＵＳＩＶ
Ｅ−ＯＲ）及び排他的否定論理和（ＥＸＣＬＵＳＩＶＥ
−ＮＯＲ）等の全てのロジック機能は本発明に基づく漏
れ電流制御を使用して実現可能である。更に、以下の説
明はロジック１がロジック高（例えば、正の電圧）であ
り、ロジック０がロジック低（例えば、回路基準電圧と
ほぼ同じ電圧）であるポジティブ・ロジックに基づく。
しかし、周知の回路設計理論に基づいてＰ−ＭＯＳＦＥ
Ｔ及びＮ−ＭＯＳＦＥＴを互いに適切に入れ換えること
により、電荷漏れを低減した本発明に基づくロジック回
路をネガティブ・ロジック（即ち、ロジック１がロジッ
ク低（例えば、負の電圧）であって、ロジック０がロジ
ック高（例えば、回路基準電圧とほぼ同じ電圧）である
ロジック）に基づいて使用し得る。
【０００９】図１は本発明の１つの態様に基づく漏れ電
流制御回路１０を示す。漏れ電流制御回路１０はインプ
ット回路を構成する２つのＮ−ＭＯＳＦＥＴ１２，１４
及びバイアス回路を構成する１つのＰ−ＭＯＳＦＥＴ１
６を有し、これらの各素子は図１に示すようにそれぞれ
接続されている。ＭＯＳＦＥＴ１２，１４，１６の各ゲ
ート・ターミナルはインプット・ロジック信号１１を受
信すべくインプット・ノード２６に接続されている。ス
イッチ回路を構成する第１のＮ−ＭＯＳＦＥＴ１２のド
レイン・ターミナルは第１のノードとしてのプリチャー
ジ・ノード２８（または、以下に詳述する更に別のＭＯ
ＳＦＥＴ）に接続されている。また、第１のＮ−ＭＯＳ
ＦＥＴ１２のソース・ターミナルは中間ノード３２に接
続されている。更に、第２のＮ−ＭＯＳＦＥＴ１４のソ
ース・ターミナルは第２のノードとしての基準ノードま
たは放電ノード３４（または、ロジック回路の種類に基
づいて以下に詳述する更に別のＭＯＳＦＥＴ）に接続さ
れており、同第２のＮ−ＭＯＳＦＥＴ１４のドレイン・
ターミナルは中間ノード３２に接続されている。Ｐ−Ｍ
ＯＳＦＥＴ１６のソース・ターミナルは回路電源ＶＤＤ
に接続されており、ドレイン・ターミナルは中間ノード
３２に接続されている。
流制御回路１０を示す。漏れ電流制御回路１０はインプ
ット回路を構成する２つのＮ−ＭＯＳＦＥＴ１２，１４
及びバイアス回路を構成する１つのＰ−ＭＯＳＦＥＴ１
６を有し、これらの各素子は図１に示すようにそれぞれ
接続されている。ＭＯＳＦＥＴ１２，１４，１６の各ゲ
ート・ターミナルはインプット・ロジック信号１１を受
信すべくインプット・ノード２６に接続されている。ス
イッチ回路を構成する第１のＮ−ＭＯＳＦＥＴ１２のド
レイン・ターミナルは第１のノードとしてのプリチャー
ジ・ノード２８（または、以下に詳述する更に別のＭＯ
ＳＦＥＴ）に接続されている。また、第１のＮ−ＭＯＳ
ＦＥＴ１２のソース・ターミナルは中間ノード３２に接
続されている。更に、第２のＮ−ＭＯＳＦＥＴ１４のソ
ース・ターミナルは第２のノードとしての基準ノードま
たは放電ノード３４（または、ロジック回路の種類に基
づいて以下に詳述する更に別のＭＯＳＦＥＴ）に接続さ
れており、同第２のＮ−ＭＯＳＦＥＴ１４のドレイン・
ターミナルは中間ノード３２に接続されている。Ｐ−Ｍ
ＯＳＦＥＴ１６のソース・ターミナルは回路電源ＶＤＤ
に接続されており、ドレイン・ターミナルは中間ノード
３２に接続されている。
【００１０】インプット・ロジック信号１１がロジック
０である場合（例えば、動作のプリチャージ段階）、Ｎ
−ＭＯＳＦＥＴ１２，１４はオフされ、Ｐ−ＭＯＳＦＥ
Ｔ１６はオンされる。Ｐ−ＭＯＳＦＥＴ１６がオンされ
た場合、プルアップ電圧は同Ｐ−ＭＯＳＦＥＴ１６のド
レイン・ターミナルを通じて中間ノード３２へ印加され
る。ＶＤＤにほぼ等しいプルアップ電圧は、第１のＮ−
ＭＯＳＦＥＴ１２のゲート・ソース間電圧をネガティブ
（ＭＯＳＦＥＴ閾値電圧に対して）にする。例えば、イ
ンプット・ロジック信号１１がロジック０（例えば、Ｖ
ＳＳの電圧を有する）である場合、Ｎ−ＭＯＳＦＥＴ１
２のゲート・ターミナル及びソース・ターミナルに印加
される逆方向バイアスはＶＳＳ−ＶＤＤにほぼ等しい
（例えば、ＶＳＳが０ボルトであるか、または回路アー
スである場合、逆方向バイアスは−ＶＤＤとなる）。従
って、回路１０内に流れる全ての漏れ電流（ＩL）がＰ
−ＭＯＳＦＥＴ１６及び第２のＮ−ＭＯＳＦＥＴ１４の
それぞれの導電性チャネル及び非導電性チャネル（但
し、漏れ易い）によって形成された漏れ電流路１８を通
じて流れる一方で、第１のＮ−ＭＯＳＦＥＴ１２は完全
にカットオフされて実質的に漏れ電流を全く通さなくな
る。 逆に、インプット・ロジック信号１１がロジック
１（例えば、動作の評価段階）である場合、２つのＮ−
ＭＯＳＦＥＴ１２，１４はオンされ、Ｐ−ＭＯＳＦＥＴ
１６はオフされる。従って、プルアップ電圧は全く印加
されず、Ｎ−ＭＯＳＦＥＴ１２，１４は現時点において
導電性を有する自身のチャネルを介した放電電流
（ＩD）に対する放電電流路２０を形成する。
０である場合（例えば、動作のプリチャージ段階）、Ｎ
−ＭＯＳＦＥＴ１２，１４はオフされ、Ｐ−ＭＯＳＦＥ
Ｔ１６はオンされる。Ｐ−ＭＯＳＦＥＴ１６がオンされ
た場合、プルアップ電圧は同Ｐ−ＭＯＳＦＥＴ１６のド
レイン・ターミナルを通じて中間ノード３２へ印加され
る。ＶＤＤにほぼ等しいプルアップ電圧は、第１のＮ−
ＭＯＳＦＥＴ１２のゲート・ソース間電圧をネガティブ
（ＭＯＳＦＥＴ閾値電圧に対して）にする。例えば、イ
ンプット・ロジック信号１１がロジック０（例えば、Ｖ
ＳＳの電圧を有する）である場合、Ｎ−ＭＯＳＦＥＴ１
２のゲート・ターミナル及びソース・ターミナルに印加
される逆方向バイアスはＶＳＳ−ＶＤＤにほぼ等しい
（例えば、ＶＳＳが０ボルトであるか、または回路アー
スである場合、逆方向バイアスは−ＶＤＤとなる）。従
って、回路１０内に流れる全ての漏れ電流（ＩL）がＰ
−ＭＯＳＦＥＴ１６及び第２のＮ−ＭＯＳＦＥＴ１４の
それぞれの導電性チャネル及び非導電性チャネル（但
し、漏れ易い）によって形成された漏れ電流路１８を通
じて流れる一方で、第１のＮ−ＭＯＳＦＥＴ１２は完全
にカットオフされて実質的に漏れ電流を全く通さなくな
る。 逆に、インプット・ロジック信号１１がロジック
１（例えば、動作の評価段階）である場合、２つのＮ−
ＭＯＳＦＥＴ１２，１４はオンされ、Ｐ−ＭＯＳＦＥＴ
１６はオフされる。従って、プルアップ電圧は全く印加
されず、Ｎ−ＭＯＳＦＥＴ１２，１４は現時点において
導電性を有する自身のチャネルを介した放電電流
（ＩD）に対する放電電流路２０を形成する。
【００１１】コンピュータ・シュミレーションの結果、
本発明に基づく漏れ電流制御回路１０において、インプ
ット・ロジック信号１１がロジック０である場合、第１
のＮ−ＭＯＳＦＥＴ１２を通じて流れた漏れ電流は数ピ
コアンペアまたはそれ以下の範囲であり、実質的にゼロ
であった。その一方、Ｐ−ＭＯＳＦＥＴ１６及びＮ−Ｍ
ＯＳＦＥＴ１４によって形成された漏れ電流路１８を通
じて流れた漏れ電流は数マイクロアンペアであった。本
発明に基づき、漏れ電流制御回路１０は低い閾値電圧を
備えたＣＭＯＳトランジスタを含む各種のダイナミック
・ロジック回路に使用される。このようなロジック回路
では、電流漏れが問題となるため、漏れ電流制御回路１
０は漏れ電流がもたらす問題を実質的に排除すべく同ロ
ジック回路内に形成されている。
本発明に基づく漏れ電流制御回路１０において、インプ
ット・ロジック信号１１がロジック０である場合、第１
のＮ−ＭＯＳＦＥＴ１２を通じて流れた漏れ電流は数ピ
コアンペアまたはそれ以下の範囲であり、実質的にゼロ
であった。その一方、Ｐ−ＭＯＳＦＥＴ１６及びＮ−Ｍ
ＯＳＦＥＴ１４によって形成された漏れ電流路１８を通
じて流れた漏れ電流は数マイクロアンペアであった。本
発明に基づき、漏れ電流制御回路１０は低い閾値電圧を
備えたＣＭＯＳトランジスタを含む各種のダイナミック
・ロジック回路に使用される。このようなロジック回路
では、電流漏れが問題となるため、漏れ電流制御回路１
０は漏れ電流がもたらす問題を実質的に排除すべく同ロ
ジック回路内に形成されている。
【００１２】図２は本発明に基づく漏れ電流制御を可能
にした２つのインプットを備えたダイナミックＡＮＤゲ
ート１１０を示す。周知のドミノ・ロジック原理に基づ
き、単相クロック信号ＣＬＫの状態がロジック低である
場合、Ｐ型プリチャージ・トランジスタ１２２はオンさ
れ、Ｎ型放電トランジスタ１２４はオフされる。これに
より、プリチャージ・ノード１２８ｐはインプット・ロ
ジック信号Ａ，Ｂのロジック状態に影響されることなく
電源電圧ＶＤＤにほぼ等しい電圧ＶＰＮ（Ｐ）を有する
プリチャージ状態までプリチャージされる。クロック信
号ＣＬＫがロジック高の場合、プリチャージ・トランジ
スタ１２２はオフされ、放電トランジスタ１２４がオン
される。この結果、評価段階が開始される。従って、イ
ンプット信号Ａ，Ｂのロジック状態に基づいて、プリチ
ャージ・ノード１２８ｐ及びノード１２８ｎは条件的に
放電される。例えば、プリチャージ・ノード１２８ｐ及
びノード１２８ｎはロジック・インプットＡ，Ｂが両方
ともロジック１の際に放電される。評価段階において、
ロジック・インプットＡ，Ｂが両方ともロジック１であ
る場合、プリチャージ・ノード１２８ｐは放電トランジ
スタ１２４を介して基準電圧ＶＳＳにほぼ等しい放電電
圧ＶＰＮ（Ｄ）まで放電される。
にした２つのインプットを備えたダイナミックＡＮＤゲ
ート１１０を示す。周知のドミノ・ロジック原理に基づ
き、単相クロック信号ＣＬＫの状態がロジック低である
場合、Ｐ型プリチャージ・トランジスタ１２２はオンさ
れ、Ｎ型放電トランジスタ１２４はオフされる。これに
より、プリチャージ・ノード１２８ｐはインプット・ロ
ジック信号Ａ，Ｂのロジック状態に影響されることなく
電源電圧ＶＤＤにほぼ等しい電圧ＶＰＮ（Ｐ）を有する
プリチャージ状態までプリチャージされる。クロック信
号ＣＬＫがロジック高の場合、プリチャージ・トランジ
スタ１２２はオフされ、放電トランジスタ１２４がオン
される。この結果、評価段階が開始される。従って、イ
ンプット信号Ａ，Ｂのロジック状態に基づいて、プリチ
ャージ・ノード１２８ｐ及びノード１２８ｎは条件的に
放電される。例えば、プリチャージ・ノード１２８ｐ及
びノード１２８ｎはロジック・インプットＡ，Ｂが両方
ともロジック１の際に放電される。評価段階において、
ロジック・インプットＡ，Ｂが両方ともロジック１であ
る場合、プリチャージ・ノード１２８ｐは放電トランジ
スタ１２４を介して基準電圧ＶＳＳにほぼ等しい放電電
圧ＶＰＮ（Ｄ）まで放電される。
【００１３】ダイナミック・ロジック・ゲート回路１１
０の動作の際、ロジック・インプットＡ，Ｂを図１に基
づいて既に詳述したように論理的に処理するトランジス
タ１１２ａ，１１４ａ，１１６ａ，１１２ｂ，１１４
ｂ，１１６ｂは、漏れ電流路１１８ａ，１１８ｂ及び放
電電流路１２０ａ，１２０ｂを形成すべくロジック・イ
ンプットＡ，Ｂによりオン及びオフされる。プリチャー
ジ・ノード電圧ＶＰＮは最終的なアウトプット信号ＯＵ
Ｔを形成すべくインバータ回路１２６によって緩衝さ
れ、かつ反転される。
０の動作の際、ロジック・インプットＡ，Ｂを図１に基
づいて既に詳述したように論理的に処理するトランジス
タ１１２ａ，１１４ａ，１１６ａ，１１２ｂ，１１４
ｂ，１１６ｂは、漏れ電流路１１８ａ，１１８ｂ及び放
電電流路１２０ａ，１２０ｂを形成すべくロジック・イ
ンプットＡ，Ｂによりオン及びオフされる。プリチャー
ジ・ノード電圧ＶＰＮは最終的なアウトプット信号ＯＵ
Ｔを形成すべくインバータ回路１２６によって緩衝さ
れ、かつ反転される。
【００１４】図３は本発明の別の態様に基づく２つのイ
ンプットを備えたダイナミックＡＮＤゲート回路２１０
を示す。図３に示す回路２１０は、ロジック・インプッ
トＡに付随するインプット回路が異なる点（以下に、更
に詳述する）と、プリチャージ・ノード２２８ｐに対し
てプルアップ電圧を選択的に印加するための出力制御さ
れたキーパー・トランジスタ２３０を有する点を除けば
図２に示す回路１１０に類似している。図２に関する前
記の説明に基づき、プリチャージ・ノード２２８ｐはク
ロック信号ＣＬＫがロジック低の場合に、プリチャージ
・トランジスタ２２２によってプリチャージされる。更
に、プリチャージ・ノード２２８ｐはクロック信号ＣＬ
Ｋがロジック高の場合にノード２２８ｎとともにロジッ
ク・インプットＡ，Ｂに基づいて放電トランジスタ２２
４によって条件的に放電される。
ンプットを備えたダイナミックＡＮＤゲート回路２１０
を示す。図３に示す回路２１０は、ロジック・インプッ
トＡに付随するインプット回路が異なる点（以下に、更
に詳述する）と、プリチャージ・ノード２２８ｐに対し
てプルアップ電圧を選択的に印加するための出力制御さ
れたキーパー・トランジスタ２３０を有する点を除けば
図２に示す回路１１０に類似している。図２に関する前
記の説明に基づき、プリチャージ・ノード２２８ｐはク
ロック信号ＣＬＫがロジック低の場合に、プリチャージ
・トランジスタ２２２によってプリチャージされる。更
に、プリチャージ・ノード２２８ｐはクロック信号ＣＬ
Ｋがロジック高の場合にノード２２８ｎとともにロジッ
ク・インプットＡ，Ｂに基づいて放電トランジスタ２２
４によって条件的に放電される。
【００１５】ロジック・インプットＡは図１及び図２に
おいて３つのトランジスタを制御しているが、図３に示
すダイナミック・ロジック・ゲート２１０では２つのト
ランジスタ２１４ａ，２１６ａを制御している。しか
し、前記した本発明に基づく漏れ電流制御の効果は依然
として実現されている。評価段階において、ロジック・
インプットＡがロジック０である場合、Ｐ−ＭＯＳＦＥ
Ｔ２１６ａはオンされ、Ｎ−ＭＯＳＦＥＴ２１４ａはオ
フされる。これにより、ロジック・インプットＢに付随
する第２のＮ−ＭＯＳＦＥＴ２１４ｂのソース・ターミ
ナルにはほぼＶＤＤのプルアップ電圧が印加される。こ
れはロジック・インプットＢに付随するＮ−ＭＯＳＦＥ
Ｔ２１４ｂに対して非常にネガティブなゲート・ソース
間電圧を印加する。従って、トランジスタ２１４ｂには
大きな逆方向バイアスが印加され、同トランジスタ２１
４ｂを流れる漏れ電流が実質的になくなる。この結果、
ロジック・インプットＢに付随する漏れ電流路２１８ｂ
は漏れ電流を全く通さなくなり、ロジック・インプット
Ａに付随する漏れ電流路２１８ａのみが残される。
おいて３つのトランジスタを制御しているが、図３に示
すダイナミック・ロジック・ゲート２１０では２つのト
ランジスタ２１４ａ，２１６ａを制御している。しか
し、前記した本発明に基づく漏れ電流制御の効果は依然
として実現されている。評価段階において、ロジック・
インプットＡがロジック０である場合、Ｐ−ＭＯＳＦＥ
Ｔ２１６ａはオンされ、Ｎ−ＭＯＳＦＥＴ２１４ａはオ
フされる。これにより、ロジック・インプットＢに付随
する第２のＮ−ＭＯＳＦＥＴ２１４ｂのソース・ターミ
ナルにはほぼＶＤＤのプルアップ電圧が印加される。こ
れはロジック・インプットＢに付随するＮ−ＭＯＳＦＥ
Ｔ２１４ｂに対して非常にネガティブなゲート・ソース
間電圧を印加する。従って、トランジスタ２１４ｂには
大きな逆方向バイアスが印加され、同トランジスタ２１
４ｂを流れる漏れ電流が実質的になくなる。この結果、
ロジック・インプットＢに付随する漏れ電流路２１８ｂ
は漏れ電流を全く通さなくなり、ロジック・インプット
Ａに付随する漏れ電流路２１８ａのみが残される。
【００１６】プリチャージ段階、即ち、プリチャージ・
ノード２２８ｐが充電された場合、プリチャージ・ノー
ド電圧ＶＰＮは高となり、アウトプットＯＵＴは低とな
り、キーパーＰ−ＭＯＳＦＥＴ２３０はオンされる。プ
リチャージ・ノード２２８ｐに印加されたプルアップ電
圧は、プリチャージ段階または評価段階においてロジッ
ク・インプットＡがロジック０であり、ロジック・イン
プットＢがロジック１である際に、プリチャージ・ノー
ド２２８ｐと、ロジック・インプットＡに付随するＮ−
ＭＯＳＦＥＴ２１４ａのドレインとの間における電荷の
分割（Charge sharing）を防止するために必要とされる
更に別の電荷を出力する（または、プリチャージ段階に
おいて、ロジック・インプットＡ及びＢが両方ともロジ
ック１である際に、プリチャージ・ノード２２８ｐ及び
放電トランジスタ２２４のドレインの間における電荷の
分割を防止するために必要とされる更に別の電荷を出力
する）。
ノード２２８ｐが充電された場合、プリチャージ・ノー
ド電圧ＶＰＮは高となり、アウトプットＯＵＴは低とな
り、キーパーＰ−ＭＯＳＦＥＴ２３０はオンされる。プ
リチャージ・ノード２２８ｐに印加されたプルアップ電
圧は、プリチャージ段階または評価段階においてロジッ
ク・インプットＡがロジック０であり、ロジック・イン
プットＢがロジック１である際に、プリチャージ・ノー
ド２２８ｐと、ロジック・インプットＡに付随するＮ−
ＭＯＳＦＥＴ２１４ａのドレインとの間における電荷の
分割（Charge sharing）を防止するために必要とされる
更に別の電荷を出力する（または、プリチャージ段階に
おいて、ロジック・インプットＡ及びＢが両方ともロジ
ック１である際に、プリチャージ・ノード２２８ｐ及び
放電トランジスタ２２４のドレインの間における電荷の
分割を防止するために必要とされる更に別の電荷を出力
する）。
【００１７】図４は本発明に基づく電荷漏れの制御を可
能にした２つのインプットを備えたダイナミックＯＲゲ
ート回路３１０を示す。前記したように、プリチャージ
・ノード３２８ｐはプリチャージ段階においてプリチャ
ージ・トランジスタ３２２によってプリチャージされ、
さらに評価段階においてロジック・インプットＡ，Ｂに
基づいて放電トランジスタ３２４によってノード３２８
ｎとともに条件的に放電される。プリチャージ・ノード
電圧ＶＰＮはアウトプット信号ＯＵＴを出力すべくイン
バータ回路３２６によって緩衝され、かつ反転される。
図１に基づく前記の説明から、ロジック・インプットＡ
に付随するＭＯＳＦＥＴ３１２ａ，３１４ａ，３１６ａ
及びロジック・インプットＢに付随するＭＯＳＦＥＴ３
１２ｂ，３１４ｂ，３１６ｂはロジック・インプットＡ
及びＢに基づいて漏れ電流路３１８ａ，３１８ｂ及び放
電電流路３２０ａ，３２０ｂをそれぞれ形成する。
能にした２つのインプットを備えたダイナミックＯＲゲ
ート回路３１０を示す。前記したように、プリチャージ
・ノード３２８ｐはプリチャージ段階においてプリチャ
ージ・トランジスタ３２２によってプリチャージされ、
さらに評価段階においてロジック・インプットＡ，Ｂに
基づいて放電トランジスタ３２４によってノード３２８
ｎとともに条件的に放電される。プリチャージ・ノード
電圧ＶＰＮはアウトプット信号ＯＵＴを出力すべくイン
バータ回路３２６によって緩衝され、かつ反転される。
図１に基づく前記の説明から、ロジック・インプットＡ
に付随するＭＯＳＦＥＴ３１２ａ，３１４ａ，３１６ａ
及びロジック・インプットＢに付随するＭＯＳＦＥＴ３
１２ｂ，３１４ｂ，３１６ｂはロジック・インプットＡ
及びＢに基づいて漏れ電流路３１８ａ，３１８ｂ及び放
電電流路３２０ａ，３２０ｂをそれぞれ形成する。
【００１８】図５は図４のダイナミック・ロジック・ゲ
ート回路３１０における時間に対する電圧の変化を示す
線図である。ここで、ＶＤＤは１ボルトであり、ＶＳＳ
は回路アース（０ボルト）であり、ロジック・インプッ
トＢはロジック０である。プリチャージ・ノード電圧Ｖ
ＰＮはクロック信号ＣＬＫがロジック０であるプリチャ
ージ段階において、ほぼＶＤＤまで充電される。クロッ
ク信号ＣＬＫがロジック１である評価段階において、プ
リチャージ・ノード電圧ＶＰＮはロジック・インプット
Ａがロジック０からロジック１へ変化するのに対応して
放電電圧まで放電される。この結果、インバータ３２６
からのアウトプット信号ＯＵＴはロジック０における初
期のプリチャージ電圧（≒ＶＳＳ）からロジック１（≒
ＶＤＤ）まで変化する。第２のロジック・インプットＢ
（即ち、Ｂ＝０）に付随する漏れ電流路３１８ｂを流れ
る漏れ電流により、ノード電圧ＶＰＮの放電電圧の値は
ＶＳＳまで達することがない（図５に示す最悪の場合を
考慮したダイナミックＯＲゲート回路は２つのインプッ
トに代えて６４個のインプットを使用している点を除け
ば図４の回路３１０に類似している。従って、６３個の
漏れ電流路を使用した場合、即ち、Ａ＝１及びＢ1＝Ｂ2
＝Ｂ3＝…Ｂn＝…Ｂ63＝０である場合、ノード電圧ＶＰ
Ｎに付随する放電電圧の値はほぼ０．２ボルトとな
る）。
ート回路３１０における時間に対する電圧の変化を示す
線図である。ここで、ＶＤＤは１ボルトであり、ＶＳＳ
は回路アース（０ボルト）であり、ロジック・インプッ
トＢはロジック０である。プリチャージ・ノード電圧Ｖ
ＰＮはクロック信号ＣＬＫがロジック０であるプリチャ
ージ段階において、ほぼＶＤＤまで充電される。クロッ
ク信号ＣＬＫがロジック１である評価段階において、プ
リチャージ・ノード電圧ＶＰＮはロジック・インプット
Ａがロジック０からロジック１へ変化するのに対応して
放電電圧まで放電される。この結果、インバータ３２６
からのアウトプット信号ＯＵＴはロジック０における初
期のプリチャージ電圧（≒ＶＳＳ）からロジック１（≒
ＶＤＤ）まで変化する。第２のロジック・インプットＢ
（即ち、Ｂ＝０）に付随する漏れ電流路３１８ｂを流れ
る漏れ電流により、ノード電圧ＶＰＮの放電電圧の値は
ＶＳＳまで達することがない（図５に示す最悪の場合を
考慮したダイナミックＯＲゲート回路は２つのインプッ
トに代えて６４個のインプットを使用している点を除け
ば図４の回路３１０に類似している。従って、６３個の
漏れ電流路を使用した場合、即ち、Ａ＝１及びＢ1＝Ｂ2
＝Ｂ3＝…Ｂn＝…Ｂ63＝０である場合、ノード電圧ＶＰ
Ｎに付随する放電電圧の値はほぼ０．２ボルトとな
る）。
【００１９】図６は本発明に基づく電荷漏れの制御を可
能にした２つのインプットを備えたダイナミックＯＲゲ
ート回路４１０を示す。回路４１０はロジック・インプ
ットＡ，Ｂにそれぞれ付随するＰ−ＭＯＳＦＥＴ４１６
ａ，４１６ｂに対して電源電圧を印加すべく出力制御さ
れたＰ−ＭＯＳＦＥＴ４３２が使用されている点を除
き、図４に示す回路３１０に類似している。前記したよ
うに、プリチャージ・ノード４２８ｐはプリチャージ段
階においてプリチャージ・トランジスタ４２２によって
プリチャージされ、さらに評価段階においてロジック・
インプットＡ，Ｂに基づいて放電トランジスタ４２４に
よってノード４２８ｎとともに条件的に放電される。プ
リチャージ・ノード電圧ＶＰＮはインバータ回路４２６
によって緩衝され、かつ反転される。しかし、回路４１
０において、ロジック・インプットＡ，Ｂにそれぞれ付
随するＰ−ＭＯＳＦＥＴ４１６ａ，４１６ｂのソース・
ターミナルに対して常に印加されていた電源電圧ＶＤＤ
は、供給制御信号として機能するアウトプット信号ＯＵ
Ｔのレベルに基づいて選択的に印加される。
能にした２つのインプットを備えたダイナミックＯＲゲ
ート回路４１０を示す。回路４１０はロジック・インプ
ットＡ，Ｂにそれぞれ付随するＰ−ＭＯＳＦＥＴ４１６
ａ，４１６ｂに対して電源電圧を印加すべく出力制御さ
れたＰ−ＭＯＳＦＥＴ４３２が使用されている点を除
き、図４に示す回路３１０に類似している。前記したよ
うに、プリチャージ・ノード４２８ｐはプリチャージ段
階においてプリチャージ・トランジスタ４２２によって
プリチャージされ、さらに評価段階においてロジック・
インプットＡ，Ｂに基づいて放電トランジスタ４２４に
よってノード４２８ｎとともに条件的に放電される。プ
リチャージ・ノード電圧ＶＰＮはインバータ回路４２６
によって緩衝され、かつ反転される。しかし、回路４１
０において、ロジック・インプットＡ，Ｂにそれぞれ付
随するＰ−ＭＯＳＦＥＴ４１６ａ，４１６ｂのソース・
ターミナルに対して常に印加されていた電源電圧ＶＤＤ
は、供給制御信号として機能するアウトプット信号ＯＵ
Ｔのレベルに基づいて選択的に印加される。
【００２０】例えば、プリチャージ段階において、プリ
チャージ・ノード電圧ＶＰＮが高であり、アウトプット
信号ＯＵＴが低である際、プルアップ・トランジスタ４
３２はオンされる。この結果、ロジック・インプット
Ａ，Ｂにそれぞれ付随するプルアップＰ−ＭＯＳＦＥＴ
４１６ａ，４１６ｂのソース・ターミナルに対して電源
電圧（≒ＶＤＤ）が印加される。前記したように、ロジ
ック・インプットＡ，Ｂがそれぞれロジック０である場
合、ロジック回路内に流れる全ての漏れ電流に対する漏
れ電流路４１８ａ，４１８ｂが提供される。
チャージ・ノード電圧ＶＰＮが高であり、アウトプット
信号ＯＵＴが低である際、プルアップ・トランジスタ４
３２はオンされる。この結果、ロジック・インプット
Ａ，Ｂにそれぞれ付随するプルアップＰ−ＭＯＳＦＥＴ
４１６ａ，４１６ｂのソース・ターミナルに対して電源
電圧（≒ＶＤＤ）が印加される。前記したように、ロジ
ック・インプットＡ，Ｂがそれぞれロジック０である場
合、ロジック回路内に流れる全ての漏れ電流に対する漏
れ電流路４１８ａ，４１８ｂが提供される。
【００２１】評価段階において、ロジック・インプット
Ａ，Ｂのうちの少なくとも一方がロジック１である時、
プリチャージ・ノード４２８ｐは放電され、ノード電圧
ＶＰＮはＶＳＳへ向けて低下し始める。従って、インバ
ータ回路４２６によりアウトプット・レベルＯＵＴはＶ
ＤＤへと増加し、プルアップ・トランジスタ４３２をオ
フする。これにより、漏れ電流制御回路のＰ−ＭＯＳＦ
ＥＴ４１６ａ，４１６ｂの各ソース・ターミナルに対す
る電源電圧の印加が中止される。この結果、残存する漏
れ電流が流れてプリチャージ・ノード４２８ｐの完全放
電を阻止することがなくなり、ノード電圧ＶＰＮはほぼ
ＶＳＳまで完全に低下する。従って、図４に示す回路の
ノード電圧ＶＰＮ（図５参照）とは対照的に、図６に示
す回路４１０のノード電圧ＶＰＮはＶＳＳへ向けて更に
完全に放電し得る。
Ａ，Ｂのうちの少なくとも一方がロジック１である時、
プリチャージ・ノード４２８ｐは放電され、ノード電圧
ＶＰＮはＶＳＳへ向けて低下し始める。従って、インバ
ータ回路４２６によりアウトプット・レベルＯＵＴはＶ
ＤＤへと増加し、プルアップ・トランジスタ４３２をオ
フする。これにより、漏れ電流制御回路のＰ−ＭＯＳＦ
ＥＴ４１６ａ，４１６ｂの各ソース・ターミナルに対す
る電源電圧の印加が中止される。この結果、残存する漏
れ電流が流れてプリチャージ・ノード４２８ｐの完全放
電を阻止することがなくなり、ノード電圧ＶＰＮはほぼ
ＶＳＳまで完全に低下する。従って、図４に示す回路の
ノード電圧ＶＰＮ（図５参照）とは対照的に、図６に示
す回路４１０のノード電圧ＶＰＮはＶＳＳへ向けて更に
完全に放電し得る。
【００２２】前記の説明に基づき、本発明に基づく漏れ
電流制御を可能にしたロジック回路はネガティブ・ロジ
ックをともなう動作においても実現可能である。例え
ば、図１、図２、図３、図４及び図６にそれぞれ示すロ
ジック回路１１０，２１０，３１０，４１０におけるネ
ガティブ・ロジックは、（１）ネガティブ・ロジック・
クロックＣＬＫ及びインプット・ロジック信号Ａ，Ｂを
使用し、（２）ロジック回路を形成するＮ−ＭＯＳＦＥ
Ｔ１２，１４，１１２ａ，１１４ａ，１１２ｂ，１１４
ｂ，２１４ａ，２１２ｂ，２１４ｂ，３１２ａ，３１４
ａ，３１２ｂ，３１４ｂ，４１２ａ，４１４ａ，４１２
ｂ，４１４ｂをそれぞれＰ−ＭＯＳＦＥＴと置換し、
（３）インバータ１２６，２２６，３２６，４２６のイ
ンプットをノード１２８ｎ，２２８ｎ，３２８ｎ，４２
８ｎに接続することにより同ノード１２８ｎ，２２８
ｎ，３２８ｎ，４２８ｎをノード１２８ｐ，２２８ｐ，
３２８ｐ，４２８ｐに代えてプリチャージ・ノードとし
て使用し、（４）プルアップ電圧を印加すべくＶＤＤに
よってバイアスを印加されるＰ−ＭＯＳＦＥＴ１６，１
１６ａ，１１６ｂ，２１６ａ，２１６ｂ，３１６ａ，３
１６ｂ，４１６ａ，４１６ｂ，４３２をプルダウン電圧
を印加すべくＶＳＳによってバイアスを印加されるＮ−
ＭＯＳＦＥＴと置換し、（５）ＶＤＤによってバイアス
を印加されるキーパーＰ−ＭＯＳＦＥＴ２３０をＶＳＳ
によってバイアスを印加されるＮ−ＭＯＳＦＥＴと置換
することにより実現可能である。電荷及び電流の流れを
従来の電荷／電流の流れ（即ち、ポジティブからネガテ
ィブへ）に代えて電子の電荷／電流の流れ（即ち、ネガ
ティブからポジティブへ）によって示すことにより、例
えばノード１２８ｎ，２２８ｎ，３２８ｎ，４２８ｎを
ＶＳＳまでプリチャージし、さらには条件的にＶＤＤま
で放電する等のネガティブ・ロジックの動作を前記の説
明に基づいて説明し得る。
電流制御を可能にしたロジック回路はネガティブ・ロジ
ックをともなう動作においても実現可能である。例え
ば、図１、図２、図３、図４及び図６にそれぞれ示すロ
ジック回路１１０，２１０，３１０，４１０におけるネ
ガティブ・ロジックは、（１）ネガティブ・ロジック・
クロックＣＬＫ及びインプット・ロジック信号Ａ，Ｂを
使用し、（２）ロジック回路を形成するＮ−ＭＯＳＦＥ
Ｔ１２，１４，１１２ａ，１１４ａ，１１２ｂ，１１４
ｂ，２１４ａ，２１２ｂ，２１４ｂ，３１２ａ，３１４
ａ，３１２ｂ，３１４ｂ，４１２ａ，４１４ａ，４１２
ｂ，４１４ｂをそれぞれＰ−ＭＯＳＦＥＴと置換し、
（３）インバータ１２６，２２６，３２６，４２６のイ
ンプットをノード１２８ｎ，２２８ｎ，３２８ｎ，４２
８ｎに接続することにより同ノード１２８ｎ，２２８
ｎ，３２８ｎ，４２８ｎをノード１２８ｐ，２２８ｐ，
３２８ｐ，４２８ｐに代えてプリチャージ・ノードとし
て使用し、（４）プルアップ電圧を印加すべくＶＤＤに
よってバイアスを印加されるＰ−ＭＯＳＦＥＴ１６，１
１６ａ，１１６ｂ，２１６ａ，２１６ｂ，３１６ａ，３
１６ｂ，４１６ａ，４１６ｂ，４３２をプルダウン電圧
を印加すべくＶＳＳによってバイアスを印加されるＮ−
ＭＯＳＦＥＴと置換し、（５）ＶＤＤによってバイアス
を印加されるキーパーＰ−ＭＯＳＦＥＴ２３０をＶＳＳ
によってバイアスを印加されるＮ−ＭＯＳＦＥＴと置換
することにより実現可能である。電荷及び電流の流れを
従来の電荷／電流の流れ（即ち、ポジティブからネガテ
ィブへ）に代えて電子の電荷／電流の流れ（即ち、ネガ
ティブからポジティブへ）によって示すことにより、例
えばノード１２８ｎ，２２８ｎ，３２８ｎ，４２８ｎを
ＶＳＳまでプリチャージし、さらには条件的にＶＤＤま
で放電する等のネガティブ・ロジックの動作を前記の説
明に基づいて説明し得る。
【００２３】図７に示すように、本発明に基づく漏れ電
流制御を可能にしたロジック回路（例えば、図１、図
２、図３、図４及び図６にそれぞれ示すダイナミック・
ロジック回路１０，１１０，２１０，３１０，４１０）
は集積回路（ＩＣ）５０内に集積した際に最も効果的に
使用し得る。前記の説明に基づいて、データ格納ノード
への電荷漏れ、または同データ格納ノードからの電荷漏
れによるデータ損失に起因する故障の可能性を最小限に
抑制し、最大動作周波数の低下を最小限に抑制し、ノイ
ズ抑制能力の向上を実現すべく改善されたアウトプット
信号レベルを提供すると同時に、更に低い電源電圧（例
えば、３ボルト未満）の使用による消費電力節約の効果
を最大限に発揮すべく、ＩＣ５０は低い閾値電圧を有す
るトランジスタを含む多数の集積されたロジック回路１
０／１１０／２１０／３１０／４１０を有し得る。例え
ば、コンピュータ６０に多くのＩＣ５０を組込むことに
より、システムが必要とする供給電力（例えば、出力電
力レベル、フィルタリング等）及びシステムが必要とす
る冷却能力（例えば、ファンのサイズ及びパワー、ヒー
ト・シンクの数量及び寸法、空気フィルタ等）を緩和で
きる。この結果、更に軽量、かつ冷却能力の高いオペレ
ーティング・システムが形成される。
流制御を可能にしたロジック回路（例えば、図１、図
２、図３、図４及び図６にそれぞれ示すダイナミック・
ロジック回路１０，１１０，２１０，３１０，４１０）
は集積回路（ＩＣ）５０内に集積した際に最も効果的に
使用し得る。前記の説明に基づいて、データ格納ノード
への電荷漏れ、または同データ格納ノードからの電荷漏
れによるデータ損失に起因する故障の可能性を最小限に
抑制し、最大動作周波数の低下を最小限に抑制し、ノイ
ズ抑制能力の向上を実現すべく改善されたアウトプット
信号レベルを提供すると同時に、更に低い電源電圧（例
えば、３ボルト未満）の使用による消費電力節約の効果
を最大限に発揮すべく、ＩＣ５０は低い閾値電圧を有す
るトランジスタを含む多数の集積されたロジック回路１
０／１１０／２１０／３１０／４１０を有し得る。例え
ば、コンピュータ６０に多くのＩＣ５０を組込むことに
より、システムが必要とする供給電力（例えば、出力電
力レベル、フィルタリング等）及びシステムが必要とす
る冷却能力（例えば、ファンのサイズ及びパワー、ヒー
ト・シンクの数量及び寸法、空気フィルタ等）を緩和で
きる。この結果、更に軽量、かつ冷却能力の高いオペレ
ーティング・システムが形成される。
【００２４】以上詳述したように、本発明では、インプ
ット・ロジック信号を受信し、かつ同信号を処理するト
ランジスタに逆方向バイアスを印加すべく、ダイナミッ
ク・ロジック回路内に電圧バイアスを選択的に印加する
ことにより漏れ電流の制御が行われる。これにより、動
作の評価段階においてトランジスタがカットオフされ
（インプットロジック信号が活性化されるまで）、プリ
チャージ・ノードにおける電荷漏れが低減し、ピーク信
号電圧レベルが維持される。これはデータ格納ノードへ
の電荷漏れ及び同データ格納ノードからの電荷漏れによ
るデータ損失に起因する故障の可能性を最小限に抑制
し、最大動作周波数の低下を最小限に抑制し、さらには
ノイズ抑制能力を向上すべく改善されたアウトプット信
号レベルを提供すると同時に、低い電源電圧（例えば
３．５ボルト未満）の使用による消費電力節約の効果を
最大限に発揮する低い閾値電圧を備えたトランジスタを
含むロジック回路の実現を許容する。
ット・ロジック信号を受信し、かつ同信号を処理するト
ランジスタに逆方向バイアスを印加すべく、ダイナミッ
ク・ロジック回路内に電圧バイアスを選択的に印加する
ことにより漏れ電流の制御が行われる。これにより、動
作の評価段階においてトランジスタがカットオフされ
（インプットロジック信号が活性化されるまで）、プリ
チャージ・ノードにおける電荷漏れが低減し、ピーク信
号電圧レベルが維持される。これはデータ格納ノードへ
の電荷漏れ及び同データ格納ノードからの電荷漏れによ
るデータ損失に起因する故障の可能性を最小限に抑制
し、最大動作周波数の低下を最小限に抑制し、さらには
ノイズ抑制能力を向上すべく改善されたアウトプット信
号レベルを提供すると同時に、低い電源電圧（例えば
３．５ボルト未満）の使用による消費電力節約の効果を
最大限に発揮する低い閾値電圧を備えたトランジスタを
含むロジック回路の実現を許容する。
【００２５】本発明の構造及び方法の変更が本発明の範
囲及び精神を逸脱することなく実施可能なことは当業者
にとって自明である。本発明を特定の望ましい実施の形
態に関連して詳述したが、本発明は前記の実施の形態に
限定されるものではない。
囲及び精神を逸脱することなく実施可能なことは当業者
にとって自明である。本発明を特定の望ましい実施の形
態に関連して詳述したが、本発明は前記の実施の形態に
限定されるものではない。
【００２６】
【発明の効果】本発明によればダイナミック・ロジック
回路におけるデータ格納ノードへの電荷の漏れ及び同デ
ータ格納ノードからの電荷の漏れによるデータ損失に起
因する故障の可能性が最小限に抑制され、最大動作周波
数の低下が最小限に抑制され、ノイズ抑制能力を向上す
べく改善されたアウトプット信号レベルが提供されると
同時に、低い電源電圧の使用による消費電力の削減を行
い得るという優れた効果を発揮する。
回路におけるデータ格納ノードへの電荷の漏れ及び同デ
ータ格納ノードからの電荷の漏れによるデータ損失に起
因する故障の可能性が最小限に抑制され、最大動作周波
数の低下が最小限に抑制され、ノイズ抑制能力を向上す
べく改善されたアウトプット信号レベルが提供されると
同時に、低い電源電圧の使用による消費電力の削減を行
い得るという優れた効果を発揮する。
【図１】本発明の１つの態様に基づくロジック回路の一
部を示す回路図。
部を示す回路図。
【図２】本発明の１つの態様に基づくロジック回路の回
路図。
路図。
【図３】本発明の別の態様に基づくロジック回路の回路
図。
図。
【図４】本発明の更に別の態様に基づくロジック回路の
回路図。
回路図。
【図５】図４の回路における時間に対する電圧の変化を
示す線図。
示す線図。
【図６】本発明の更に別の態様に基づくロジック回路の
回路図。
回路図。
【図７】集積回路内への本発明のロジック回路の集積及
び同ロジック回路のコンピュータへの組込みを示す斜視
図。
び同ロジック回路のコンピュータへの組込みを示す斜視
図。
１０…漏れ電流制御回路、１１…インプット・ロジック
信号、１２，１４，２１４ａ，２１４ｂ…Ｎ−ＭＯＳＦ
ＥＴ、１６，２１６ａ，４１６ａ，４１６ｂ，４３２…
Ｐ−ＭＯＳＦＥＴ、１８，１１８ａ，１１８ｂ，２１８
ａ，２１８ｂ，３１８ａ，３１８ｂ，４１８ａ，４１８
ｂ…漏れ電流路、２０，１２０ａ，１２０ｂ，３２０
ａ，３２０ｂ…放電電流路、２６…インプット・ノー
ド、２８，１２８ｐ，２２８ｐ，３２８ｐ，４２８ｐ…
プリチャージ・ノード、３２…中間ノード、３４…放電
ノード、５０…集積回路、６０…コンピュータ、１１
０，２１０…ダイナミックＡＮＤゲート、１２２，２２
２，３２２，４２２…プリチャージ・トランジスタ、１
２４，２２４，３２４，４２４…Ｎ型放電トランジス
タ、１２６，２２６，３２６，４２６…インバータ回
路、２３０…キーパー・トランジスタ、３１０…ダイナ
ミック・ロジック・ゲート回路、４１０…ダイナミック
ＯＲゲート、Ａ，Ｂ…インプット・ロジック信号、ＣＬ
Ｋ…クロック信号、ＯＵＴ…アウトプット信号、ＶＤＤ
…電源電圧、ＶＰＮ…プリチャージ・ノード電圧、ＶＰ
Ｎ（Ｄ）…放電電圧、ＶＳＳ…基準電圧。
信号、１２，１４，２１４ａ，２１４ｂ…Ｎ−ＭＯＳＦ
ＥＴ、１６，２１６ａ，４１６ａ，４１６ｂ，４３２…
Ｐ−ＭＯＳＦＥＴ、１８，１１８ａ，１１８ｂ，２１８
ａ，２１８ｂ，３１８ａ，３１８ｂ，４１８ａ，４１８
ｂ…漏れ電流路、２０，１２０ａ，１２０ｂ，３２０
ａ，３２０ｂ…放電電流路、２６…インプット・ノー
ド、２８，１２８ｐ，２２８ｐ，３２８ｐ，４２８ｐ…
プリチャージ・ノード、３２…中間ノード、３４…放電
ノード、５０…集積回路、６０…コンピュータ、１１
０，２１０…ダイナミックＡＮＤゲート、１２２，２２
２，３２２，４２２…プリチャージ・トランジスタ、１
２４，２２４，３２４，４２４…Ｎ型放電トランジス
タ、１２６，２２６，３２６，４２６…インバータ回
路、２３０…キーパー・トランジスタ、３１０…ダイナ
ミック・ロジック・ゲート回路、４１０…ダイナミック
ＯＲゲート、Ａ，Ｂ…インプット・ロジック信号、ＣＬ
Ｋ…クロック信号、ＯＵＴ…アウトプット信号、ＶＤＤ
…電源電圧、ＶＰＮ…プリチャージ・ノード電圧、ＶＰ
Ｎ（Ｄ）…放電電圧、ＶＳＳ…基準電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴッドフレイ ポール デスーザ アメリカ合衆国 95112 カリフォルニア 州 サンホセ サウス トゥエルブス ス トリート 298 (72)発明者 ダグラス エイ．レアド アメリカ合衆国 95032 カリフォルニア 州 ロスゲトス サイプレス ウェイ 16981
Claims (27)
- 【請求項１】 ロジック回路を含む装置であって、前記
ロジック回路は、 第１のノードと、 第２のノードと、前記第１のノード及び第２のノード間
に接続され、かつ第１のスイッチ回路を含むインプット
回路と、前記インプット回路が第１のロジック信号状態
及び第２のロジック信号状態をそれぞれ備えたロジック
信号を受信し、第１のロジック信号状態の際に第１のス
イッチ回路をオンすることにより第１のノード及び第２
のノードを互いに接続し、第２のロジック信号状態の際
に第１のスイッチ回路をオフすることと、 前記第１のスイッチ回路を通る電流の流れを第２のロジ
ック信号状態の際に実質的に防止すべくインプット回路
に接続されたバイアス回路とを含む装置。 - 【請求項２】 第１のクロック信号を受信し、さらには
同信号に基づいて第１のノードをプリチャージすべく同
第１のノードに接続されたプリチャージ・トランジスタ
を含む請求項１に記載の装置。 - 【請求項３】 第２のクロック信号を受信し、さらには
同信号に基づいて第２のノードを放電すべく同第２のノ
ードに接続された放電トランジスタを含む請求項１に記
載の装置。 - 【請求項４】 前記第１のスイッチ回路は第１のノード
及び第２のノード間に接続された複数の導電性ターミナ
ルと、ロジック信号を受信する１つの制御ターミナルと
を備えたスイッチング・トランジスタを含む請求項１に
記載の装置。 - 【請求項５】 前記バイアス回路はスイッチング・トラ
ンジスタに印加されるバイアスを第２のロジック信号状
態の際にオフにする請求項４に記載の装置。 - 【請求項６】 前記第１のスイッチ回路はＭＯＳトラン
ジスタを含み、前記バイアス回路はＭＯＳトランジスタ
に印加されるバイアスを第２のロジック信号状態の際に
オフにする請求項１に記載の装置。 - 【請求項７】 前記ＭＯＳトランジスタはＮ型ＭＯＳＦ
ＥＴであり、バイアス回路はロジック信号を受信するゲ
ート・ターミナルを備えたＰ型ＭＯＳＦＥＴを含み、同
Ｐ型ＭＯＳＦＥＴは第２のロジック信号状態においてネ
ガティブなゲート・ソース間電圧を前記Ｎ型ＭＯＳＦＥ
Ｔに印加する請求項６に記載の装置。 - 【請求項８】 前記第１のスイッチ回路はロジック機能
を実行する請求項１に記載の装置。 - 【請求項９】 前記インプット回路は第１のノード及び
第２のノードを互いに選択的に接続する第２のスイッチ
回路を含む請求項１に記載の装置。 - 【請求項１０】 前記第１のスイッチ回路及び第２のス
イッチ回路は互いに協働して１つのロジック機能を実行
する請求項９に記載の装置。 - 【請求項１１】 前記インプット回路は否定、論理積、
論理和、否定論理積、否定論理和、排他的論理和及び排
他的否定論理和のうちのいずれか１つのロジック機能を
実行する請求項１に記載の装置。 - 【請求項１２】 前記インプット回路及びバイアス回路
は３．５ボルト未満の電源電圧で動作すべく複数のＭＯ
ＳＦＥＴを含む請求項１に記載の装置。 - 【請求項１３】 前記バイアス回路はロジック信号を受
信し、さらに同信号に基づいてインプット回路に対して
プルアップ電圧をバイアス信号として印加するプルアッ
プ回路を含む請求項１に記載の装置。 - 【請求項１４】 制御信号を受信し、さらに同信号に基
づいて第１のノードにプルアップ電圧を印加すべく第１
のノードに接続されたプルアップ回路を含む請求項１に
記載の装置。 - 【請求項１５】 前記ロジック回路を集積した集積回路
を含む請求項１に記載の装置。 - 【請求項１６】 前記ロジック回路を組込んだコンピュ
ータを含む請求項１に記載の装置。 - 【請求項１７】 ロジック回路を含む装置の製造方法で
あって、 第１のノードを提供する工程と、 第２のノードを提供する工程と、前記第１のノード及び
第２のノード間に接続され、かつ第１のスイッチ回路を
含むインプット回路を提供する工程と、前記インプット
回路が第１のロジック信号状態及び第２のロジック信号
状態をそれぞれ備えたロジック信号を受信し、第１のロ
ジック信号状態の際に第１のスイッチ回路をオンするこ
とにより第１のノード及び第２のノードを互いに接続
し、第２のロジック信号状態の際に第１のスイッチ回路
をオフすることと、 前記第１のスイッチ回路を通る電流の流れを第２のロジ
ック信号状態の際に実質的に防止すべくインプット回路
に接続されたバイアス回路を提供する工程とを含む方
法。 - 【請求項１８】 前記第１のスイッチ回路はＭＯＳトラ
ンジスタを含み、前記バイアス回路はＭＯＳトランジス
タに印加されるバイアスを第２のロジック信号状態の際
にオフにする請求項１７に記載の方法。 - 【請求項１９】 前記バイアス回路はロジック信号を受
信し、さらに同信号に基づいてインプット回路に対して
プルアップ電圧をバイアス信号として印加するプルアッ
プ回路を含む請求項１７に記載の方法。 - 【請求項２０】 前記ロジック回路を集積した集積回路
を提供する工程を含む請求項１７に記載の方法。 - 【請求項２１】 前記ロジック回路を組込んだコンピュ
ータを提供する工程を含む請求項１７に記載の方法。 - 【請求項２２】 ロジック信号を論理的に処理する方法
であって、 第１のロジック信号状態及び第２のロジック信号状態を
それぞれ備えたロジック信号を受信し、第１のロジック
信号状態の際にスイッチ回路をオンすることにより第１
のノード及び第２のノードを互いに接続する工程と、 前記第２のロジック信号状態の際にスイッチ回路をオフ
する工程と、 前記第１のスイッチ回路を通る電流の流れを第２のロジ
ック信号状態の際に実質的に防止する工程とを含む方
法。 - 【請求項２３】 第１のロジック信号状態及び第２のロ
ジック信号状態をそれぞれ備えたロジック信号を受信
し、第１のロジック信号状態の際にスイッチ回路をオン
することにより第１のノード及び第２のノードを互いに
接続する工程は、前記第１のロジック信号状態を備えた
ロジック信号を受信し、同ロジック信号に基づいてＭＯ
Ｓトランジスタをオンすることにより第１のノード及び
第２のノードを互いに接続することを含み、前記第２の
ロジック信号状態の際にスイッチ回路をオフする工程は
ＭＯＳトランジスタに印加されるバイアスを第２のロジ
ック信号状態の際にオフにする請求項２２に記載の方
法。 - 【請求項２４】 前記第１のスイッチ回路を通る電流の
流れを第２のロジック信号状態の際に実質的に防止する
工程は、前記ロジック信号を受信し、さらに同信号に基
づいてスイッチ回路に対してプルアップ電圧をバイアス
信号として印加することを含む請求項２２に記載の方
法。 - 【請求項２５】 前記各工程を集積回路内において実施
する工程を含む請求項２２に記載の方法。 - 【請求項２６】 前記各工程をコンピュータ内において
実施する工程を含む請求項２２に記載の方法。 - 【請求項２７】 ロジック回路を含む装置であって、 前記ロジック回路は３．５ボルト未満の電源電圧で動作
すべく複数の低電力型ＭＯＳ素子を含む装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US35786994A | 1994-12-16 | 1994-12-16 | |
| US08/357869 | 1994-12-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08256050A true JPH08256050A (ja) | 1996-10-01 |
Family
ID=23407357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7329199A Pending JPH08256050A (ja) | 1994-12-16 | 1995-12-18 | 漏れ電流の制御を可能にしたダイナミック・ロジック回路を含む装置及び同装置の製造方法、並びにロジック信号の処理方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08256050A (ja) |
| KR (1) | KR960027328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100658653B1 (ko) * | 2001-05-09 | 2006-12-15 | 요코가와 덴키 가부시키가이샤 | 반도체 집적 회로 |
-
1995
- 1995-12-15 KR KR1019950050302A patent/KR960027328A/ko not_active Application Discontinuation
- 1995-12-18 JP JP7329199A patent/JPH08256050A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100658653B1 (ko) * | 2001-05-09 | 2006-12-15 | 요코가와 덴키 가부시키가이샤 | 반도체 집적 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960027328A (ko) | 1996-07-22 |
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