JPH08255876A

JPH08255876A - 半導体集積回路装置とその製造方法

Info

Publication number: JPH08255876A
Application number: JP7058573A
Authority: JP
Inventors: Kazuyuki Kurita; 和行栗田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-03-17
Filing date: 1995-03-17
Publication date: 1996-10-01

Abstract

(57)【要約】【目的】半導体集積回路装置とその製造方法に関し、
ＬＯＣＯＳ法を使用することによる位置合わせの問題を
回避するアイソレーション手段を用いる。【構成】半導体集積回路装置を構成する絶縁ゲート電
界効果トランジスタの周囲のシリコン基板１にＵ溝１₁
を形成し、このＵ溝１₁内にポリシリコン層６を形成
し、このポリシリコン層６の上にフィールド酸化膜８を
形成し、このフィールド酸化膜８とソース領域１３また
はフィールド酸化膜８とドレイン領域１４にかけてコン
タクトホール１６，１７を形成し、このコンタクトホー
ル１６，１７を経てソース電極１８またはドレイン電極
１９を形成する。Ｕ溝内に形成したポリシリコン層の過
剰部分をシリコン窒化膜をストッパーとしてメカニカル
ケミカルポリッシュ法で除去することができる。Ｕ溝内
のポリシリコン層のキャッピング酸化膜とフィールド酸
化膜を同時に形成することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速化、高集積化に対
応する半導体集積回路装置とその製造方法に関するもの
である。近年、シリコンを用いた半導体集積回路装置の
高速化、高集積度化が目覚ましい速度で進行している。
本発明は、これら高速化、高集積化に対応する半導体集
積回路装置の素子間のアイソレーション手段としてポリ
シリコン層を埋め込んだＵ溝（シャロートレンチ法）を
採用した。

【０００２】

【従来の技術】従来の、半導体集積回路装置において、
素子間を電気的に絶縁するアイソレーション手段とし
て、ｐｎジャンクション分離と厚いフィールド酸化膜を
用いたＬＯＣＯＳ分離が一般的に採用されていた。

【０００３】

【発明が解決しようとする課題】ところが、近年の著し
い高速化、高集積化によって、コンタクトホールやアイ
ソレーション手段の位置合わせ余裕が無くなっている。
これは、アイソレーション手段としてＬＯＣＯＳ法を使
用するためで、これに対する解決策として補償ＩＩ法
（補償イオン注入法）や、スルーホールエッチングの高
選択エッチング法を用いて、横方向に拡がらないアイソ
レーション手段を形成することが提唱され、実用化され
つつある。本発明は、ＬＯＣＯＳ法を使用することによ
る位置合わせの問題を回避するアイソレーション手段を
用いた半導体集積回路装置を提供することを目的とする
ものである。

【０００４】

【課題を解決するための手段】本発明にかかる半導体集
積回路装置においては、半導体集積回路を構成する絶縁
ゲート電界効果トランジスタの周囲のシリコン基板にＵ
溝が形成され、該Ｕ溝内にポリシリコン層が形成され、
該ポリシリコン層の上にフィールド酸化膜が形成され、
該フィールド酸化膜とソース領域またはフィールド酸化
膜とドレイン領域にかけてコンタクトホールが形成さ
れ、該コンタクトホールを経てソース電極またはドレイ
ン電極が形成されている構成を採用した。

【０００５】この場合、ソース領域のコンタクトホール
とドレイン領域のコンタクトホールを有する絶縁ゲート
電界効果トランジスタを、直線上に形成したゲート電極
の左右に振り分けて配置することができる。

【０００６】また、本発明にかかる半導体集積回路装置
の製造方法においては、半導体集積回路を構成する絶縁
ゲート電界効果トランジスタの周囲のシリコン基板にＵ
溝を形成する工程と、該Ｕ溝内にポリシリコン層を形成
する工程と、該ポリシリコン層の上にフィールド酸化膜
を形成する工程と、該フィールド酸化膜とソース領域ま
たはフィールド酸化膜とドレイン領域にかけてコンタク
トホールを形成する工程と、該コンタクトホールを経て
ソース電極またはドレイン電極を形成する工程を採用し
た。

【０００７】この場合、Ｕ溝内にポリシリコン層を形成
する工程と、該ポリシリコン層の過剰部分をシリコン窒
化膜をストッパーとしてメカニカルケミカルポリッシュ
法で除去する工程を採用することができる。

【０００８】また、この場合、Ｕ溝内に形成したポリシ
リコン層の過剰部分をシリコン窒化膜をストッパーとし
てメカニカルケミカルポリッシュ法によって除去する工
程と、該過剰のポリシリコン層を除去した後に、ストッ
パーとして用いたシリコン窒化膜をパターニングしてフ
ィールド酸化膜を形成する領域のシリコンまたはシリコ
ン酸化膜を露出する工程と、該Ｕ溝内のポリシリコン層
のキャッピング酸化膜とフィールド酸化膜を選択酸化に
よって同時に形成する工程を採用することができる。

【０００９】

【作用】図１は、本発明の半導体装置の製造方法の原理
説明図である。この図において、１はＳｉ基板、１₁は
Ｕ溝、５はＳｉＯ₂膜、６はポリシリコン層、８はフィ
ールド酸化膜、９はｎ型ウェル、１０はゲート酸化膜、
１１はゲート電極、１２はサイドウォール酸化膜、１３
はソース領域、１４はドレイン領域、１５は平坦化層、
１６，１７はコンタクトホール、１８はソース電極、１
９はドレイン電極である。なお、これらの符号は、実施
例の項で説明する図２〜図７の符号を用いたため欠番を
生じている。この原理説明図を参照して、シャロートレ
ンチ法によってアイソレーション手段を用いた本発明の
半導体装置の製造方法を説明する。

【００１０】（１）ｐ型のＳｉ基板１の表面を熱酸化し
てＳｉＯ₂膜を形成し、その上にＣＶＤによってＳｉＮ
膜とＰＳＧ膜を形成する。（２）このＰＳＧ膜と、ＳｉＮ膜、ＳｉＯ₂膜を連続的
に選択エッチングして目的とするＵ溝幅の開口を形成す
る。（３）目的とするＵ溝幅の開口を有するＰＳＧ膜と、Ｓ
ｉＮ膜３、ＳｉＯ₂膜をエッチングマスクにして、Ｓｉ
基板１をエッチングしてＵ溝１₁を形成する。（４）このＳｉＮ膜を選択酸化マスクにして、Ｕ溝１₁
内を酸化してＳｉＯ₂膜５を形成する。

【００１１】（５）隣接するＵ溝１₁の間の電流リーク
を防止するため、Ｕ溝１₁の底部にｐ型不純物（Ｂ）を
チャネルカットとしてイオンイン注入する。（６）ＣＶＤによってポリシリコン層６を成長する。（７）このポリシリコン層６をバフ研磨（メカニカルケ
ミカルポリッシュ）して平坦化する。（８）Ｕ溝１₁より内側のＳｉＮ膜の上にレジスト層を
形成し、このレジスト層をエッチングマスクにして、露
出しているＳｉＮ膜を選択的にエッチング除去してその
下のＳｉＯ₂膜の表面を露出させる。

【００１２】（９）レジスト層を除去した後、露出して
いるＳｉＯ₂膜をさらに酸化して、Ｕ溝１₁より外側の
ポリシリコン層６の表面からＳｉ基板１の表面にかけて
フィールド酸化膜８を形成する。（１０）ＳｉＮ膜を熱リン酸によって除去する。（１１）ＳｉＯ₂膜をＨＦによって除去する。（１２）レジストマスクを用いて、Ｓｉ基板１中にｎ型
不純物をイオ注入してＣＭＯＳ回路を形成するためのｎ
型ウェル９を形成する。

【００１３】（１３）熱酸化によってゲート酸化膜１０
を形成する。（１４）ポリシリコン層を形成した後、エッチングによ
るパターニングを行ってゲート電極１１を形成する。（１５）全面にＳｉＯ₂層を形成した後、ＲＩＥによっ
て異方性エッチングして、ゲート電極１１の側面にサイ
ドウォール酸化膜１２を形成し、このゲート電極１１と
サイドウォール酸化膜１２をマスクにして、Ｂをイオン
注入して、ソース領域１３とドレイン領域１４を形成す
る。

【００１４】（１６）全面に（ＳｉＯ₂層＋ＰＳＧ層）
を形成し、リフローして、ゲート電極１１によって形成
された凹凸を平坦化する平坦化層１５を形成する。（１７）平坦化層１５に、フィールド酸化膜８とソース
領域１３にかけて、または、フィールド酸化膜８とドレ
イン領域１４にかけて、ソース領域１３とドレイン領域
１４に達するコンタクトホール１６，１７を開口する。（１８）コンタクトホール１６，１７を含む全面に、導
体層を形成し、パターニングすることによってソース電
極１８、ドレイン電極１９を含む第１層の金属配線を形
成する。

【００１５】本発明の半導体集積回路装置のように、半
導体集積回路を構成する絶縁ゲート電界効果トランジス
タの周囲のシリコン基板にＵ溝１が形成され、該Ｕ溝内
にポリシリコン層６が形成され、該ポリシリコン層６の
上にフィールド酸化膜８が形成され、該フィールド酸化
膜８とソース領域１３またはフィールド酸化膜８とドレ
イン領域１４にかけてコンタクトホール１６，１７が形
成され、該コンタクトホール１６，１７を経てソース電
極１８またはドレイン電極１９が形成されている構成を
採用すると、該ソース領域１３またはドレイン領域１４
にコンタクトホール１６，１７を形成する際に、フィー
ルド酸化膜８がオーバーエッチングされてもｎ型ウェル
９が露出しないため、ソース領域１３あるいはドレイン
領域１４とｎ型ウェル９の間がショートする恐れがな
い。

【００１６】この場合、ソース領域のコンタクトホール
とドレイン領域のコンタクトホールを有する絶縁ゲート
電界効果トランジスタを、直線上に形成したゲート電極
の左右に振り分けて配置すると、従来技術においてＬＯ
ＣＯＳ酸化膜を形成するために生じていたパーズビーク
の発生がないため、半導体集積回路装置の集積度を向上
することができる。

【００１７】また、本発明の半導体集積回路装置の製造
方法のように、半導体集積回路を構成する絶縁ゲート電
界効果トランジスタの周囲のシリコン基板にＵ溝１₁を
形成する工程と、該Ｕ溝１₁内にポリシリコン層６を形
成する工程と、該ポリシリコン層６の上にフィールド酸
化膜８を形成する工程と、該フィールド酸化膜８とソー
ス領域１３またはフィールド酸化膜８とドレイン領域１
４にかけてコンタクトホール１６，１７を形成する工程
と、該コンタクトホール１６，１７を経てソース電極１
８またはドレイン電極１９を形成する工程を採用する
と、該ソース領域１３またはドレイン領域１４にコンタ
クトホール１６，１７を形成する際に、フィールド酸化
膜８がオーバーエッチングされてもｎ型ウェル９が露出
しないため、ソース領域１３あるいはドレイン領域１４
とｎ型ウェル９の間がショートする恐れがないため、位
置合わせ余裕を大きくすることができる。

【００１８】この場合、Ｕ溝１₁内にポリシリコン層６
を形成する工程と、該ポリシリコン層６の過剰部分をシ
リコン窒化膜をストッパーとしてメカニカルケミカルポ
リッシュ法で除去する工程を採用すると、ポリシリコン
層６の過剰部分だけを自動的に確実に除去することがで
きる。

【００１９】また、この場合、Ｕ溝１₁内に形成したポ
リシリコン層６の過剰部分をシリコン窒化膜をストッパ
ーとしてメカニカルケミカルポリッシュ法によって除去
する工程と、該過剰のポリシリコン層６を除去した後
に、ストッパーとして用いたシリコン窒化膜をパターニ
ングしてフィールド酸化膜８を形成する領域のシリコン
またはシリコン酸化膜を露出する工程と、該Ｕ溝１₁内
のポリシリコン層６のキャッピング酸化膜（フィールド
酸化膜８の一部となる）とフィールド酸化膜８を選択酸
化によって同時に形成する工程を採用すると、工程を簡
略化することができる。

【００２０】本発明の半導体集積回路装置とその製造方
法によると、半導体集積回路を構成する電界効果トラン
ジスタ等の回路素子を形成する領域と、厚い酸化膜を必
要とする配線領域等の非活性領域の境界を、ＬＯＣＯＳ
法によって分離するのではなく、シャロートレンチ（Ｕ
溝）による最小面積のアイソレーション手段と厚い酸化
膜領域をセルフアラインで形成することができる。

【００２１】また、高集積度化するに伴って、フォトリ
ソグラフィー技術における位置合わせ余裕の問題から発
生する、フィールド酸化膜とコンタクトホールの位置ず
れ、特に、フィールド酸化膜の先端から表面方向に延び
るバーズビークにコンタクトホールを開口する場合に生
じるジャンクションリークを防ぐことができる。その理
由は、前記のバーズビークは表面方向に延びるため集積
度を上げることを目的として、バーズビークにコンタク
トホールを形成することによる問題であるが、本発明の
ようにＵ溝を形成する場合は、バーズビークが発生する
ことがあっても、このバーズビークは深さ方向に延びる
ため、Ｕ溝の酸化膜側壁が深さ方向の不純物拡散に対し
て障壁となるため、従来技術におけるＬＯＣＯＳ法での
補償拡散等の処理を必要としなくなるからである。

【００２２】また、表面方向のバーズビークを生じない
Ｕ溝によるアイソレーションにおいては、配線レイアウ
トの自由度が大きいゲート配線をクランクさせるベント
ゲートと同様の効果を、ゲート配線を直線状にしてゲー
ト長を最短距離でレイアウトすることができ、微細パタ
ーン化しているゲート配線のパターニング、エッチング
の精度低下要因を除外することができる。

【００２３】

【実施例】以下、本発明の実施例を説明する。（第１実施例）図２、図３、図４、図５、図６、図７
は、第１実施例の半導体装置の製造工程説明図であり、
（Ａ）〜（Ｋ）は各工程を示している。この図におい
て、１はＳｉ基板、１₁はＵ溝、２はＳｉＯ₂膜、３は
ＳｉＮ膜、４はＰＳＧ膜、４₁は開口、５はＳｉＯ
₂膜、６はポリシリコン層、７はレジスト層、８はフィ
ールド酸化膜、９はｎ型ウェル、１０はゲート酸化膜、
１１はゲート電極、１２はサイドウォール酸化膜、１３
はソース領域、１４はドレイン領域、１５は平坦化層、
１６，１７はコンタクトホール、１８はソース電極、１
９はドレイン電極である。この製造工程説明図によっ
て、シャロートレンチ法によってアイソレーションを行
う第１実施例の半導体装置の製造方法を説明する。

【００２４】第１工程（図２（Ａ）参照）ｐ型１０〜２０Ω・ｃｍのＳｉ基板１の表面を熱酸化し
て膜厚５０ｎｍのＳｉＯ₂膜２を形成する。その上に、
ＣＶＤによって、膜厚１０ｎｍのＳｉＮ膜３を形成す
る。その上に、ＣＶＤによって、膜厚５００ｎｍで、リ
ン濃度が８ｗｔ％のＰＳＧ（リン珪酸ガラス）膜４を形
成する。

【００２５】第２工程（図２（Ｂ）参照）ＰＳＧ膜４の上にフォトレジストを塗布し、選択的に露
光して目的とするＵ溝の幅である幅０．８μｍの開口を
有するレジストマスクを形成する。このレジストマスク
をエッチングマスクにして、（ＣＦ₄＋ＣＨＦ₃）系ガ
スを用いたＲＩＥによって、ＰＳＧ膜４と、ＳｉＮ膜３
と、ＳｉＯ₂膜２を連続的にエッチングして開口４₁を
形成する。

【００２６】第３工程（図３（Ｃ）参照）第２工程で用いたレジストマスクを酸素プラズマにより
アッシングした後、開口４₁を有するＰＳＧ膜４と、Ｓ
ｉＮ膜３と、ＳｉＯ₂膜２をエッチングマスクにして、
（ＳｉＣｌ₄＋ＳＦ₆）系ガスを用いたＲＩＥによって
Ｓｉ基板１をエッチングして深さ２μｍのＵ溝１₁を形
成する。

【００２７】第４工程（図３（Ｄ）参照）マスクとして用いたＰＳＧ膜４をＨＦ系のエッチャント
を用いて除去した後、ＳｉＮ膜３を選択酸化マスクにし
て、Ｕ溝１₁内を１０００℃ドライＯ₂によって５０ｎ
ｍ酸化してＳｉＯ₂膜５を形成する。Ｕ溝１₁間の電流
リーク防止するため、Ｕ溝１₁の底部にｐ型不純物であ
るＢ（ボロン）をチャネルカットとして２×１０¹³ｃｍ
^-2のドーズ量でイオンイン注入する。その後、ＣＶＤに
よってポリシリコンを成長して、厚さ５００ｎｍのポリ
シリコン層６を成長する。

【００２８】第５工程（図４（Ｅ）参照）第４工程で形成したポリシリコン層６を、アルミナおよ
びエチレンジアミンを混合したスラリーを用いてバフ研
磨（メカニカルケミカルポリッシュ）して平坦化する。
メカニカルケミカルポリッシュでは、ポリシリコン層６
とＳｉＮ膜３の選択比が２０以上あるため５００ｎｍの
ポリシリコンをポリッシュしても、ＳｉＮ膜３は３０ｎ
ｍ程度しかエッチングされない。

【００２９】第６工程（図４（Ｆ）参照）Ｕ溝１₁，１₁の間のＳｉＮ膜３の上とポリシリコン層
６の一部の上にかけてレジスト層７を形成する。このレ
ジスト層７をエッチングマスクとして、露出しているＳ
ｉＮ膜３を選択的にエッチング除去してＳｉＯ₂膜２の
表面を露出させる。

【００３０】第７工程（図５（Ｇ）参照）レジスト層７を除去した後、１０００℃ウェット酸化に
よって、露出しているＳｉＯ₂膜２をさらに酸化して、
Ｕ溝１₁内のポリシリコン層６の表面からＳｉ基板１の
表面にかけて厚さ４００ｎｍのフィールド酸化膜８を形
成する。

【００３１】第８工程（図５（Ｈ）参照）ＳｉＮ膜３を熱リン酸によって除去する。

【００３２】第９工程（図６（Ｉ）参照）厚さ５０ｎｍのＳｉＯ₂膜２をＨＦによって除去する。
次いで、レジストマスクを用いて、Ｓｉ基板１中にｎ型
不純物をイオン注入することによって、ＣＭＯＳ回路を
形成するためのｎ型ウェル９を形成する。一般的には、
この時点で、トランジスタの性能を向上するために、ｎ
型ウェルおよびｐ型ウェルをイオン注入によって形成す
るとよい。次いで、１０００℃のＨＣｌ酸化によって厚
さ１８０ｎｍのゲート酸化膜１０を形成する。

【００３３】第１０工程（図６（Ｊ）参照）全面に、厚さ４００ｎｍのポリシリコン層または厚さ１
００ｎｍのポリシリコン層と厚さ１００ｎｍのＷＳｉ₂
の積層体を形成した後エッチングによってパターニング
してゲート電極１１を形成する。

【００３４】ゲート電極１１を厚さ４００ｎｍのポリシ
リコン層で形成する場合は、ＰＯＣｌ₃もしくはＰＢｒ
₃を９００℃で接触させてｎ型不純物を拡散して表面抵
抗を３０Ω／□程度とする。また、ゲート電極１１を厚
さ１００ｎｍのポリシリコン層と厚さ１００ｎｍのＷＳ
ｉ₂層の積層体によって形成する場合は、ＣＶＤによっ
て厚さ１００ｎｍのポリシリコン層を形成した後、ＣＶ
Ｄによって厚さ１００ｎｍのＷＳｉ₂層を形成する。

【００３５】次いで、全面にＣＶＤによって厚さ２５０
ｎｍのＳｉＯ₂層を形成した後、ＲＩＥによって異方性
エッチングすることによって、ゲート電極１１の側面に
サイドウォール酸化膜１２を形成し、このゲート電極１
１とサイドウォール酸化膜１２をマスクにして、ＢＦ₃
をセルフアラインでイオン注入して、ソース領域１３と
ドレイン領域１４を形成する。

【００３６】第１１工程（図７（Ｋ）参照）全面に（ＳｉＯ₂層＋ＰＳＧ層）もしくは（ＳｉＯ₂層
＋ＢＰＳＧ層）を形成し、９００〜９５０℃で２０分間
リフローすることによって、ゲート電極１１によって形
成される凹凸を平坦化する平坦化層１５を形成する。そ
の後、平坦化層１５にソース領域１３とドレイン領域１
４に達するコンタクトホール１６，１７を開口する。こ
の場合、コンタクトホール１６，１７は、トレンチアイ
ソレーションに対してセルフアラインで形成する。

【００３７】従来から一般的に使用されてきた（ＬＯＣ
ＯＳ法＋ｐｎジャンクション）分離の場合に、コンタク
トホールをセルフアラインで形成すると、ソース領域あ
るいはドレイン領域とウェルの間がショートする恐れが
あった、本発明のようにアイソレーションにトレンチを
用いる場合は、コンタクトホールを形成する場合に酸化
膜がオーバーエッチングされてもウェルが露出しないた
め、ソース領域あるいはドレイン領域とウェルの間がシ
ョートすることがない。

【００３８】コンタクトホール１６，１７を含む全面
に、ＴｉターゲットとＮ₂を用いたリアクティブスパッ
タによって厚さ１５０ｎｍのＴｉＮ層を形成し、その上
に、ＴｉターゲットとＡｒを用いたスパッタによって厚
さ３０ｎｍのＴｉ層を形成し、その上に、ＡｌＣｕＴｉ
ターゲットとＡｒを用いたスパッタ（合金スパッタ）に
よって厚さ５０００ｎｍのＡｌＣｕＴｉを形成し、これ
らの積層構造をパターニングすることによってソース電
極１８、ドレイン電極１９を含む第１層の金属配線を形
成する。また、さらに所望の配線を行って回路を完成す
る。

【００３９】図８は、配線レイアウト説明図であり、
（Ａ）は通常のベントゲート平面図であり、（Ｂ）は本
発明のスルーホールの配置説明図である。この図におい
て、２１はコンタクトホール、２２はゲート電極、２３
はコンタクトホールとアイソレーション手段の間隔であ
る。

【００４０】図８（Ａ）は、配線レイアウトの自由度を
上げるために使用されるベントゲートの例である。この
ベントゲート構造においては、ゲート電極２２をクラン
クさせることによって、ソース領域、ドレイン領域に電
極を接続するためのコンタクトホール２１を千鳥足状に
配置することができるため、ソース領域とドレイン領域
の引き出し電極構造の制約が緩和される。

【００４１】一方、通常のＬＯＣＯＳ分離で図８（Ｂ）
に示されるように、ゲート電極２２を直線状にし、アイ
ソレーション手段をクランクさせると、バーズビークが
表面方向に大きく延びるため、電界効果トランジスタの
面積を縮小して、相互の距離を短縮して集積度を上げる
ことができなかった。

【００４２】すなわち、通常、ＬＯＣＯＳ分離のフィー
ルド酸化膜の厚さが６００ｎｍの場合は、４００ｎｍ程
度のバーズビークが発生するため、フォトリソグラフィ
ー技術の限界までゲート電極とアイソレーション構造の
間隔まで縮小することができないという事情があった。
通常は、位置合わせ余裕としては、０．３μｍ程度が考
えられるが、図８（Ｂ）のコンタクトホールとアイソレ
ーション手段の間隔２３が、（位置合わせ余裕０．３μ
ｍ＋バーズビーク０．４μｍ）まで拡がってしまうこと
になる。

【００４３】本発明では、Ｕ溝による分離法（シャロー
トレンチ法）を用いるため、バーズビークの問題を回避
することができ、容易に図８（Ｂ）の構造をフォトリソ
グラフィー技術の最小間隔で形成することができる。実
施例的には、図２（Ｂ）のＵ溝用の窓（開口４₁）を形
成するときの平面パターンを図８（Ｂ）のようにクラン
クさせて配置すれはよい。

【００４４】

【発明の効果】以上説明したように、本発明の半導体集
積回路装置とその製造方法によると、ソース領域または
ドレイン領域とアイソレーション手段をセルフアライン
で形成することができ、また、配線のレイアウトの自由
度が大きいゲート配線をクランクさせるベントゲートを
採用する場合と同様の効果を、ゲート配線を最短距離で
直線状に形成しても得ることができ、半導体集積回路装
置の集積度を向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法の原理説明図で
ある。

【図２】第１実施例の半導体装置の製造工程説明図
（１）であり、（Ａ），（Ｂ）は各工程を示している。

【図３】第１実施例の半導体装置の製造工程説明図
（２）であり、（Ｃ），（Ｄ）は各工程を示している。

【図４】第１実施例の半導体装置の製造工程説明図
（３）であり、（Ｅ），（Ｆ）は各工程を示している。

【図５】第１実施例の半導体装置の製造工程説明図
（４）であり、（Ｇ），（Ｈ）は各工程を示している。

【図６】第１実施例の半導体装置の製造工程説明図
（５）であり、（Ｉ），（Ｊ）は各工程を示している。

【図７】第１実施例の半導体装置の製造工程説明図
（６）であり、（Ｋ）は各工程を示している。

【図８】配線レイアウト説明図であり、（Ａ）は通常の
ベントゲート平面図であり、（Ｂ）は本発明のスルーホ
ールの配置説明図である。

【符号の説明】

１Ｓｉ基板１₁ Ｕ溝２ＳｉＯ₂膜３ＳｉＮ膜４ＰＳＧ膜４₁ 開口５ＳｉＯ₂膜６ポリシリコン層７レジスト層８フィールド酸化膜９ｎ型ウェル１０ゲート酸化膜１１ゲート電極１２サイドウォール酸化膜１３ソース領域１４ドレイン領域１５平坦化層１６，１７コンタクトホール１８ソース電極１９ドレイン電極２１コンタクトホール２２ゲート電極２３コンタクトホールとアイソレーション手段の間隔

Claims

【特許請求の範囲】

【請求項１】半導体集積回路を構成する絶縁ゲート電
界効果トランジスタの周囲のシリコン基板にＵ溝が形成
され、該Ｕ溝内にポリシリコン層が形成され、該ポリシ
リコン層の上にフィールド酸化膜が形成され、該フィー
ルド酸化膜とソース領域またはフィールド酸化膜とドレ
イン領域にかけてコンタクトホールが形成され、該コン
タクトホールを経てソース電極またはドレイン電極が形
成されていることを特徴とする半導体集積回路装置。
【請求項２】ソース領域のコンタクトホールとドレイ
ン領域のコンタクトホールを有する絶縁ゲート電界効果
トランジスタを、直線上に形成したゲート電極の左右に
振り分けて配置されていることを特徴とする請求項１に
記載された半導体集積回路装置。
【請求項３】半導体集積回路を構成する絶縁ゲート電
界効果トランジスタの周囲のシリコン基板にＵ溝を形成
する工程と、該Ｕ溝内にポリシリコン層を形成する工程
と、該ポリシリコン層の上にフィールド酸化膜を形成す
る工程と、該フィールド酸化膜とソース領域またはフィ
ールド酸化膜とドレイン領域にかけてコンタクトホール
を形成する工程と、該コンタクトホールを経てソース電
極またはドレイン電極を形成する工程を含むことを特徴
とする半導体集積回路装置の製造方法。
【請求項４】Ｕ溝内にポリシリコン層を形成する工程
と、該ポリシリコン層の過剰部分をシリコン窒化膜をス
トッパーとしてメカニカルケミカルポリッシュ法で除去
する工程を含むことを特徴とする請求項３に記載された
半導体集積回路装置の製造方法。
【請求項５】Ｕ溝内に形成したポリシリコン層の過剰
部分をシリコン窒化膜をストッパーとしてメカニカルケ
ミカルポリッシュ法によって除去する工程と、該過剰の
ポリシリコン層を除去した後に、ストッパーとして用い
たシリコン窒化膜をパターニングしてフィールド酸化膜
を形成する領域のシリコンまたはシリコン酸化膜を露出
する工程と、該Ｕ溝内のポリシリコン層のキャッピング
酸化膜とフィールド酸化膜を選択酸化によって同時に形
成する工程を含むことを特徴とする請求項３に記載され
た半導体集積回路装置の製造方法。