JPH08251037A

JPH08251037A - ビタビ検出装置

Info

Publication number: JPH08251037A
Application number: JP5235195A
Authority: JP
Inventors: Takao Sugawara; 隆夫菅原; Takenori Oshima; 武典大島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-03-13
Filing date: 1995-03-13
Publication date: 1996-09-27

Abstract

(57)【要約】【目的】ビタビ検出を行う際に、非線形信号を補正し
て、ビタビ検出を行うビタビ検出装置に関し、誤った非
線形補正を防止する。【構成】入力信号と仮定データ列に対応した仮定値を
用いて、ビタビ検出を行うビタビ検出装置において、入
力信号と仮定データ列に対応した仮定値との差を比較
し、遷移の選択を行うＡＣＳ回路２と、前記選択された
遷移を保持するパスメモリ３と、前記パスメモリ３から
の仮定データ列の前方のデータに対応した非線形誤差を
含む仮定値を発生する仮定値発生回路４とを有し、前記
ＡＣＳ回路２は、前記パスメモリ３の前記前方データに
対応した前記仮定値発生回路４の仮定値を用いて、前記
遷移の選択を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビタビ検出を行う際
に、非線形信号を補正して、ビタビ検出を行うビタビ検
出装置に関する。

【０００２】磁気記録分野や通信分野において、パーシ
ャルレスポンスと最尤検出法を組み合わせたＰＲＭＬが
利用されている。例えば、磁気ディスク装置では、この
ＰＲＭＬは、高い記録密度において大きな効果がある。
しかしながら、高記録密度での記録時の記録減磁や自己
減磁、或いはＭＲヘッドのρ−Ｈ特性による非線形によ
り、このような信号処理回路の潜在能力が十分発揮され
ないといった問題がある。このような記録時の非線形の
例としは、文献 D.Palmer et al "Identification of N
onlinear Write Effects Using Pseudorandam Sequence
s " IEEE Trans、Mag. vol.MAG-23 Sept. 1987に述べら
れている。

【０００３】

【従来の技術】このような非線形の記録・伝送系におけ
る非線形信号の処理回路として、原著「ＰＲＭＬとノン
リニアキャンセラを組み合わせたディジタルＶＴＲ用再
生等化検出方式の検討」信学技報、MR93-32(1993-10)が
ある。

【０００４】図１７は、この従来技術の説明図である。

【０００５】図１７に示すように、等化器１０で等化さ
れた信号Ｘは、第２のビタビ検出器１１に入力し、仮の
データ検出信号Ｙが得られる。非線形テーブル１２は、
データ列とそのデータ列に対応した非線形誤差が保存さ
れている。この検出信号Ｙをアドレスとして、非線形テ
ーブル１２を参照して、対応する非線形誤差を得る。

【０００６】次に、遅延回路１３により位相が合わされ
た信号Ｘから、この非線形信号を減算回路１５により減
算する。これにより、非線形の除去された信号を得る。
そして、この信号Ｚにより、第１のビタビ検出器１４が
正式なデータ検出を行う。これにより、非線形誤差を除
去したビタビ検出が可能となる。

【０００７】この方式をＰＲ４（クラス４）ＭＬに適応
した場合に、ビットエラーレートが１／１０程度改善で
きることが報告されている。

【０００８】

【発明が解決しようとする課題】しかしながら、従来技
術では、次の問題があった。

【０００９】第２のビタビ検出器１１の出力Ｙは、入
力信号が非線形であるため、誤りが起きやすい。この出
力Ｙにより、非線形テーブルを参照するため、誤った非
線形誤差が参照され、誤った非線形補正がなされる。

【００１０】２つのビタビ検出器を持つことは、ＰＲ
４ＭＬの場合に、ファーガソンアルゴリズム等の採用に
より、それ程回路規模が大きくならない。しかし、ＥＰ
Ｒ４ＭＬ（Extended PR4ML) 等を用いた場合に、回路規
模が大きくなる。

【００１１】本発明の目的は、誤った非線形補正を防止
するためのビタビ検出装置を提供することにある。

【００１２】本発明の他の目的は、回路規模が小さくて
も、誤った非線形補正を防止するためのビタビ検出装置
を提供することにある。

【００１３】

【課題を解決するための手段】図１は、本発明の原理図
である。

【００１４】本発明の請求項１は、入力信号と仮定デー
タ列に対応した仮定値を用いて、ビタビ検出を行うビタ
ビ検出装置において、入力信号と仮定データ列に対応し
た仮定値との差を比較し、遷移の選択を行うＡＣＳ回路
２と、前記選択された遷移を保持するパスメモリ３と、
前記パスメモリ３からの仮定データ列の前方のデータに
対応した非線形誤差を含む仮定値を発生する仮定値発生
回路４とを有し、前記ＡＣＳ回路２は、前記パスメモリ
３の前記前方データに対応した前記仮定値発生回路４の
仮定値を用いて、前記遷移の選択を行うことを特徴とす
る。

【００１５】本発明の請求項２は、請求項１のビタビ検
出装置において、前記仮定値発生回路は、前記前方のデ
ータと、前記仮定データ列と、前記仮定データ列の後方
のデータとの組み合わせに対応した複数の非線形誤差の
平均を含む仮定値を格納することを特徴とする。

【００１６】本発明の請求項３は、請求項１のビタビ検
出装置において、前記入力信号と前記仮定データ列に対
応した仮定値とを用いて仮のデータ検出を行う第２のビ
タビ検出器を設け、前記第１のビタビ発生器の前記仮定
値発生回路を、前記仮のデータと前記前方のデータとで
参照して、前記仮定値を発生することを特徴とする。

【００１７】本発明の請求項４は、請求項１のビタビ検
出装置において、前記ＡＣＳ回路は、前記入力信号に対
し非線形誤差を減算する回路と、前記入力信号に、前記
非線形誤差を加算して、前記入力信号と比較するための
しきい値信号を作成する加算回路とを含むことを特徴と
する。

【００１８】本発明の請求項５は、請求項３のビタビ検
出装置において、前記第１のビタビ検出器は、ＥＰＲ４
ＭＬを行う構成を有し、前記第２のビタビ検出器は、Ｐ
Ｒ４ＭＬを行う構成を有し、更に、前記入力信号を遅延
する回路と、前記入力信号と前記遅延回路とを加算し
て、前記第１のビタビ検出器の入力信号を作成する加算
回路とを設けたことを特徴とする。

【００１９】

【作用】本発明の請求項１では、図１に示すように、非
線形誤差を含む仮定値を発生するのに、パスメモリ３の
データを使用する。非線形誤差は、その仮定データ列の
前方（過去）のデータにも影響される。そこで、仮定デ
ータ列の前方のデータであるパスメモリ３のデータを使
用して、非線形誤差を含む仮定値を発生するようにし
た。このパスメモリ３のデータは、仮のデータとは異な
り、非線形が除去されて、確定したものである。従っ
て、これをパラメータとすることにより、正確な非線形
誤差を含む仮定値を得ることができる。

【００２０】本発明の請求項２では、仮定値発生回路４
が、前記前方のデータと、前記仮定データ列と、前記仮
定データ列の後方のデータとの組み合わせに対応した複
数の非線形誤差の平均を含む仮定値を格納している。こ
のため、後方のデータを考慮した非線形誤差の参照を行
うことができ、現在のデータを加味した非線形誤差の補
正が可能となる。従って、より一層正確な非線形補正が
可能となる。

【００２１】本発明の請求項３では、仮のデータ検出を
行う第２のビタビ検出器を設け、仮のデータをも用い
て、非線形誤差の参照を行うため、現在のデータを加味
した非線形誤差の補正が可能となる。従って、より一層
正確な非線形補正が可能となる。

【００２２】本発明の請求項４では、加算器により、Ａ
ＣＳ回路を実現できるため、簡易な構成のＡＣＳ回路に
より、非線形補正が実現することができる。

【００２３】本発明の請求項５では、前段の仮のデータ
検出は、簡易な構成のＰＲ４ＭＬにより行い、後段のデ
ータ検出は、精度の高いＥＰＲ４ＭＬで行うため、回路
規模をそれほど大きくしないで、正確な非線形補正が実
現できる。

【００２４】

【実施例】図２は本発明の第１の実施例構成図、図３及
び図４はＥＰＲ４ＭＬの説明図、図５はＥＰＲ４ＭＬの
トレリス線図、図６は第１の実施例の動作説明図であ
る。

【００２５】先ず、図２の構成を説明する前に、ＥＰＲ
４ＭＬについて、図３乃至図６により説明する。

【００２６】図３及び図４は、ＥＰＲ４ＭＬにおける仮
定データと仮定値との関係を示したものである。ＥＰＲ
４ＭＬは、検出器に至るまでのインパルス応答が、１＋
Ｄ−Ｄ²−Ｄ³（Ｄは１ビットの遅延）で表される。

【００２７】従って、１ビットのデータによる干渉は、
４ビットに渡る。このため、４ビットの仮定データ列を
仮定することにより、ある時間の振幅値が決まる。この
振幅値は、仮定値と呼ばれる。図３及び図４は、４ビッ
トの仮定データに対する仮定値を１６通りについて求め
たものである。例えば、図３及び図４では、３ビットの
状態（０）〜（７）に対し、「０」又は「１」が到来し
た場合の仮定値を示している。

【００２８】このようなＥＰＲ４ＭＬのトレリス線図
は、図５に示すようになる。図５において、左の括弧内
の値は、状態を示すものであり、仮定データの左３ビッ
トを１０進数に直したものである。破線は、データ
「０」の入力があった場合の遷移を示し、実線は、デー
タ「１」の入力があった場合の遷移を示す。又、各遷移
における数字は、仮定値を示し、図３及び図４により求
めたものである。

【００２９】ビタビ検出法は、時刻ｊ−１の２つの状態
Ａ、Ｂから時刻ｊの１つの状態Ｃに至る遷移において、
いずれの状態からの遷移が尤もらしいかを判定するもの
である。その尤度関数は、下記式（１）で与えられる。Ｍ（Ｃ）_j＝ＭＩＮ｛Ｍ（Ａ）_j-1＋（ｘ_j−ｍａ）²、Ｍ（Ｂ）_j-1＋（ｘ_j−ｍｂ）²｝（１）この式において、ｘ_jは時刻ｊにおける入力信号の振幅
値であり、ｍａ、ｍｂは、各々状態Ａ、Ｂから状態Ｃへ
の遷移の仮定値である。又、Ｍ（Ｃ）_jは、時刻ｊにお
ける状態Ｃにおけるメトリック値であり、Ｍ
（Ａ）_j-1、Ｍ（Ｂ）_j-1は、各々時刻ｊ−１における
状態Ａ、Ｂにおけるメトリック値である。

【００３０】関数ＭＩＮは、その小さい方を選ぶもので
あり、式（１）において、括弧内の左項と右項の内、小
さい方が選択される。その選択された遷移を保存する。

【００３１】例えば、図６に示すように、図５のトレリ
ス線図を参照すると、時刻ｊにおける状態（４）への遷
移は、時刻ｊ−１における状態（２）及び（６）からで
ある。前記式（１）は、状態（２）、（６）から状態
（４）に至る遷移が、いずれが尤もらしいかを判断す
る。前記式（１）では、値の小さい方が尤もらしいとし
て選択される。

【００３２】そして、図３及び図４の状態を構成する仮
定データ列の３ビットの内の左端の値が、遷移として保
存される。図６の例では、状態（２）からの遷移が選択
された場合には、「０」が保存され、状態（６）からの
遷移が選択された場合には、「１」が保存される。

【００３３】図２に示すように、二乗回路２１は、入力
信号ｘ_jと仮定値ｍａとの差の２乗を計算する。加算回
路２２は、２乗回路２１の出力に、時刻ｊー１における
メトリック値Ｍ（Ａ）_j-1を加算する。

【００３４】二乗回路２４は、入力信号ｘ_jと仮定値ｍ
ｂとの差の２乗を計算する。加算回路２５は、２乗回路
２４の出力に、時刻ｊー１におけるメトリック値Ｍ
（Ｂ）_j- ₁を加算する。

【００３５】比較器２６は、各加算回路２２、２５の出
力を比較する。即ち、式（１）の比較を実行する。比較
器２６は、小さい方を選択して、「０」又は「１」の出
力を発生する。

【００３６】選択器２７は、比較結果に応じて、加算回
路２２、２５の出力を、ｊ時刻における状態Ｃにおける
メトリック値Ｍ（Ｃ）_jとして選択する。

【００３７】ＡＣＳ回路２には、この各回路が、各状態
毎に設けられている。即ち、図５に示すＥＰＲ４ＭＬの
場合では、８組の回路がある。

【００３８】パスメモリ３も、各状態毎にあり、図で
は、状態Ａ、Ｂ、Ｃの３つのパスメモリ３ａ、３ｂ、３
ｃを示している。そして、前記比較器２６の出力は、状
態Ｃへの遷移として、パスメモリ３ｃに保存される。

【００３９】前述の仮定値発生回路４は、各２乗回路に
対応して設けられている。この仮定値発生回路４は、非
線形テーブル４０ａ、４０ｂと、加算器４１ａ、４１ｂ
とを有する。

【００４０】非線形テーブル４０ａ、４０ｂは、各々仮
定データ列に対応した非線形誤差を保持している。そし
て、非線形テーブル４０ａ、４０ｂは、各々仮定データ
列のパスメモリ３ａ、３ｂのデータ（１ビット）により
参照される。

【００４１】加算器４１ａ、４１ｂは、各々非線形テー
ブル４０ａ、４０ｂからの非線形誤差値と、仮定値ｍ
ａ、ｍｂとを加算して、２乗回路２１、２４に出力する
ものである。

【００４２】このようにして、仮定データ列に対応した
パスメモリのデータで、非線形誤差テーブル４０ａ、４
０ｂを参照する。このため、判定されたデータを参照値
としているので、非線形誤差の参照に誤りがない。この
ため、非線形補正を正確に実行できる。又、この実施例
では、仮のデータを出力するビタビ検出器が不要のた
め、回路規模は、殆ど増やさずに、非線形補正が可能と
なる。

【００４３】図７は、本発明の第２の実施例構成図、図
８は、図７の説明のための非線形モデル図、図９は、図
７の説明のための非線形の仮定値説明図、図１０は、図
７の仮定値テーブルの説明図である。

【００４４】図７において、図２で示したものと同一の
ものは、同一の記号で示してある。４２ａ、４２ｂは、
各々仮定値テーブルであり、仮定データ列に対応した仮
定値とその非線形誤差とを加算したものを格納するもの
である。

【００４５】即ち、予め、非線形誤差値に仮定値を加算
したものをテーブル４２ａ、４２ｂに格納しておき、図
２に示す加算器を削除したものである。この例でも、仮
定値テーブル４２ａ、４２ｂは、各々仮定データ列のパ
スメモリ３ａ、３ｂのデータ（１ビット）により参照さ
れる。

【００４６】このようにして、仮定データ列に対応した
パスメモリのデータで、仮定値テーブル４２ａ、４２ｂ
を参照する。このため、判定されたデータを参照値とし
ているので、非線形誤差の参照に誤りがない。このた
め、非線形補正を正確に実行できる。又、この実施例で
も、仮のデータを出力するビタビ検出器が不要のため、
回路規模は、殆ど増やさずに、非線形補正が可能とな
る。

【００４７】次に、仮定値テーブルのデータについて、
説明する。

【００４８】図８に示すように、最短の磁化反転間隔
（ビット周期に相当）があった場合に、その２０％が両
側から縮むと仮定した場合に、仮定値は、図９に示すよ
うに、変化する。

【００４９】図９において、縦軸は、仮定値であり、横
軸は、状態と入力とからなる４ビットの仮定データ列Ｅ
に、前後の１ビットのデータを加えたものである。そし
て、この前後の１ビットのデータを変化させ、４通りの
６ビットデータに対し、仮定値の変化を求めたものであ
る。例えば、０Ｅ１は、仮定データ列Ｅの前のデータが
「０」であり、後ろのデータが「１」である。

【００５０】又、図９において、各印の意味は、例え
ば、「●６、０」は、状態６（１１０）で入力０の遷移
があった場合の仮定値を示す。このように、非線形のあ
る場合の仮定値は、仮定データ４ビットだけでなく、そ
の前後の値にも依存する。

【００５１】そこで、この実施例では、後のデータを考
慮した非線形誤差を含む仮定値を、仮定値テーブルに設
定する。図１０に示すように、仮定データ列Ｅに対し、
パスメモリのデータが「０」の場合には、即ち０Ｅの場
合には、後のデータが「０」の場合の仮定値ｍ（０Ｅ
０）と、後のデータが「１」の場合の仮定値ｍ（０Ｅ
１）との平均値｛ｍ（０Ｅ０）＋ｍ（０Ｅ１）｝／２を
保存する。

【００５２】同様に、仮定データ列Ｅに対し、パスメモ
リのデータが「１」の場合には、即ち１Ｅの場合には、
後のデータが「０」の場合の仮定値ｍ（１Ｅ０）と、後
のデータが「１」の場合の仮定値ｍ（１Ｅ１）との平均
値｛ｍ（１Ｅ０）＋ｍ（１Ｅ１）｝／２を保存する。

【００５３】このようにすると、平均値であるが、後の
データの影響を考慮した非線形補正が可能となる。従っ
て、より一層データ列に対応した非線形補正が可能とな
る。

【００５４】図１１は、本発明の第３の実施例構成図、
図１２は、そのビタビ検出器の構成図、図１３は、図１
２の仮定値テーブルの説明図である。

【００５５】図１１において、図１７で示したものと同
一のものは、同一の記号で示してあり、４は前述の仮定
値テーブルである。この実施例においては、仮定値テー
ブル４は、パスメモリ１４の前方のデータＰと、第２の
ビタビ検出器１１の仮の検出データＦとにより参照され
る。

【００５６】即ち、この実施例では、非線形誤差を含む
入力信号Ｘをビタビ検出する第２のビタビ検出器１１を
設けて、後方のデータを得るものである。この仮定値テ
ーブルについて、図１２及び図１３により説明する。

【００５７】図１２は、第１のビタビ検出器１４のＡＣ
Ｓ回路２とパスメモリ３とを示し、同図において、図７
で示したものと同一のものは、同一の記号で示してあ
る。

【００５８】４３ａ、４３ｂは、各々仮定値テーブルで
ある。この仮定値テーブル４３ａ、４３ｂは、パスメモ
リ３ａ、３ｂの前方データと、仮定データ列と、第２の
ビタビ検出器１１の出力である後方データとに対応した
非線形誤差を含む仮定値を格納するものである。

【００５９】即ち、図１３に示すように、前方データＰ
と、仮定データ列Ｅと、後方データＦとに対応して、図
９により求めた非線形誤差を含む仮定値ｍ（０Ｅ０）〜
ｍ（１Ｅ１）が、仮定値テーブル４３ａ、４３ｂに格納
されている。

【００６０】このようにすると、メモリ量は２倍となる
が、後のデータの影響を考慮した非線形補正が可能とな
る。従って、従来例に比べ、仮の検出値に含まれる誤り
の影響が少ないため、より一層データ列に対応した非線
形補正が可能となる。

【００６１】図１４は、本発明の第４の実施例構成図、
図１５は、図１４の実施例のための説明図である。この
実施例では、図２の実施例におけるＡＣＳ回路を簡略な
構成としたものである。即ち、２乗回路を削除できる構
成である。

【００６２】先ず、式（１）において、状態Ａからの遷
移が選択される条件は、下記式（２）で与えられる。

【００６３】Ｍ（Ａ）_j-1＋（ｘ_j−ｍａ）²≦Ｍ（Ｂ）_j-1＋（ｘ_j−ｍｂ）²（２）これを展開すると、下記式（３）が得られる。

【００６４】Ｍ（Ａ）_j-1＋ｘ_j ²−２ｘ_jｍａ＋ｍａ²≦Ｍ（Ｂ）_j-1＋ｘ_j ²−２ｘ_jｍｂ＋ｍｂ² （３）式（３）からｘ_jを求めると、下記（４）式となる。

【００６５】ｘ_j≧｛Ｍ（Ａ）_j-1−Ｍ（Ｂ）_j-1＋ｍａ²−ｍｂ²｝／２（ｍａ−ｍｂ）（４）ここで、図６の例を当てはめると、下記式（５）が得ら
れる。

【００６６】ｘ_j≧｛Ｍ（２）_j-1−Ｍ（６）_j-1−３｝／２（５）更に、式（４）の右辺を下記式（６）のように置く。

【００６７】Ｔ（Ｃ）_j＝｛Ｍ（Ａ）_j-1−Ｍ（Ｂ）_j-1＋ｍａ²−ｍｂ²｝／２（ｍａ−ｍｂ）（６）次に、式（１）の両辺から、ｘ_j ²を差し引き、式
（１）を書き換えると、下記式（７）が得られる。

【００６８】Ｍ（Ｃ）_j＝｛Ｍ（Ａ）_j-1−２ｘ_jｍａ＋ｍａ²｝Ｉ（ｘ_j≧Ｔ（Ｃ）_j）＋｛Ｍ（Ｂ）_j-1−２ｘ_jｍｂ＋ｍｂ²｝Ｉ（ｘ_j＜Ｔ（Ｃ）_j）（７）但し、ｘ_j≧Ｔ（Ｃ）_jの時、Ｉ（ｘ_j≧Ｔ（Ｃ）_j）
＝１、Ｉ（ｘ_j＜Ｔ（Ｃ）_j）＝０、ｘ_j＜Ｔ（Ｃ）_j
の時、Ｉ（ｘ_j≧Ｔ（Ｃ）_j）＝０、Ｉ（ｘ_j＜Ｔ
（Ｃ）_j）＝１である。

【００６９】これを、図６の例に当てはめると、ｍａ＝
−１、ｍｂ＝−２であるから、式（８）が得られる。

【００７０】Ｍ（４）_j＝｛Ｍ（２）_j-1＋２ｘ_j＋１｝Ｉ（ｘ_j≧Ｔ（４）_j）＋｛Ｍ（６）_j-1＋４ｘ_j＋４｝Ｉ（ｘ_j＜Ｔ（４）_j）（８）但し、Ｔ（４）_j＝｛Ｍ（２）_j-1−Ｍ（６）_j-1−
３｝／２である。

【００７１】式（８）を回路に置き換えたものが、図１
５である。即ち、第１の加算器４０に、入力信号ｘ_jを
１ビットシフトしたもの（＝２ｘ_j）を入力する。同様
に、第１の加算器４０に、Ｍ（２）_j-1、「１」を入力
する。これにより、加算器４０は、これらの加算を演算
し、Ｍ（２）_j-1＋２ｘ_j＋１を出力する。

【００７２】同様に、第２の加算器４１に、入力信号ｘ
_jを２ビットシフトしたもの（＝４ｘ_j）を入力する。
同様に、第２の加算器４１に、Ｍ（６）_j-1、「４」を
入力する。これにより、加算器４１は、これらの加算を
演算し、Ｍ（６）_j-1＋４ｘ _j＋４を出力する。

【００７３】更に、第３の加算器４２に、Ｍ
（２）_j-1、Ｍ（６）_j-1、「−３」を入力する。これ
により、加算器４２は、これらの加算を演算し、Ｍ
（２）_j-1−Ｍ（６）−３＝２Ｔ（４）_jを出力する。

【００７４】比較器２６は、入力信号ｘ_jと、第３の加
算器４２を１ビットシフト（下げ）したもの（Ｔ（４）
_j）とを比較する。比較結果は、Ｉ（ｘ_j≧Ｔ
（４）_j）又はＩ（ｘ_j＜Ｔ（４）_j）となる。これに
より、第１及び第２の加算器４０、４１の出力を選択す
る選択器２７の選択を制御する。従って、選択器２７か
らは、Ｍ（４）_jが得られる。

【００７５】このようなＡＣＳ回路によれば、２乗回路
は必要なく、加算器を複数設けるだけで、構成が可能で
ある。この手法を用いて、非線形がある場合のＡＣＳ回
路を簡略化する。

【００７６】先ず、非線形による誤差を各々ｄａ、ｄｂ
とすると、式（１）は、下記式（９）に変形される。

【００７７】Ｍ（Ｃ）_j＝ＭＩＮ［Ｍ（Ａ）_j-1＋｛ｘ_j−（ｍａ＋ｄａ）｝²、Ｍ（Ｂ）_j-1＋｛ｘ_j−（ｍｂ＋ｄｂ）｝²］（９）同様に、式（９）において、状態Ａからの遷移が選択さ
れる条件は、下記式（１０）で与えられる。

【００７８】Ｍ（Ａ）_j-1＋ｘ_j ²−２ｘ_j（ｍａ＋ｄａ）＋（ｍａ＋ｄａ）²≦ Ｍ（Ｂ）_j-1＋ｘ_j ²−２ｘ_j（ｍｂ＋ｄｂ）＋（ｍｂ＋ｄｂ）²（１０）式（１０）を変形すると、下記式（１１）式が得られ
る。

【００７９】Ｍ（Ａ）_j-1−Ｍ（Ｂ）_j-1−２ｘ_j｛（ｍａ＋ｄａ）−（ｍｂ＋ｄｂ）｝＋（ｍａ＋ｄａ）²＋（ｍｂ＋ｄｂ）²≦０（１１）更に、式（１１）を変形すると、下記式（１２）が得ら
れる。

【００８０】Ｍ（Ａ）_j-1−Ｍ（Ｂ）_j-1＋｛−２ｘ_j＋（ｍａ＋ｄａ）＋（ｍｂ＋ｄｂ）｝｛（ｍａ＋ｄａ）−（ｍｂ＋ｄｂ）｝≦０（１２）ここで、│ｍａ−ｍｂ│＞│ｄａ−ｄｂ│とおくと、
（ｄａ−ｄｂ）は無視できるため、ｘ_jでまとめると、
下記（１３）式が得られる。

【００８１】ｘ_j≧［｛Ｍ（Ａ）_j-1−Ｍ（Ｂ）_j-1｝／（ｍａ−ｍｂ）＋（ｍａ＋ｍｂ）＋（ｄａ＋ｄｂ）］／２（１３）ここで、図６の例を当てはめると、ｍａ＝−１、ｍｂ＝
−２、ｄａ＝０．４、ｄｂ＝０．２として、下記式（１
４）が得られる。

【００８２】ｘ_j≧｛Ｍ（２）_j-1−Ｍ（６）_j-1−２．４｝／２（１４）更に、式（１３）の右辺を下記式（１５）のように置
く。

【００８３】Ｔ（Ｃ）_j＝［｛Ｍ（Ａ）_j-1−Ｍ（Ｂ）_j-1｝／（ｍａ−ｍｂ）＋（ｍａ＋ｍｂ）＋（ｄａ＋ｄｂ）］／２（１５）次に、式（１５）を用いて、式（９）を書き換えると、
下記式（１６）が得られる。

【００８４】Ｍ(C) _j＝［Ｍ(A) _j-1−｛ｘ_j−（ma＋da）｝²］Ｉ（ｘ_j≧Ｔ(C) _j）＋［Ｍ(B) _j-1−｛ｘ_j−（mb＋db) ｝²］Ｉ（ｘ_j＜Ｔ(C) _j）（１６）但し、ｘ_j≧Ｔ(C) _jの時、Ｉ（ｘ_j≧Ｔ(C) _j）＝
１、Ｉ（ｘ_j＜Ｔ(C) _j）＝０、ｘ_j＜Ｔ(C) _jの時、
Ｉ（ｘ_j≧Ｔ(C) _j）＝０、Ｉ（ｘ_j＜Ｔ(C) _j）＝１
である。

【００８５】ここで、下記（１７）式を用いると、式
（１６）は、式（１８）のように、置き換えられる。

【００８６】 y(a)_j＝x _j−da、y(b)_j＝x _j−db （１７）Ｍ(C) _j＝｛Ｍ(A) _j-1−( y(a)_j−ma）²｝Ｉ（ｘ_j≧Ｔ(C) _j）＋｛Ｍ(B) _j-1−( y(b)_j−mb) ²｝Ｉ（ｘ_j＜Ｔ(C) _j）（１８）但し、x _j≧Ｔ(C) _j、ｘ_j≧Ｔ(C')_jの時、｛y
(a)_j｝²＝｛y(a') _j｝² x _j＜Ｔ(C) _j、ｘ_j＜Ｔ(C')_jの時、｛y(b)_j｝²＝
｛y(b') _j｝² 更に、式（１８）を変形すると、式（１９）が得られ
る。

【００８７】Ｍ(C) _j＝｛Ｍ(A) _j-1−2 y(a)_jma＋ma²｝Ｉ（ｘ_j≧Ｔ(C) _j）＋｛Ｍ(B) _j-1−2 y(b)_jmb＋mb²｝Ｉ（ｘ_j＜Ｔ(C) _j）（１９）ここで、図６の例を当てはめると、ｍａ＝−１、ｍｂ＝
−２、ｄａ＝０．４、ｄｂ＝０．２として、下記式（２
０）が得られる。

【００８８】Ｍ(4) _j＝｛Ｍ(2) _j-1＋2 y(2)_j＋1 ｝Ｉ（ｘ_j≧Ｔ(4) _j）＋｛Ｍ(6) _j-1＋4 y(6)_j＋4 ｝Ｉ（ｘ_j＜Ｔ(4) _j）（２０）但し、y(2)_j＝x _j−0.4 、y(6)_j＝x _j−0.2 Ｔ(4) _j＝｛Ｍ（Ａ）_j-1−Ｍ（Ｂ）_j-1−２．４｝／
２式（２０）を回路に置き換えたものが、図１４である。
図１５の構成に加え、３つの加算器３０、３２、３４を
設けたものである。第４の加算器３０は、入力信号ｘ_j
から非線形誤差「０．４」を差し引き、y(2)_jを求め
る。第５の加算器３２は、入力信号ｘ_jから非線形誤差
「０．２」を差し引き、y(6)_jを求める。第６の加算器
３４は、「−３」から非線形誤差「０．４」、「０．
２」を差し引き、「２．４」を求める。

【００８９】又、第１の加算器４０に、入力信号y(2)_j
を１ビットシフトしたもの（＝２y(2)_j）を入力する。
同様に、第１の加算器４０に、Ｍ（２）_j-1、「１」を
入力する。これにより、加算器４０は、これらの加算を
演算し、Ｍ（２）_j-1＋２y(2)_j＋１を出力する。

【００９０】同様に、第２の加算器４１に、入力信号y
(6)_jを２ビットシフトしたもの（＝４y(6)_j）を入力
する。同様に、第２の加算器４１に、Ｍ（６）_j-1、
「４」を入力する。これにより、加算器４１は、これら
の加算を演算し、Ｍ（６）_j-1＋４y(6)_j＋４を出力す
る。

【００９１】更に、第３の加算器４２に、Ｍ
（２）_j-1、Ｍ（６）_j-1、「−２．４」を入力する。
これにより、加算器４２は、これらの加算を演算し、Ｍ
（２）_j-1−Ｍ（６）−２．４＝２Ｔ（４）_jを出力す
る。

【００９２】比較器２６は、入力信号ｘ_jと、第３の加
算器４２を１ビットシフト（下げ）したもの（しきい値
Ｔ（４）_j）とを比較する。比較結果は、Ｉ（ｘ_j≧Ｔ
（４）_j）又はＩ（ｘ_j＜Ｔ（４）_j）となる。これに
より、第１及び第２の加算器４０、４１の出力を選択す
る選択器２７の選択を制御する。従って、選択器２７か
らは、Ｍ（４）_jが得られる。

【００９３】このようなＡＣＳ回路によれば、非線形誤
差を含んでいても、２乗回路は必要なく、加算器を複数
設けるだけで、構成が可能である。これにより、非線形
がある場合のＡＣＳ回路を簡略化する。

【００９４】図１６は本発明の第５の実施例構成図であ
る。

【００９５】図１６において、図１１で示したものと同
一のものは、同一の記号で示してある。図１６に示すよ
うに、仮のデータ検出として、ＰＲ４ＭＬのビタビ検出
器１１を用いる。この第２のビタビ検出器１１は、ＰＲ
４ＭＬのため、回路規模が小さくて済む。第１のビタビ
検出器１８は、ＥＰＲ４ＭＬのビタビ検出器である。仮
定値テーブル４は、図１１で説明したものと同一のもの
である。

【００９６】このＥＰＲ４ＭＬのビタビ検出を行うた
め、ＰＲ４等化出力を１ビット遅延させる遅延回路１６
と、遅延回路１６の出力と等化出力との加算を行う加算
器１７とが設けられている。これにより、（１＋Ｄ）の
変換を行い、第１のビタビ検出器１８の入力を作成す
る。

【００９７】このようにすると、ＰＲ４等化出力を精度
の良いＥＰＲ４ＭＬによりビタビ検出できる。又、仮の
データ検出をＰＲ４ＭＬで行うため、この部分の回路規
模は小さくて済む。

【００９８】上述の実施例の他に、本発明は、次のよう
な変形が可能である。

【００９９】磁気記録再生装置を例に説明したが、通
信の受信装置にも適用できる。

【０１００】ビタビ検出をＥＰＲ４ＭＬ方式で説明し
たが、他の方式にも適用できる。

【０１０１】以上、本発明を実施例により説明したが、
本発明の主旨の範囲内で種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

【０１０２】

【発明の効果】以上説明したように、本発明によれば、
次の効果を奏する。

【０１０３】非線形誤差を含む仮定値を発生するの
に、確定したパスメモリのデータを使用するので、正確
な非線形誤差を含む仮定値を得ることができる。

【０１０４】又、パスメモリのデータを利用するた
め、簡易な構成で実現できる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１の実施例構成図である。

【図３】図２の説明のためのＥＰＲ４ＭＬの説明図（そ
の１）である。

【図４】図２の説明のためのＥＰＲ４ＭＬの説明図（そ
の２）である。

【図５】図２の説明のためのＥＰＲ４ＭＬのトレリス線
図である。

【図６】図２の構成の動作説明図である。

【図７】本発明の第２の実施例構成図である。

【図８】図７の説明のための非線形モデル図である。

【図９】図７の説明のための非線形の仮定値説明図であ
る。

【図１０】図７の構成の仮定値テーブルの説明図であ
る。

【図１１】本発明の第３の実施例構成図である。

【図１２】図１１の構成のビタビ検出器の構成図であ
る。

【図１３】図１２の構成の仮定値テーブルの説明図であ
る。

【図１４】本発明の第４の実施例構成図である。

【図１５】図１４の第４の実施例の説明図である。

【図１６】本発明の第５の実施例構成図である。

【図１７】従来技術の説明図である。

【符号の説明】

２ＡＣＳ回路３、３ａ、３ｂ、３ｃパスメモリ４仮定値テーブル１１第２のビタビ検出器１４、１８第１のビタビ検出器２６比較器２７選択器４０ａ、４０ｂ非線形テーブル４１ａ〜４３ｂ仮定値テーブル

Claims

【特許請求の範囲】

【請求項１】入力信号と仮定データ列に対応した仮定
値を用いて、ビタビ検出を行うビタビ検出装置におい
て、入力信号と仮定データ列に対応した仮定値との差を比較
し、遷移の選択を行うＡＣＳ回路と、前記選択された遷移を保持するパスメモリと、前記パスメモリからの仮定データ列の前方のデータに対
応した非線形誤差を含む仮定値を発生する仮定値発生回
路とを有し、前記ＡＣＳ回路は、前記パスメモリの前記前方データに
対応した前記仮定値発生回路の仮定値を用いて、前記遷
移の選択を行うことを特徴とするビタビ検出装置。
【請求項２】請求項１のビタビ検出装置において、前記仮定値発生回路は、前記前方のデータと、前記仮定データ列と、前記仮定デ
ータ列の後方のデータとの組み合わせに対応した複数の
非線形誤差の平均を含む仮定値を格納することを特徴と
するビタビ検出装置。
【請求項３】請求項１のビタビ検出装置において、前記入力信号と前記仮定データ列に対応した仮定値とを
用いて仮のデータ検出を行う第２のビタビ検出器を設
け、前記第１のビタビ発生器の前記仮定値発生回路を、前記
仮のデータと前記前方のデータとで参照して、前記仮定
値を発生することを特徴とするビタビ検出装置。
【請求項４】請求項１のビタビ検出装置において、前記ＡＣＳ回路は、前記入力信号に対し非線形誤差を減算する回路と、前記入力信号に、前記非線形誤差を加算して、前記入力
信号と比較するためのしきい値信号を作成する加算回路
とを含むことを特徴とするビタビ検出装置。
【請求項５】請求項３のビタビ検出装置において、前記第１のビタビ検出器は、ＥＰＲ４ＭＬを行う構成を
有し、前記第２のビタビ検出器は、ＰＲ４ＭＬを行う構成を有
し、更に、前記入力信号を遅延する回路と、前記入力信号と
前記遅延回路とを加算して、前記第１のビタビ検出器の
入力信号を作成する加算回路とを設けたことを特徴とす
るビタビ検出装置。