JP2932830B2 - 非線形歪等化用適応型等化器 - Google Patents
非線形歪等化用適応型等化器Info
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- JP2932830B2 JP2932830B2 JP13497592A JP13497592A JP2932830B2 JP 2932830 B2 JP2932830 B2 JP 2932830B2 JP 13497592 A JP13497592 A JP 13497592A JP 13497592 A JP13497592 A JP 13497592A JP 2932830 B2 JP2932830 B2 JP 2932830B2
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Description
【０００１】
【産業上の利用分野】本発明は、非線形歪を含むディジ
タル信号を自動的に等化する自動等化器に関し、特に高
密度磁気記録装置の読取ヘッドからのディジタル信号な
ど非線形歪を含むディジタル信号を自動的に等化しそれ
ら非線形歪を除去して原ディジタル信号を忠実に再生す
る自動等化器に関する。
タル信号を自動的に等化する自動等化器に関し、特に高
密度磁気記録装置の読取ヘッドからのディジタル信号な
ど非線形歪を含むディジタル信号を自動的に等化しそれ
ら非線形歪を除去して原ディジタル信号を忠実に再生す
る自動等化器に関する。
【０００２】
【従来の技術】ディジタル信号用磁気記録装置における
信号再生においては、読取ヘッド出力信号の歪を除去す
るために線形素子による線形等化器が従来から用いられ
てきた。この線形等化器は、低密度のディジタル信号記
憶装置における信号再生においては有効であった。しか
し高密度記憶装置における信号再生においては、データ
シンボル相互間の干渉（Intersymbol Interference）に
よる歪（シンボル間干渉歪）が増大するだけでなく磁気
記憶装置固有の非線形歪が大きくなり、従来技術による
線形等化器では歪の除去を達成できない。非線形歪の代
表的例は、読出データシンボルのピーク値の時間位置が
シフトするピークシフトである。
信号再生においては、読取ヘッド出力信号の歪を除去す
るために線形素子による線形等化器が従来から用いられ
てきた。この線形等化器は、低密度のディジタル信号記
憶装置における信号再生においては有効であった。しか
し高密度記憶装置における信号再生においては、データ
シンボル相互間の干渉（Intersymbol Interference）に
よる歪（シンボル間干渉歪）が増大するだけでなく磁気
記憶装置固有の非線形歪が大きくなり、従来技術による
線形等化器では歪の除去を達成できない。非線形歪の代
表的例は、読出データシンボルのピーク値の時間位置が
シフトするピークシフトである。
【０００３】このようなシンボル間干渉歪や非線形歪を
含む読出出力信号を等化する手段としては、Ｇ．Ｄａｖ
ｉｄ ＦＯＲＮＥＹ，ＪＲ，“Ｍａｘｉｍｕｍ−Ｌｉｋ
ｅｌｉｈｏｏｄ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉ
ｏｎ ｏｆ ＤｉｇｉｔａｌＳｅｑｅｎｃｅｓ ｉｎ
ｔｈｅ Ｐｒｅｓｅｎｃｅ ｏｆ Ｉｎｔｅｒｓｙｍｂ
ｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ，”ＩＥＥＥ Ｔｒａ
ｎｓ．Ｉｎｆｏｒｍ．Ｔｈｅｏｒｙ，ｖｏｌ．ＩＴ−１
８，Ｎｏ．３，Ｍａｙ．１９７２に提案されたビタビア
ルゴリズムを用いた等化器がある。この等化器に用いら
れている手法は、読出出力信号である入力ディジタル信
号に対し種々のシンボル系列における歪を含む推定値信
号を用意しておき、トレリス遷移図上において推定値信
号の総和と入力ディジタル信号のシンボル系列との誤差
の総和が最も小さい推定シンボル系列を等化出力シンボ
ル系列とする方式である。
含む読出出力信号を等化する手段としては、Ｇ．Ｄａｖ
ｉｄ ＦＯＲＮＥＹ，ＪＲ，“Ｍａｘｉｍｕｍ−Ｌｉｋ
ｅｌｉｈｏｏｄ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉ
ｏｎ ｏｆ ＤｉｇｉｔａｌＳｅｑｅｎｃｅｓ ｉｎ
ｔｈｅ Ｐｒｅｓｅｎｃｅ ｏｆ Ｉｎｔｅｒｓｙｍｂ
ｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ，”ＩＥＥＥ Ｔｒａ
ｎｓ．Ｉｎｆｏｒｍ．Ｔｈｅｏｒｙ，ｖｏｌ．ＩＴ−１
８，Ｎｏ．３，Ｍａｙ．１９７２に提案されたビタビア
ルゴリズムを用いた等化器がある。この等化器に用いら
れている手法は、読出出力信号である入力ディジタル信
号に対し種々のシンボル系列における歪を含む推定値信
号を用意しておき、トレリス遷移図上において推定値信
号の総和と入力ディジタル信号のシンボル系列との誤差
の総和が最も小さい推定シンボル系列を等化出力シンボ
ル系列とする方式である。
【０００４】この方式は、非線形歪を含むディジタル信
号の等化に高性能を示すが、演算量が多くなり、ディジ
タルＶＴＲのように高密度高速記憶装置の読出出力の等
化には不適である。
号の等化に高性能を示すが、演算量が多くなり、ディジ
タルＶＴＲのように高密度高速記憶装置の読出出力の等
化には不適である。
【０００５】このビタビアルゴリズムによる等化法（以
下、ビタビ復号法という）の演算量を削減する方法とし
て、この手法に後述の判定帰還型等化器の手法を組み合
わせた両者の中間的特性を持つ方式が提案されている
（Ａｌｅｘａｎｄｒａ Ｄｕｅｌ−Ｈａｌｌｅｎ ｅｔ
ａｌ，“Ｄｅｌａｙｅｄ Ｄｅｃｉｓｉｏｎ−Ｆｅｅ
ｄｂａｃｋ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏ
ｎ，”ＩＥＥＥ Ｔｒａｎ．ｃｏｍｍｕ．ｐｐ．４２
８，ｖｏｌ３７，Ｍａｙ．１９８９参照）。この方式
は、インパルス応答のプリカーサ成分を含む前半部分は
ビタビ等化法と同様な等化法で等化し、後半部分は判定
帰還型等化法と同様な等化法で等化するようにしたもの
で、演算量を大幅に削減することができるが、等化能力
がビタビ復号法に比べ若干劣ること、除去できる歪が線
形歪に限られることなどの問題がある。
下、ビタビ復号法という）の演算量を削減する方法とし
て、この手法に後述の判定帰還型等化器の手法を組み合
わせた両者の中間的特性を持つ方式が提案されている
（Ａｌｅｘａｎｄｒａ Ｄｕｅｌ−Ｈａｌｌｅｎ ｅｔ
ａｌ，“Ｄｅｌａｙｅｄ Ｄｅｃｉｓｉｏｎ−Ｆｅｅ
ｄｂａｃｋ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏ
ｎ，”ＩＥＥＥ Ｔｒａｎ．ｃｏｍｍｕ．ｐｐ．４２
８，ｖｏｌ３７，Ｍａｙ．１９８９参照）。この方式
は、インパルス応答のプリカーサ成分を含む前半部分は
ビタビ等化法と同様な等化法で等化し、後半部分は判定
帰還型等化法と同様な等化法で等化するようにしたもの
で、演算量を大幅に削減することができるが、等化能力
がビタビ復号法に比べ若干劣ること、除去できる歪が線
形歪に限られることなどの問題がある。
【０００６】線形歪のみならず非線形歪も除去できる判
定帰還等化法による等化器も提案されている（Ｋｅｖｉ
ｎ Ｆｉｓｈｅｒ，Ｊｏｈｎ Ｃｉｏｆｆｉ，ａｎｄ
Ｃ．Ｍ．Ｍｅｌａｓ，“Ａｎ Ａｄａｐｔｉｖｅ ＤＦ
Ｅ ｆｏｒ Ｓｔｏｒａｇｅｃｈａｎｎｅｌｓ Ｓｕｆ
ｆｅｒｉｎｇ ｆｒｏｍ ＮｏｎｌｉｎｅａｒＩＳ
Ｉ，”Ｇｌｏｂａｌｃｏｍ １９８９ ，５３．７．１
参照）。この方式では、入力ディジタル信号に対し種々
のポストカーサを含むシンボル系列における歪を含む推
定値信号をＲＡＭのメモリテーブルに格納しておき、入
力ディジタル信号とＲＡＭにおける推定値信号との誤差
が最も少なくなるシンボル系列におけるシンボルを推定
シンボルとして出力する。この方式は、ＲＡＭの内容を
入力ディジタル信号で逐次更新することにより、歪の時
間的変動にも追従できる特徴を有している。しかし、判
定帰還型等化法の性質上、インパルス応答のプリカーサ
成分からの非線形歪は除去できない。
定帰還等化法による等化器も提案されている（Ｋｅｖｉ
ｎ Ｆｉｓｈｅｒ，Ｊｏｈｎ Ｃｉｏｆｆｉ，ａｎｄ
Ｃ．Ｍ．Ｍｅｌａｓ，“Ａｎ Ａｄａｐｔｉｖｅ ＤＦ
Ｅ ｆｏｒ Ｓｔｏｒａｇｅｃｈａｎｎｅｌｓ Ｓｕｆ
ｆｅｒｉｎｇ ｆｒｏｍ ＮｏｎｌｉｎｅａｒＩＳ
Ｉ，”Ｇｌｏｂａｌｃｏｍ １９８９ ，５３．７．１
参照）。この方式では、入力ディジタル信号に対し種々
のポストカーサを含むシンボル系列における歪を含む推
定値信号をＲＡＭのメモリテーブルに格納しておき、入
力ディジタル信号とＲＡＭにおける推定値信号との誤差
が最も少なくなるシンボル系列におけるシンボルを推定
シンボルとして出力する。この方式は、ＲＡＭの内容を
入力ディジタル信号で逐次更新することにより、歪の時
間的変動にも追従できる特徴を有している。しかし、判
定帰還型等化法の性質上、インパルス応答のプリカーサ
成分からの非線形歪は除去できない。
【０００７】
【発明が解決しようとする課題】上述した従来の非線形
歪を除去できる等化器は、ビタビ復号法を用いた等化器
では演算量が多くなり、ディジタルＶＴＲのように高密
度高速記憶装置の読出出力の等化には不適であり、ま
た、判定帰還等化法による等化器ではインパルス応答の
プリカーサ成分からの非線形歪は除去できないなど、い
ずれも実用上大きな問題点を有していた。
歪を除去できる等化器は、ビタビ復号法を用いた等化器
では演算量が多くなり、ディジタルＶＴＲのように高密
度高速記憶装置の読出出力の等化には不適であり、ま
た、判定帰還等化法による等化器ではインパルス応答の
プリカーサ成分からの非線形歪は除去できないなど、い
ずれも実用上大きな問題点を有していた。
【０００８】本発明の目的は、ディジタル信号の高密度
磁気記憶装置からの読出出力に含まれるシンボル間干渉
歪および非線形歪を除去できる等化器を提供することに
あり、特に従来技術によるビタビ復号法に比べ少ない演
算量で同等の等化能力を備えるとともに歪の時間的変化
にも追従できる適応型自動等化器を提供することにあ
る。
磁気記憶装置からの読出出力に含まれるシンボル間干渉
歪および非線形歪を除去できる等化器を提供することに
あり、特に従来技術によるビタビ復号法に比べ少ない演
算量で同等の等化能力を備えるとともに歪の時間的変化
にも追従できる適応型自動等化器を提供することにあ
る。
【０００９】
【課題を解決するための手段】第１の発明は、Ｍ値ディ
ジタル信号（Ｍは２以上の整数）であってｎ個のデータ
シンボル（ｎは１以上の整数）にわたりインパルス応答
の広がるシンボル間干渉による歪を含む入力ディジタル
信号と、この入力信号に対応するＭm 個（ｍは１以上ｎ
以下の整数）の推定値信号の各々と前記入力信号との間
の誤差をそれぞれ表す複数の誤差信号を生ずる誤差検出
器と、前記複数の誤差信号をブランチメトリックとして
ビタビアルゴリズムに基づき等化対象のｎシンボル長の
シンボル系列について等化を行い前記入力信号に対する
等化推定シンボルを出力するとともにビタビ遷移図のｎ
−ｍシンボル長のパス履歴を等化アドレス信号として出
力するビタビ復号器と、前記ビタビ遷移図に基づく等化
アドレス信号とｍシンボル長の遷移シンボル系列とから
成る前記Ｍm 個の推定値信号アドレスを順次出力するア
ドレス制御器と、前記アドレス制御器から前記Ｍm 個の
推定値信号アドレスを順次受信し前記推定値信号アドレ
スに対応のＭm 個の前記推定値信号を順次前記誤差検出
器へ出力する推定値信号記憶器とを含むことを特徴とす
る。
ジタル信号（Ｍは２以上の整数）であってｎ個のデータ
シンボル（ｎは１以上の整数）にわたりインパルス応答
の広がるシンボル間干渉による歪を含む入力ディジタル
信号と、この入力信号に対応するＭm 個（ｍは１以上ｎ
以下の整数）の推定値信号の各々と前記入力信号との間
の誤差をそれぞれ表す複数の誤差信号を生ずる誤差検出
器と、前記複数の誤差信号をブランチメトリックとして
ビタビアルゴリズムに基づき等化対象のｎシンボル長の
シンボル系列について等化を行い前記入力信号に対する
等化推定シンボルを出力するとともにビタビ遷移図のｎ
−ｍシンボル長のパス履歴を等化アドレス信号として出
力するビタビ復号器と、前記ビタビ遷移図に基づく等化
アドレス信号とｍシンボル長の遷移シンボル系列とから
成る前記Ｍm 個の推定値信号アドレスを順次出力するア
ドレス制御器と、前記アドレス制御器から前記Ｍm 個の
推定値信号アドレスを順次受信し前記推定値信号アドレ
スに対応のＭm 個の前記推定値信号を順次前記誤差検出
器へ出力する推定値信号記憶器とを含むことを特徴とす
る。
【００１０】第２の発明は、Ｍ値ディジタル信号（Ｍは
２以上の整数）であってｎ個のデータシンボル（ｎは１
以上の整数）にわたりインパルス応答の広がるシンボル
間干渉による歪を含む入力ディジタル信号と、この入力
信号に対応するＭm 個（ｍは１以上ｎ以下の整数）の推
定値信号の各々と前記入力信号との間の誤差をそれぞれ
表す複数の誤差信号を生ずる誤差検出器と、前記複数の
誤差信号をブランチメトリックとしてビタビアルゴリズ
ムに基づき等化対象のｎシンボル長のシンボル系列につ
いて等化を行い前記入力信号に対する等化推定シンボル
を出力するとともにビタビ遷移図のｎ−ｍシンボル長の
パス履歴を等化アドレス信号として出力しさらに修正対
象の第一の推定値信号の修正アドレス信号を出力するビ
タビ復号器と、前記等化アドレス信号および前記修正ア
ドレス信号のいずれかを選択して出力し前記等化アドレ
ス信号を選択した場合は前記ビタビ遷移図に基づいた等
化アドレス信号とｍシンボル長の遷移シンボル系列から
成る前記Ｍm 個の推定値信号アドレスを順次出力するア
ドレス制御器と、前記入力信号および前記第一の推定値
信号を予め定めたアルゴリズムによりプロセスして第二
の推定値信号を出力する修正器と、前記アドレス制御器
から順次受信する前記Ｍm 個の推定値信号アドレスに応
答して前記推定値信号アドレス対応の前記Ｍm 個の推定
値信号を前記誤差検出器に順次出力し前記アドレス制御
器から受信する前記修正アドレス信号に応答して前記修
正器へ前記第一の推定値信号を出力し前記第二の推定値
信号に応答して前記修正アドレス信号に基く前記第一の
推定値信号を更新する推定値信号記憶器とを含むことを
特徴とする。
２以上の整数）であってｎ個のデータシンボル（ｎは１
以上の整数）にわたりインパルス応答の広がるシンボル
間干渉による歪を含む入力ディジタル信号と、この入力
信号に対応するＭm 個（ｍは１以上ｎ以下の整数）の推
定値信号の各々と前記入力信号との間の誤差をそれぞれ
表す複数の誤差信号を生ずる誤差検出器と、前記複数の
誤差信号をブランチメトリックとしてビタビアルゴリズ
ムに基づき等化対象のｎシンボル長のシンボル系列につ
いて等化を行い前記入力信号に対する等化推定シンボル
を出力するとともにビタビ遷移図のｎ−ｍシンボル長の
パス履歴を等化アドレス信号として出力しさらに修正対
象の第一の推定値信号の修正アドレス信号を出力するビ
タビ復号器と、前記等化アドレス信号および前記修正ア
ドレス信号のいずれかを選択して出力し前記等化アドレ
ス信号を選択した場合は前記ビタビ遷移図に基づいた等
化アドレス信号とｍシンボル長の遷移シンボル系列から
成る前記Ｍm 個の推定値信号アドレスを順次出力するア
ドレス制御器と、前記入力信号および前記第一の推定値
信号を予め定めたアルゴリズムによりプロセスして第二
の推定値信号を出力する修正器と、前記アドレス制御器
から順次受信する前記Ｍm 個の推定値信号アドレスに応
答して前記推定値信号アドレス対応の前記Ｍm 個の推定
値信号を前記誤差検出器に順次出力し前記アドレス制御
器から受信する前記修正アドレス信号に応答して前記修
正器へ前記第一の推定値信号を出力し前記第二の推定値
信号に応答して前記修正アドレス信号に基く前記第一の
推定値信号を更新する推定値信号記憶器とを含むことを
特徴とする。
【００１１】また、第３の発明は、Ｍ値ディジタル信号
（Ｍは２以上の整数）であってｎ個のデータシンボル
（ｎは１以上の整数）にわたりインパルス応答が広がる
シンボル間干渉による歪を含む入力ディジタル信号と、
この入力信号に対応するＭm 個（ｍは１以上ｎ以下の整
数）の推定値信号の各々と前記入力信号との間の誤差を
それぞれ表す複数の誤差信号を生ずる誤差検出器と、前
記複数の誤差信号をブランチメトリックとしてビタビア
ルゴリズムに基づき等化対象のｎシンボル長のシンボル
系列について等化を行い前記入力信号に対する等化推定
シンボルを出力するとともにビタビ遷移図のｎ−ｍシン
ボル長のパス履歴を等化アドレス信号として出力するビ
タビ復号器と、ｎ−ｍシンボルをアドレスとするＭm 個
の記憶部を備え前記等化アドレス信号に応答して前記等
化アドレス信号をアドレスとして前記Ｍm 個の記憶部か
ら前記Ｍm 個の推定値信号を前記誤差検出器へ出力する
推定値信号記憶器とを含むことを特徴とする。
（Ｍは２以上の整数）であってｎ個のデータシンボル
（ｎは１以上の整数）にわたりインパルス応答が広がる
シンボル間干渉による歪を含む入力ディジタル信号と、
この入力信号に対応するＭm 個（ｍは１以上ｎ以下の整
数）の推定値信号の各々と前記入力信号との間の誤差を
それぞれ表す複数の誤差信号を生ずる誤差検出器と、前
記複数の誤差信号をブランチメトリックとしてビタビア
ルゴリズムに基づき等化対象のｎシンボル長のシンボル
系列について等化を行い前記入力信号に対する等化推定
シンボルを出力するとともにビタビ遷移図のｎ−ｍシン
ボル長のパス履歴を等化アドレス信号として出力するビ
タビ復号器と、ｎ−ｍシンボルをアドレスとするＭm 個
の記憶部を備え前記等化アドレス信号に応答して前記等
化アドレス信号をアドレスとして前記Ｍm 個の記憶部か
ら前記Ｍm 個の推定値信号を前記誤差検出器へ出力する
推定値信号記憶器とを含むことを特徴とする。
【００１２】さらに、第４の発明は、Ｍ値ディジタル信
号（Ｍは２以上の整数）であってｎ個のデータシンボル
（ｎは１以上の整数）にわたりインパルス応答が広がる
シンボル間干渉により歪を含む入力ディシタル信号と、
この入力信号に対応するＭm個（ｍは１以上ｎ以下の整
数）の推定値信号の各々と前記入力信号との間の誤差を
それそれ表す複数の誤差信号を生ずる誤差検出器と、前
記複数の誤差信号をブランチメトリックとしてビタビア
ルゴリズムに基づき等化対象のｎシンボル長のシンボル
系列について等化を行い前記受信信号に対する等化推定
シンボルを出力するとともにビタビ遷移図のｎ−ｍシン
ボル長のパス履歴を等化アドレス信号として出力しさら
に修正対象の第一の推定値信号の修正アドレス信号を出
力するビタビ復号器と、前記等化アドレス信号および前
記修正アドレス信号を出力するアドレス制御器と、ｎ−
ｍシンボルをアドレスとするＭm 個の記憶部を備え、前
記アドレス制御器からの前記等化アドレス信号に応答し
前記等化アドレス信号をアドレスとして前記Ｍm 個の記
憶部から前記Ｍm 個の推定値信号を前記誤差検出器へ並
列に出力し、前記アドレス制御器からの前記修正アドレ
ス信号に応答して前記修正アドレス信号の下位ｎ−ｍシ
ンボルをアドレスとする前記Ｍm 個の記憶部から前記修
正アドレス信号の上位ｍシンボルによって選択された前
記推定値信号を修正器へ出力し、第二の推定値信号に応
答して前記修正アドレス信号に基づき前記第一の推定値
信号を更新する推定値信号記憶器と、（Ｍm+1 ）個の前
記推定値信号から前記修正アドレス信号により前記第一
の推定値信号を選択し前記入力信号と選択された前記第
一の推定値信号を用いて予め定められたアルゴリズムに
より前記第二の推定値信号を出力する修正器とを含むこ
とを特徴とする。
号（Ｍは２以上の整数）であってｎ個のデータシンボル
（ｎは１以上の整数）にわたりインパルス応答が広がる
シンボル間干渉により歪を含む入力ディシタル信号と、
この入力信号に対応するＭm個（ｍは１以上ｎ以下の整
数）の推定値信号の各々と前記入力信号との間の誤差を
それそれ表す複数の誤差信号を生ずる誤差検出器と、前
記複数の誤差信号をブランチメトリックとしてビタビア
ルゴリズムに基づき等化対象のｎシンボル長のシンボル
系列について等化を行い前記受信信号に対する等化推定
シンボルを出力するとともにビタビ遷移図のｎ−ｍシン
ボル長のパス履歴を等化アドレス信号として出力しさら
に修正対象の第一の推定値信号の修正アドレス信号を出
力するビタビ復号器と、前記等化アドレス信号および前
記修正アドレス信号を出力するアドレス制御器と、ｎ−
ｍシンボルをアドレスとするＭm 個の記憶部を備え、前
記アドレス制御器からの前記等化アドレス信号に応答し
前記等化アドレス信号をアドレスとして前記Ｍm 個の記
憶部から前記Ｍm 個の推定値信号を前記誤差検出器へ並
列に出力し、前記アドレス制御器からの前記修正アドレ
ス信号に応答して前記修正アドレス信号の下位ｎ−ｍシ
ンボルをアドレスとする前記Ｍm 個の記憶部から前記修
正アドレス信号の上位ｍシンボルによって選択された前
記推定値信号を修正器へ出力し、第二の推定値信号に応
答して前記修正アドレス信号に基づき前記第一の推定値
信号を更新する推定値信号記憶器と、（Ｍm+1 ）個の前
記推定値信号から前記修正アドレス信号により前記第一
の推定値信号を選択し前記入力信号と選択された前記第
一の推定値信号を用いて予め定められたアルゴリズムに
より前記第二の推定値信号を出力する修正器とを含むこ
とを特徴とする。
【００１３】最後に、第５の発明は、請求項１，２，３
または４において、前記入力信号が２値ディジタル信号
（すなわちＭ＝２）であり、前記ｎを３、ｍを２とする
ことを特徴とする。
または４において、前記入力信号が２値ディジタル信号
（すなわちＭ＝２）であり、前記ｎを３、ｍを２とする
ことを特徴とする。
【００１４】
【作用】次に、本発明の等化動作原理を入力信号のモデ
ル（等化原理モデル）により説明する。この等化原理モ
デルは、インパルス応答のプリカーサ成分が１シンボル
長でポストカーサ成分も１シンボル長である場合を想定
し、さらに等化器への入力信号を次のように仮定する。
ル（等化原理モデル）により説明する。この等化原理モ
デルは、インパルス応答のプリカーサ成分が１シンボル
長でポストカーサ成分も１シンボル長である場合を想定
し、さらに等化器への入力信号を次のように仮定する。
【００１５】２値符号のデータシンボル系列から成る入
力信号は、図１に示す回路により線形歪が加えられ、さ
らに図２に示す特性を有する非線形素子により非線形歪
が加えられる。この線形歪の加わったインパルス応答信
号系列を図３に示す。さらに、入力データシンボル系列
ａn に線形歪の加わった出力ｂn （図１参照）に非線形
歪の加わった出力ｃn （図２参照）の値を表１に示す。
表１に示すように出力ｃn は３シンボルａn-2 ，
ａn-1 ，およびａn の組合せで決まるので、出力ｃnと
してありうる値は２3 ＝８種類である。
力信号は、図１に示す回路により線形歪が加えられ、さ
らに図２に示す特性を有する非線形素子により非線形歪
が加えられる。この線形歪の加わったインパルス応答信
号系列を図３に示す。さらに、入力データシンボル系列
ａn に線形歪の加わった出力ｂn （図１参照）に非線形
歪の加わった出力ｃn （図２参照）の値を表１に示す。
表１に示すように出力ｃn は３シンボルａn-2 ，
ａn-1 ，およびａn の組合せで決まるので、出力ｃnと
してありうる値は２3 ＝８種類である。
【００１６】
【表１】
【００１７】図４に示した本発明の等化器の基本的構成
において、ＲＡＭテーブル１１には上述の表１の内容が
格納されている。
において、ＲＡＭテーブル１１には上述の表１の内容が
格納されている。
【００１８】図５に示す入力シンボル系列ａ-2〜ａ
7 “0,0,0,1,1,0,1,0,0,0 ”は歪により図６に示すシン
ボル系列ｃ1 〜ｃ7 “0.1, 1.3, 1.5, 0.4, 1, 0.2, 0
”に変化し、その変化した信号が等化器に入る。
7 “0,0,0,1,1,0,1,0,0,0 ”は歪により図６に示すシン
ボル系列ｃ1 〜ｃ7 “0.1, 1.3, 1.5, 0.4, 1, 0.2, 0
”に変化し、その変化した信号が等化器に入る。
【００１９】データシンボルが入力される度に、図４に
示すブランチメトリック生成部１２によって、入力シン
ボルａn とＲＡＭテーブルからの出力Ｃn との差の２乗
値がブランチメトリックとして求められる。ＲＡＭテー
ブル１１からの信号として、上述の表１に示す８種類の
うちの４つが選択される。４つが選択される理由は、ビ
タビ演算部にて、パス履歴により既知となるシンボルａ
n-2 を用いることにより、シンボルａn-1 ，ａn の組合
せについてビタビ復号を行う場合と同じトレリス遷移図
で等化が行えるからである。
示すブランチメトリック生成部１２によって、入力シン
ボルａn とＲＡＭテーブルからの出力Ｃn との差の２乗
値がブランチメトリックとして求められる。ＲＡＭテー
ブル１１からの信号として、上述の表１に示す８種類の
うちの４つが選択される。４つが選択される理由は、ビ
タビ演算部にて、パス履歴により既知となるシンボルａ
n-2 を用いることにより、シンボルａn-1 ，ａn の組合
せについてビタビ復号を行う場合と同じトレリス遷移図
で等化が行えるからである。
【００２０】ブランチメトリック生成部により求められ
た４つのブランチメトリックはビタビ演算部でビタビア
ルゴリズムに基いた等化を行う。ただしシンボルａn-2
は、図７，図８に示すトレリス遷移図において、状態Ｓ
n,0 （添字の初めのn は時刻を示し、後の0 はパスメト
リックの状態を示している。）または状態Ｓn,1 へ接続
されるブランチが状態Ｓn-1,0 から来ているときは０と
し、状態Ｓn-1,1 から来ているときは１とする。
た４つのブランチメトリックはビタビ演算部でビタビア
ルゴリズムに基いた等化を行う。ただしシンボルａn-2
は、図７，図８に示すトレリス遷移図において、状態Ｓ
n,0 （添字の初めのn は時刻を示し、後の0 はパスメト
リックの状態を示している。）または状態Ｓn,1 へ接続
されるブランチが状態Ｓn-1,0 から来ているときは０と
し、状態Ｓn-1,1 から来ているときは１とする。
【００２１】図６のシンボル系列をビタビアルゴリズム
により等化した結果を、ブランチメトリックおよびパス
メトリックの値について表２に、またトレリス遷移図に
ついて図９に示す。
により等化した結果を、ブランチメトリックおよびパス
メトリックの値について表２に、またトレリス遷移図に
ついて図９に示す。
【００２２】
【表２】
【００２３】今、４つのブランチメトリックをｄn,0 か
らｄn,3 とする（ｄn,0 はＳn,0 とＳn+1,0 間、ｄn,1
はＳn,0 とＳn+1,1 間、ｄn,2 はＳn,1 とＳn+1,0 、ｄ
n,3はＳn,1 とＳn+1,1 間のブランチメトリックを表
す）。図９に示すように、出力ｃ1 （値0.1 ）が入力し
た時のブランチメトリックｄ1,0 は、シンボル系列（ａ
-1, ａ0 , ａ1 ）が（0,0,0 ）の場合の表１のｃ1 は
“0 ”なので、（0.1-0 ）の２乗、即ち0.01（表２，時
間１，ブランチ０の値）となる。ブランチメトリックｄ
1,1 は、シンボル系列（ａ-1, ａ0 , ａ1 ）が（0,0,1
）であるため、（0.1-0.1 ）の２乗で０（表２，時間
１，ブランチ１）となる。同様にして、全てのブランチ
メトリックの値を求めると表２の時間１から時間７まで
のようになる。
らｄn,3 とする（ｄn,0 はＳn,0 とＳn+1,0 間、ｄn,1
はＳn,0 とＳn+1,1 間、ｄn,2 はＳn,1 とＳn+1,0 、ｄ
n,3はＳn,1 とＳn+1,1 間のブランチメトリックを表
す）。図９に示すように、出力ｃ1 （値0.1 ）が入力し
た時のブランチメトリックｄ1,0 は、シンボル系列（ａ
-1, ａ0 , ａ1 ）が（0,0,0 ）の場合の表１のｃ1 は
“0 ”なので、（0.1-0 ）の２乗、即ち0.01（表２，時
間１，ブランチ０の値）となる。ブランチメトリックｄ
1,1 は、シンボル系列（ａ-1, ａ0 , ａ1 ）が（0,0,1
）であるため、（0.1-0.1 ）の２乗で０（表２，時間
１，ブランチ１）となる。同様にして、全てのブランチ
メトリックの値を求めると表２の時間１から時間７まで
のようになる。
【００２４】パスメトリックＳn,0 ，Ｓn,1 は次のよう
にして求める。最初に、Ｓ1,0 とＳ1,1 には０を入れて
おく。Ｓ2,0 は、Ｓ1,0 ＋ｄ1,0 とＳ1,1 ＋ｄ1,2 を比
較し、小さいを方を生き残りパスとして残し、他方を捨
てる。ここでは、Ｓ1,0 ＋ｄ1,0 ＝0.1 、Ｓ1,1 ＋ｄ
1,2 ＝0.81なので、Ｓ2,0 は0.1 となり、ｄ1,0 のパス
が生き残る。この操作を繰り返すことにより、図９に示
すような遷移が得られる。最後にトレースバックを行う
ことにより、入力シンボルの判定を行う。まず、Ｓ8,0
とＳ8,1 を比較し、小さい方を選択する。ここでは、Ｓ
8,0 の方が小さいのでＳ8,0 を選択し、更に６シンボル
分過去にさかのぼり、その時のパス（ａ-1，ａ0 ，
ａ1 ）＝（0,0,1 ）からａ0 ＝０が判定される。トレー
スバックは無限個のシンボル分行うことが理想的である
が、この実施例の構成では数シンボル分程度行えば充分
であることが知られている。ここでは、６シンボル分の
トレースバックを行う方式で構成されている。３シンボ
ルにわたって等化を行う上述の例は、従来のビタビ復号
法によれば２3 ＝８本のブランチメトリックを要すると
ころを、４本に縮退し、それだけ演算量を削減してい
る。縮退量が大きくなるほどこの効果は大きくなる。一
方、ＲＡＭ１１からのデータは、歪の時間的変化に対し
て、常に最適な等化ができるように値が更新される。即
ち、Ｒシンボル分遅延した判定出力シンボル系列を修正
ＲＡＭアドレス信号とした推定シンボル系列が出力され
る。テーブル修正部はＲ個前の入力データシンボルｃ
n-R と修正ＲＡＭアドレス信号で示されたＲＡＭテーブ
ルの値を用いて以下に示すアルゴリズムにより演算し、
ＲＡＭテーブルの元の修正ＲＡＭアドレスに書き込んで
修正する。 Ｘ←μｃn-R ＋（１−μ）Ｘ ここで、ＸはＲＡＭアドレスにおけるＲＡＭデータ、μ
は修正係数であり、０以上１以下の値を持つ。
にして求める。最初に、Ｓ1,0 とＳ1,1 には０を入れて
おく。Ｓ2,0 は、Ｓ1,0 ＋ｄ1,0 とＳ1,1 ＋ｄ1,2 を比
較し、小さいを方を生き残りパスとして残し、他方を捨
てる。ここでは、Ｓ1,0 ＋ｄ1,0 ＝0.1 、Ｓ1,1 ＋ｄ
1,2 ＝0.81なので、Ｓ2,0 は0.1 となり、ｄ1,0 のパス
が生き残る。この操作を繰り返すことにより、図９に示
すような遷移が得られる。最後にトレースバックを行う
ことにより、入力シンボルの判定を行う。まず、Ｓ8,0
とＳ8,1 を比較し、小さい方を選択する。ここでは、Ｓ
8,0 の方が小さいのでＳ8,0 を選択し、更に６シンボル
分過去にさかのぼり、その時のパス（ａ-1，ａ0 ，
ａ1 ）＝（0,0,1 ）からａ0 ＝０が判定される。トレー
スバックは無限個のシンボル分行うことが理想的である
が、この実施例の構成では数シンボル分程度行えば充分
であることが知られている。ここでは、６シンボル分の
トレースバックを行う方式で構成されている。３シンボ
ルにわたって等化を行う上述の例は、従来のビタビ復号
法によれば２3 ＝８本のブランチメトリックを要すると
ころを、４本に縮退し、それだけ演算量を削減してい
る。縮退量が大きくなるほどこの効果は大きくなる。一
方、ＲＡＭ１１からのデータは、歪の時間的変化に対し
て、常に最適な等化ができるように値が更新される。即
ち、Ｒシンボル分遅延した判定出力シンボル系列を修正
ＲＡＭアドレス信号とした推定シンボル系列が出力され
る。テーブル修正部はＲ個前の入力データシンボルｃ
n-R と修正ＲＡＭアドレス信号で示されたＲＡＭテーブ
ルの値を用いて以下に示すアルゴリズムにより演算し、
ＲＡＭテーブルの元の修正ＲＡＭアドレスに書き込んで
修正する。 Ｘ←μｃn-R ＋（１−μ）Ｘ ここで、ＸはＲＡＭアドレスにおけるＲＡＭデータ、μ
は修正係数であり、０以上１以下の値を持つ。
【００２５】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００２６】図１０は、本発明の等化器を含む磁気記録
回路のブロック図である。書き込み信号１３は、書き込
みヘッド１４によって高密度ディジタルＶＴＲの磁気テ
ープ１７上に記録される。磁気テープ１７上に記録され
た信号は、読み出しヘッド１５によって電流に変換され
れ、本発明の等化器１８に入力される。この読み出し信
号には、上記のとおり周波数帯域が制限されることによ
るシンボル間干渉や非線形特性による歪が含まれてい
る。
回路のブロック図である。書き込み信号１３は、書き込
みヘッド１４によって高密度ディジタルＶＴＲの磁気テ
ープ１７上に記録される。磁気テープ１７上に記録され
た信号は、読み出しヘッド１５によって電流に変換され
れ、本発明の等化器１８に入力される。この読み出し信
号には、上記のとおり周波数帯域が制限されることによ
るシンボル間干渉や非線形特性による歪が含まれてい
る。
【００２７】図１１に示した本発明の一実施例を示すブ
ロック図において、高密度ディジタルＶＴＲから読み出
された等化器１８へのディジタル信号は２値信号であ
り、またデータシンボル間干渉の長さは、インパルス応
答のプリカーサ成分が１シンボル長でポストカーサ成分
も１シンボル長であり、さらに推定値信号記憶器が１つ
の記憶部で構成されているものと仮定する。
ロック図において、高密度ディジタルＶＴＲから読み出
された等化器１８へのディジタル信号は２値信号であ
り、またデータシンボル間干渉の長さは、インパルス応
答のプリカーサ成分が１シンボル長でポストカーサ成分
も１シンボル長であり、さらに推定値信号記憶器が１つ
の記憶部で構成されているものと仮定する。
【００２８】図１２のタイムチャートを併せて参照する
と、まず、読出データシンボルすなわち前記線形歪およ
び非線形歪の加わった上記入力ディジタル信号のデータ
シンボルは振幅エンコーダ１０６により前記入力信号即
ち、前記読出シンボルの振幅のアナログ値を代表するバ
イナリー信号ｃn に変換される。図１３に示すように、
誤差検出器１０４は推定値信号記憶器１０１から順次出
力される４個の推定値信号出力を受け、エンコーダ１０
６からの入力信号と推定値信号記憶器１からの４個の出
力の各々との誤差を減算器１２１で算出する。減算器１
２１からの４個の誤差信号は、更に２乗演算器１２２で
その２乗値が求めれられ、レジスタ１２２Ａ〜１２２Ｃ
に一時的に記憶され、ビタビ復号器１０５に対してブラ
ンチメトリック（ｄn,0 、ｄn,1 、ｄn,2 、ｄn,3 ）と
して出力される。
と、まず、読出データシンボルすなわち前記線形歪およ
び非線形歪の加わった上記入力ディジタル信号のデータ
シンボルは振幅エンコーダ１０６により前記入力信号即
ち、前記読出シンボルの振幅のアナログ値を代表するバ
イナリー信号ｃn に変換される。図１３に示すように、
誤差検出器１０４は推定値信号記憶器１０１から順次出
力される４個の推定値信号出力を受け、エンコーダ１０
６からの入力信号と推定値信号記憶器１からの４個の出
力の各々との誤差を減算器１２１で算出する。減算器１
２１からの４個の誤差信号は、更に２乗演算器１２２で
その２乗値が求めれられ、レジスタ１２２Ａ〜１２２Ｃ
に一時的に記憶され、ビタビ復号器１０５に対してブラ
ンチメトリック（ｄn,0 、ｄn,1 、ｄn,2 、ｄn,3 ）と
して出力される。
【００２９】図１４に示すビタビ復号器１０５は誤差検
出器１０４からの出力をブランチメトリックとし、かつ
レジスタ１３１からの信号をパスメトリックとして図１
６に示す遷移図に基づいてビタビ復号を行う。図１６に
おいて、ｄn,0 （添字の始めのn は時刻を示し、後の0
はブランチメトリックの状態を示す。例えば、0 は“0
0”を示し3 は“11”の状態を示す。）からｄn,3 まで
がインパルス応答のプリカーサ成分と現時点成分から成
る状態“00”から“11”に対応するブランチメトリック
である。Ｓn,0 （添字の初めのn は時刻を示し、後の0
はパスメトリックの状態を示している。）からＳn,1 ま
でがパスメトリックである。各パスメトリックには、生
き残りパスによって決定されたインパルス応答のポスト
カーサ成分（“0 ”か“1 ”のいずれか）が対応してお
り、等化アドレス信号として用いられる。
出器１０４からの出力をブランチメトリックとし、かつ
レジスタ１３１からの信号をパスメトリックとして図１
６に示す遷移図に基づいてビタビ復号を行う。図１６に
おいて、ｄn,0 （添字の始めのn は時刻を示し、後の0
はブランチメトリックの状態を示す。例えば、0 は“0
0”を示し3 は“11”の状態を示す。）からｄn,3 まで
がインパルス応答のプリカーサ成分と現時点成分から成
る状態“00”から“11”に対応するブランチメトリック
である。Ｓn,0 （添字の初めのn は時刻を示し、後の0
はパスメトリックの状態を示している。）からＳn,1 ま
でがパスメトリックである。各パスメトリックには、生
き残りパスによって決定されたインパルス応答のポスト
カーサ成分（“0 ”か“1 ”のいずれか）が対応してお
り、等化アドレス信号として用いられる。
【００３０】再び図１４を参照すると、加算器１３２
は、レジスタ１３１からのパスメトリックとブランチメ
トリックを加算する。加算器１３２の出力は比較器１３
３で比較され、加算結果の小さい方が選択器１３４によ
り選択され、再びレジスタ１３１に格納される。さら
に、各比較器１３３では、選択した加算器１３２の出力
に対応した仮判定値を等化アドレスとして各シフトレジ
スタ１３５に出力するとともに、シフトレジスタ１３５
の内容の入れ替えを図１６のビタビ遷移図に基づいて行
うことにより、シフトレジスタにはパス履歴情報が格納
される。この結果、等化アドレス信号（ｐn-1,0 ，ｐ
n-1,1 ）が出力されるとともに、各シフトレジスタ１３
５へは、２状態それぞれに対応するこれまでに受けた受
信信号の推定データシンボルが格納される。
は、レジスタ１３１からのパスメトリックとブランチメ
トリックを加算する。加算器１３２の出力は比較器１３
３で比較され、加算結果の小さい方が選択器１３４によ
り選択され、再びレジスタ１３１に格納される。さら
に、各比較器１３３では、選択した加算器１３２の出力
に対応した仮判定値を等化アドレスとして各シフトレジ
スタ１３５に出力するとともに、シフトレジスタ１３５
の内容の入れ替えを図１６のビタビ遷移図に基づいて行
うことにより、シフトレジスタにはパス履歴情報が格納
される。この結果、等化アドレス信号（ｐn-1,0 ，ｐ
n-1,1 ）が出力されるとともに、各シフトレジスタ１３
５へは、２状態それぞれに対応するこれまでに受けた受
信信号の推定データシンボルが格納される。
【００３１】次に、図１４および図１５を参照してビタ
ビ復号におけるトレースバック操作を示す。ここで、ト
レースバックは６シンボル分行うものとする。まず、比
較器１３６は各レジスタ１３１からのパスメトリックの
比較を行い、最も小さい値を持つレジスタ１３１を検出
する。次に、その最も小さい値を持つレジスタ１３１に
対応するシフトレジスタ１３５に格納された６シンボル
過去の値（ｑn,0 またはｑn,1 ）を取り出し、選択器１
３７により最も確らしい推定シンボルａn-7 として出力
する。また、過去６シンボルから８シンボルまでの３シ
ンボルからなるシンボル系列（ａn-9 ，ａn-8 ，
ａn-7 ）は、修正アドレス信号として用いられる。後述
するように、このビタビ復号器１０５から出力される修
正アドレス信号（ａn-9 、ａn-8 、ａn-7 ）と修正器１
０２で求めた修正値を用いて、推定値信号記憶器１０１
の内容が修正される。
ビ復号におけるトレースバック操作を示す。ここで、ト
レースバックは６シンボル分行うものとする。まず、比
較器１３６は各レジスタ１３１からのパスメトリックの
比較を行い、最も小さい値を持つレジスタ１３１を検出
する。次に、その最も小さい値を持つレジスタ１３１に
対応するシフトレジスタ１３５に格納された６シンボル
過去の値（ｑn,0 またはｑn,1 ）を取り出し、選択器１
３７により最も確らしい推定シンボルａn-7 として出力
する。また、過去６シンボルから８シンボルまでの３シ
ンボルからなるシンボル系列（ａn-9 ，ａn-8 ，
ａn-7 ）は、修正アドレス信号として用いられる。後述
するように、このビタビ復号器１０５から出力される修
正アドレス信号（ａn-9 、ａn-8 、ａn-7 ）と修正器１
０２で求めた修正値を用いて、推定値信号記憶器１０１
の内容が修正される。
【００３２】次に、図１７を参照すると、アドレス制御
器１０３は、ビタビ復号器１０５からの修正アドレス信
号（ａn-9 、ａn-8 、ａn-7 ）または等化アドレス信号
（ｐn-1,0 ，ｐn-1,1 ）とカウンタ１５１の２ビット出
力を選択して推定値信号記憶器１０１にアドレス信号と
して出力する。この選択は、図１２に示すＳ１信号のタ
イミングで切り替られる。尚、ｐn-1,0 ，ｐn-1,1 とカ
ウンタ出力との組み合せは次の４通り即ち、
（Ｐn-1,0 ，０，０）、（Ｐn-1,0 ，０，１）、（Ｐ
n-1,1 ，１，０）、（Ｐn-1,1 ，１，１）である。ここ
で、図９の遷移図をモデルとし、パスメトリックＳ1,0
およびＳ1,1 は、ポストカーサの状態として、“0 ”,
“0 ”が対応しているものとする。Ｓ1,0のポストカー
サの状態“0 ”が等化アドレス信号としてビタビ復号器
１０５のｐn-1,0 から出力される。誤差検出器１０４で
ｄ1,0 を計算するために用いられる推定値信号を推定値
信号記憶器１０１から出力するために、アドレス制御器
１０３は推定値信号記憶器１０１に、この等化アドレス
信号とアドレス制御器１０３のカウンタ１５１からの出
力“00”によりアドレス信号“000 ”を出力する。同様
に、ｄ1,1 を求めるために、アドレス制御器１０３は等
化アドレス信号“0 ”とカウンタ１５１からの出力“0
1”により“001 ”を出力する。以下、ｄ1,2 からｄ
1,3 まで、アドレス制御器１０３は、“010 ”, “011
”を出力する。
器１０３は、ビタビ復号器１０５からの修正アドレス信
号（ａn-9 、ａn-8 、ａn-7 ）または等化アドレス信号
（ｐn-1,0 ，ｐn-1,1 ）とカウンタ１５１の２ビット出
力を選択して推定値信号記憶器１０１にアドレス信号と
して出力する。この選択は、図１２に示すＳ１信号のタ
イミングで切り替られる。尚、ｐn-1,0 ，ｐn-1,1 とカ
ウンタ出力との組み合せは次の４通り即ち、
（Ｐn-1,0 ，０，０）、（Ｐn-1,0 ，０，１）、（Ｐ
n-1,1 ，１，０）、（Ｐn-1,1 ，１，１）である。ここ
で、図９の遷移図をモデルとし、パスメトリックＳ1,0
およびＳ1,1 は、ポストカーサの状態として、“0 ”,
“0 ”が対応しているものとする。Ｓ1,0のポストカー
サの状態“0 ”が等化アドレス信号としてビタビ復号器
１０５のｐn-1,0 から出力される。誤差検出器１０４で
ｄ1,0 を計算するために用いられる推定値信号を推定値
信号記憶器１０１から出力するために、アドレス制御器
１０３は推定値信号記憶器１０１に、この等化アドレス
信号とアドレス制御器１０３のカウンタ１５１からの出
力“00”によりアドレス信号“000 ”を出力する。同様
に、ｄ1,1 を求めるために、アドレス制御器１０３は等
化アドレス信号“0 ”とカウンタ１５１からの出力“0
1”により“001 ”を出力する。以下、ｄ1,2 からｄ
1,3 まで、アドレス制御器１０３は、“010 ”, “011
”を出力する。
【００３３】推定値信号記憶器１０１は例えばＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｄｓｓ Ｍｅｍｏｒｙ）で構成
され、アドレス制御器１０３からのアドレス信号に応じ
て推定値信号を出力する。推定値信号記憶器１０１は、
アドレス制御器１０３の出力が例えば“０１１”の時は
受信信号のプリカーサ成分が“１”，現在シンボル成分
が“１”，ポストカーサ成分が“０”の状態に対する推
定値信号を出力する。同様に、アドレス制御器１０３の
出力が例えば“０１０”の時は上述のプリカーサ成分が
“０”，現在シンボル成分が“１”，ポストカーサ成分
が“０”の状態に対する推定値信号を出力する。推定値
信号記憶器１０１の構成の一例を図１８に示す。次に、
パスメトリックＳ2,0 を決定するために、ビタビ復号器
１０５はＳ1,0＋ｄ1,0 とＳ1,1 ＋ｄ1,2 を比較し、値
の小さい方を選択する。この場合、Ｓ1,0 ＋ｄ1,0 の方
を選択したとする。この時、Ｓ2,0 のポストカーサの状
態は、ｄ1,0 の受信信号が“0 ”であると仮定している
ので“0 ”となる。同様にして、Ｓ2,1 のポストカーサ
の状態は、ｄ1,1 が選択されると仮定すると、“0 ”と
なる。以下、同様にしてパスメトリックとブランチメト
リックが計算され、各時間におけるパスメトリック対応
のポストカーサの状態が求まる。
（Ｒａｎｄｏｍ Ａｃｃｄｓｓ Ｍｅｍｏｒｙ）で構成
され、アドレス制御器１０３からのアドレス信号に応じ
て推定値信号を出力する。推定値信号記憶器１０１は、
アドレス制御器１０３の出力が例えば“０１１”の時は
受信信号のプリカーサ成分が“１”，現在シンボル成分
が“１”，ポストカーサ成分が“０”の状態に対する推
定値信号を出力する。同様に、アドレス制御器１０３の
出力が例えば“０１０”の時は上述のプリカーサ成分が
“０”，現在シンボル成分が“１”，ポストカーサ成分
が“０”の状態に対する推定値信号を出力する。推定値
信号記憶器１０１の構成の一例を図１８に示す。次に、
パスメトリックＳ2,0 を決定するために、ビタビ復号器
１０５はＳ1,0＋ｄ1,0 とＳ1,1 ＋ｄ1,2 を比較し、値
の小さい方を選択する。この場合、Ｓ1,0 ＋ｄ1,0 の方
を選択したとする。この時、Ｓ2,0 のポストカーサの状
態は、ｄ1,0 の受信信号が“0 ”であると仮定している
ので“0 ”となる。同様にして、Ｓ2,1 のポストカーサ
の状態は、ｄ1,1 が選択されると仮定すると、“0 ”と
なる。以下、同様にしてパスメトリックとブランチメト
リックが計算され、各時間におけるパスメトリック対応
のポストカーサの状態が求まる。
【００３４】トレースバックは以下のようにして行う。
【００３５】パスメトリックＳ8,0 からＳ8,1 までが得
られる度に、比較器１３６（図１５）はＳ8,0 からＳ8
,1 のどちらか小さい値を持つパスメトリックを選択
し、６シンボル分さかのぼる。このトレースバックによ
り、ｄ1,1 のパスが確定したとする。ｄ1,1 は、ａ0 を
０と仮定しているので、判定出力シンボルとしてａ0 は
０となる。修正アドレス信号ａ0 ，ａ-1，ａ-2によっ
て、推定値信号記憶器１０１のｄ0,0 を求めるときに用
いた推定値信号が修正される。
られる度に、比較器１３６（図１５）はＳ8,0 からＳ8
,1 のどちらか小さい値を持つパスメトリックを選択
し、６シンボル分さかのぼる。このトレースバックによ
り、ｄ1,1 のパスが確定したとする。ｄ1,1 は、ａ0 を
０と仮定しているので、判定出力シンボルとしてａ0 は
０となる。修正アドレス信号ａ0 ，ａ-1，ａ-2によっ
て、推定値信号記憶器１０１のｄ0,0 を求めるときに用
いた推定値信号が修正される。
【００３６】次に、図１９に示すように、修正器１０２
における遅延器１７１は、シフトレジスタにより入力信
号を７シンボル分遅延させる。この遅延により、遅延器
１７１の出力と、ビタビ復号器１０５からの修正アドレ
ス信号とが同期する。この遅延器１７１の出力と前記ビ
タビ復号器１０５からの修正アドレス信号に基づいた推
定値信号記憶器１０１の出力を用いて演算器１７２で演
算を行い推定値信号記憶器１０１の推定値信号を修正す
る。この演算器１７２の演算方法として、例えば次のよ
うな式を用いる。
における遅延器１７１は、シフトレジスタにより入力信
号を７シンボル分遅延させる。この遅延により、遅延器
１７１の出力と、ビタビ復号器１０５からの修正アドレ
ス信号とが同期する。この遅延器１７１の出力と前記ビ
タビ復号器１０５からの修正アドレス信号に基づいた推
定値信号記憶器１０１の出力を用いて演算器１７２で演
算を行い推定値信号記憶器１０１の推定値信号を修正す
る。この演算器１７２の演算方法として、例えば次のよ
うな式を用いる。
【００３７】 Ｄ←（１−α）×Ｄ＋α×Ｘ （１） ここで、Ｄは推定値信号記憶器１の出力、αは修正係数
（０≦α≦１）、Ｘは遅延器１２の出力である。
（０≦α≦１）、Ｘは遅延器１２の出力である。
【００３８】以上の操作により、プリカーサ成分と現在
シンボル成分とポストカーサ成分の計３シンボルを用い
て非線形歪を含む受信信号を等化することができる。
シンボル成分とポストカーサ成分の計３シンボルを用い
て非線形歪を含む受信信号を等化することができる。
【００３９】図２０を参照すると、この図に示したこの
発明のもう一つの実施例においては、推定値信号記憶器
１８１は複数の記憶部によって構成され、また修正器１
８２はビタビ復号器１８５から修正アドレス信号を直接
に受けるように構成してある。
発明のもう一つの実施例においては、推定値信号記憶器
１８１は複数の記憶部によって構成され、また修正器１
８２はビタビ復号器１８５から修正アドレス信号を直接
に受けるように構成してある。
【００４０】図２１は、図２０の実施例における推定値
信号記憶器１８１が４個のＲＡＭ１９１から構成されて
いる場合を示す。各ＲＡＭ１９１からは、それぞれ並列
にインパルス応答のプリカーサ成分と現在シンボル成分
とポストカーサ成分の状態に対応した推定値信号が出力
され、誤差検出器１８４および修正器１８２に入力され
る。
信号記憶器１８１が４個のＲＡＭ１９１から構成されて
いる場合を示す。各ＲＡＭ１９１からは、それぞれ並列
にインパルス応答のプリカーサ成分と現在シンボル成分
とポストカーサ成分の状態に対応した推定値信号が出力
され、誤差検出器１８４および修正器１８２に入力され
る。
【００４１】誤差検出器１８４は、図２２に示すよう
に、２2 個の減算器２０１と２乗演算器２０２から構成
される。各減算器２０１は、各記憶部１９１の出力と入
力信号の差を求め、各２乗演算器２０２がこの差の２乗
値を求め、ブランチメトリックとしてビタビ復号器１８
５へ出力する。ビタビ復号器１８５では、図１１の推定
値信号記憶器１０１が１個の記憶部で構成されているビ
タビ復号器１０５と同じタイミングで同じ処理が行わ
れ、最も確からしい推定値と等化アドレスと修正アドレ
ス信号が出力される。また、図２３に示すように、修正
器１８２において、遅延器２１１で７シンボル分の遅延
を行う。この遅延により、遅延器２１１の出力信号と、
ビタビ復号器１８５から出力される修正アドレス信号と
が同期する。修正を行う推定値信号の選択は、選択器２
１２でビタビ復号器１８５の修正アドレス信号の先頭の
２シンボル（ａn-7 ，ａn-8 ）を用いて４種類のＲＡＭ
１９１の出力の１つを選択する。遅延器２１１の出力と
選択器２１２の出力は、演算器２１３における演算にか
けられ推定値信号の修正が行われる。演算方法として前
述の式（１）と同じ式が適用される。演算器２１３の出
力Y0 〜Y3 は、修正器１８２からのａn-7 ，ａn-8 を
基にして出力される書き込み信号（W0，W1 ,W2 ,W3 ）
により４個の記憶部１９１の１つへ書き込まれる。この
操作により、推定値信号が更新される。以上の操作によ
り、プリカーサ成分と現在シンボル成分とポストカーサ
成分の計３シンボルを用いて非線形歪を含む受信信号を
等化することができる。この例に示されたとおり、従来
のビタビ復号法が２3 ＝８本のブランチメトリックを要
するのと対照的に、本発明ではそのブランチメトリック
を４本に縮退し演算量を削減する一方、従来のビタビ復
号法と同等の等化効果を有する。歪が３シンボル分より
長い時間領域にわたる場合にはこの効果は大きい。
に、２2 個の減算器２０１と２乗演算器２０２から構成
される。各減算器２０１は、各記憶部１９１の出力と入
力信号の差を求め、各２乗演算器２０２がこの差の２乗
値を求め、ブランチメトリックとしてビタビ復号器１８
５へ出力する。ビタビ復号器１８５では、図１１の推定
値信号記憶器１０１が１個の記憶部で構成されているビ
タビ復号器１０５と同じタイミングで同じ処理が行わ
れ、最も確からしい推定値と等化アドレスと修正アドレ
ス信号が出力される。また、図２３に示すように、修正
器１８２において、遅延器２１１で７シンボル分の遅延
を行う。この遅延により、遅延器２１１の出力信号と、
ビタビ復号器１８５から出力される修正アドレス信号と
が同期する。修正を行う推定値信号の選択は、選択器２
１２でビタビ復号器１８５の修正アドレス信号の先頭の
２シンボル（ａn-7 ，ａn-8 ）を用いて４種類のＲＡＭ
１９１の出力の１つを選択する。遅延器２１１の出力と
選択器２１２の出力は、演算器２１３における演算にか
けられ推定値信号の修正が行われる。演算方法として前
述の式（１）と同じ式が適用される。演算器２１３の出
力Y0 〜Y3 は、修正器１８２からのａn-7 ，ａn-8 を
基にして出力される書き込み信号（W0，W1 ,W2 ,W3 ）
により４個の記憶部１９１の１つへ書き込まれる。この
操作により、推定値信号が更新される。以上の操作によ
り、プリカーサ成分と現在シンボル成分とポストカーサ
成分の計３シンボルを用いて非線形歪を含む受信信号を
等化することができる。この例に示されたとおり、従来
のビタビ復号法が２3 ＝８本のブランチメトリックを要
するのと対照的に、本発明ではそのブランチメトリック
を４本に縮退し演算量を削減する一方、従来のビタビ復
号法と同等の等化効果を有する。歪が３シンボル分より
長い時間領域にわたる場合にはこの効果は大きい。
【００４２】さらに、上述の２つの実施例では、ＶＴＲ
からの入力ディジタル信号は２値のデータシンボル系列
とし、シンボル間干渉の長さは、インパルス応答のプリ
カーサ成分が１シンボル長でポストカーサ成分も１シン
ボル長であると仮定し、現在シンボル成分とプリカーサ
成分１シンボルとをビタビ復号におけるブランチメトリ
ックとして用いたが、等化すべき信号がＭ値ディジタル
信号（Ｍは２以上の整数）であり、シンボル間干渉の長
さをプリカーサ成分についてもポストカーサ成分につい
ても任意長に延ばし、かつビタビ復号におけるブランチ
メトリックとして任意長のポストカーサ成分まで含める
ことができることは明かである。
からの入力ディジタル信号は２値のデータシンボル系列
とし、シンボル間干渉の長さは、インパルス応答のプリ
カーサ成分が１シンボル長でポストカーサ成分も１シン
ボル長であると仮定し、現在シンボル成分とプリカーサ
成分１シンボルとをビタビ復号におけるブランチメトリ
ックとして用いたが、等化すべき信号がＭ値ディジタル
信号（Ｍは２以上の整数）であり、シンボル間干渉の長
さをプリカーサ成分についてもポストカーサ成分につい
ても任意長に延ばし、かつビタビ復号におけるブランチ
メトリックとして任意長のポストカーサ成分まで含める
ことができることは明かである。
【００４３】
【発明の効果】以上説明したように、本発明の等化器
は、ディジタル信号の高密度磁気記憶装置からの読出出
力に含まれるシンボル間干渉歪および非線型歪を従来例
技術によるビタビ復号法に比べ少ない演算量で除去する
ことができる。すなわち、本発明の等化器は入力信号の
歪み応じて適応的にブランチ・メトリックの数を縮退す
ることができるから、リアルタイム追従処理による等化
演算の処理時間を短縮し、装置の規模を小さくすること
ができるとともに、従来例技術による装置に比べて高速
かつ高価な素子を使用する必要がなくなる効果がある。
は、ディジタル信号の高密度磁気記憶装置からの読出出
力に含まれるシンボル間干渉歪および非線型歪を従来例
技術によるビタビ復号法に比べ少ない演算量で除去する
ことができる。すなわち、本発明の等化器は入力信号の
歪み応じて適応的にブランチ・メトリックの数を縮退す
ることができるから、リアルタイム追従処理による等化
演算の処理時間を短縮し、装置の規模を小さくすること
ができるとともに、従来例技術による装置に比べて高速
かつ高価な素子を使用する必要がなくなる効果がある。
【００４４】
【図１】本発明の等化動作の原理を説明するための線形
歪発生回路のブロック図である。
歪発生回路のブロック図である。
【図２】本発明の等化動作の原理を説明するための非線
形歪発生回路のブロック図である。
形歪発生回路のブロック図である。
【図３】本発明の等化器が対象とする線形歪を含むイン
パルス応答信号系列を示す。
パルス応答信号系列を示す。
【図４】本発明の等化器の基本的構成のブロック図であ
る。
る。
【図５】本発明の等化器に供給される入力ディジタル信
号のシンボル系列であって歪のない場合のシンボル系列
である。
号のシンボル系列であって歪のない場合のシンボル系列
である。
【図６】歪を含む入力ディジタル信号のシンボル系列で
ある。
ある。
【図７】本発明の等化器の等化動作説明のためのトレリ
ス遷移図の一例である。
ス遷移図の一例である。
【図８】図７と同様のトレリス遷移図のもう一つの例で
ある。
ある。
【図９】本発明によりビタビアルゴリズムに基いて等化
を行った結果のトレリス遷移図である。
を行った結果のトレリス遷移図である。
【図１０】本発明の等化器を含む磁気記録回路のブロッ
ク図である。
ク図である。
【図１１】本発明の一実施例のブロック図である。
【図１２】この実施例の各部における信号波形である。
【図１３】本実施例の一部のブロック図である。
【図１４】本実施例の他の一部のブロック図である。
【図１５】本実施例のさらに他の一部のブロック図であ
る。
る。
【図１６】本実施例におけるビタビ遷移図である。
【図１７】本実施例のさらに他の一部のブロック図であ
る。
る。
【図１８】本実施例のさらに他の一部のブロック図であ
る。
る。
【図１９】本実施例のさらに他の一部のブロック図であ
る。
る。
【図２０】本発明の他の実施例のブロック図である。
【図２１】この実施例の一部のブロック図である。
【図２２】この実施例の他の一部のブロック図である。
【図２３】この実施例のさらに他の一部のブロック図で
ある。
ある。
１１ ＲＡＭテーブル １２ ブランチメトリック生成部 １３ 書き込み信号 １４ 書き込みヘッド １５ 読み出しヘッド １７ 磁気テープ １８ 等化器 １０１，１８１ 推定値信号記憶器 １０２，１８２ 修正器 １０３，１８３ アドレス制御器 １０４，１８４ 誤差検出器 １０５，１８５ ビタビ復号器 １０６，１８６ 振幅エンコーダ １２１ 減算器 １２２ ２乗演算器 １２２Ａ〜１２２Ｃ レジスタ １３１ レジスタ １３２ 加算器 １３３ 比較器 １３４ 選択器 １３５ シフトレジスタ １３６ 比較器 １３７ 選択器 １５１ カウンタ １７１ 遅延器 １７２ 演算器 １９１ ＲＡＭ ２０１ 減算器 ２０２ ２乗演算器 ２１１ 遅延器 ２１２ 選択器 ２１３ 演算器
Claims (5)
- 【請求項１】Ｍ値ディジタル信号（Ｍは２以上の整数）
であってｎ個のデータシンボル（ｎは１以上の整数）に
わたりインパルス応答の広がるシンボル間干渉による歪
を含む入力ディジタル信号と、この入力信号に対応する
Ｍm 個（ｍは１以上ｎ以下の整数）の推定値信号の各々
と前記入力信号との間の誤差をそれぞれ表す複数の誤差
信号を生ずる誤差検出器と、前記複数の誤差信号をブラ
ンチメトリックとしてビタビアルゴリズムに基づき等化
対象のｎシンボル長のシンボル系列について等化を行い
前記入力信号に対する等化推定シンボルを出力するとと
もにビタビ遷移図のｎ−ｍシンボル長のパス履歴を等化
アドレス信号として出力するビタビ復号器と、前記ビタ
ビ遷移図に基づく等化アドレス信号とｍシンボル長の遷
移シンボル系列とから成る前記Ｍm 個の推定値信号アド
レスを順次出力するアドレス制御器と、前記アドレス制
御器から前記Ｍm 個の推定値信号アドレスを順次受信し
前記推定値信号アドレスに対応のＭm 個の前記推定値信
号を順次前記誤差検出器へ出力する推定値信号記憶器と
を含むことを特徴とする非線形歪等化用適応型等化器。 - 【請求項２】Ｍ値ディジタル信号（Ｍは２以上の整数）
であってｎ個のデータシンボル（ｎは１以上の整数）に
わたりインパルス応答の広がるシンボル間干渉による歪
を含む入力ディジタル信号と、この入力信号に対応する
Ｍm 個（ｍは１以上ｎ以下の整数）の推定値信号の各々
と前記入力信号との間の誤差をそれぞれ表す複数の誤差
信号を生ずる誤差検出器と、前記複数の誤差信号をブラ
ンチメトリックとしてビタビアルゴリズムに基づき等化
対象のｎシンボル長のシンボル系列について等化を行い
前記入力信号に対する等化推定シンボルを出力するとと
もにビタビ遷移図のｎ−ｍシンボル長のパス履歴を等化
アドレス信号として出力しさらに修正対象の第一の推定
値信号の修正アドレス信号を出力するビタビ復号器と、
前記等化アドレス信号および前記修正アドレス信号のい
ずれかを選択して出力し前記等化アドレス信号を選択し
た場合は前記ビタビ遷移図に基づいた等化アドレス信号
とｍシンボル長の遷移シンボル系列から成る前記Ｍm 個
の推定値信号アドレスを順次出力するアドレス制御器
と、前記入力信号および前記第一の推定値信号を予め定
めたアルゴリズムによりプロセスして第二の推定値信号
を出力する修正器と、前記アドレス制御器から順次受信
する前記Ｍm 個の推定値信号アドレスに応答して前記推
定値信号アドレス対応の前記Ｍm 個の推定値信号を前記
誤差検出器に順次出力し前記アドレス制御器から受信す
る前記修正アドレス信号に応答して前記修正器へ前記第
一の推定値信号を出力し前記第二の推定値信号に応答し
て前記修正アドレス信号に基く前記第一の推定値信号を
更新する推定値信号記憶器とを含むことを特徴とする非
線形歪等化用適応型等化器。 - 【請求項３】Ｍ値ディジタル信号（Ｍは２以上の整数）
であってｎ個のデータシンボル（ｎは１以上の整数）に
わたりインパルス応答が広がるシンボル間干渉による歪
を含む入力ディジタル信号と、この入力信号に対応する
Ｍm 個（ｍは１以上ｎ以下の整数）の推定値信号の各々
と前記入力信号との間の誤差をそれぞれ表す複数の誤差
信号を生ずる誤差検出器と、前記複数の誤差信号をブラ
ンチメトリックとしてビタビアルゴリズムに基づき等化
対象のｎシンボル長のシンボル系列について等化を行い
前記入力信号に対する等化推定シンボルを出力するとと
もにビタビ遷移図のｎ−ｍシンボル長のパス履歴を等化
アドレス信号として出力するビタビ復号器と、ｎ−ｍシ
ンボルをアドレスとするＭm 個の記憶部を備え前記等化
アドレス信号に応答して前記等化アドレス信号をアドレ
スとして前記Ｍm個の記憶部から前記Ｍm 個の推定値信
号を前記誤差検出器へ出力する推定値信号記憶器とを含
むことを特徴とする非線形歪等化用適応型等化器。 - 【請求項４】Ｍ値ディジタル信号（Ｍは２以上の整数）
であってｎ個のデータシンボル（ｎは１以上の整数）に
わたりインパルス応答が広がるシンボル間干渉により歪
を含む入力ディシタル信号と、この入力信号に対応する
Ｍm 個（ｍは１以上ｎ以下の整数）の推定値信号の各々
と前記入力信号との間の誤差をそれそれ表す複数の誤差
信号を生ずる誤差検出器と、前記複数の誤差信号をブラ
ンチメトリックとしてビタビアルゴリズムに基づき等化
対象のｎシンボル長のシンボル系列について等化を行い
前記受信信号に対する等化推定シンボルを出力するとと
もにビタビ遷移図のｎ−ｍシンボル長のパス履歴を等化
アドレス信号として出力しさらに修正対象の第一の推定
値信号の修正アドレス信号を出力するビタビ復号器と、
前記等化アドレス信号および前記修正アドレス信号を出
力するアドレス制御器と、ｎ−ｍシンボルをアドレスと
するＭm 個の記憶部を備え、前記アドレス制御器からの
前記等化アドレス信号に応答し前記等化アドレス信号を
アドレスとして前記Ｍm 個の記憶部から前記Ｍm 個の推
定値信号を前記誤差検出器へ並列に出力し、前記アドレ
ス制御器からの前記修正アドレス信号に応答して前記修
正アドレス信号の下位ｎ−ｍシンボルをアドレスとする
前記Ｍm 個の記憶部から前記修正アドレス信号の上位ｍ
シンボルによって選択された前記推定値信号を修正器へ
出力し、第二の推定値信号に応答して前記修正アドレス
信号に基づき前記第一の推定値信号を更新する推定値信
号記憶器と、（Ｍm+1 ）個の前記推定値信号から前記修
正アドレス信号により前記第一の推定値信号を選択し前
記入力信号と選択された前記第一の推定値信号を用いて
予め定められたアルゴリズムにより前記第二の推定値信
号を出力する修正器とを含むことを特徴とする非線形歪
等化用適応型等化器。 - 【請求項５】前記入力信号が２値ディジタル信号（すな
わちＭ＝２）であり、前記ｎを３、ｍを２とした請求項
１，２，３または４の非線形歪等化用適応型等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13497592A JP2932830B2 (ja) | 1991-05-29 | 1992-05-27 | 非線形歪等化用適応型等化器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-125759 | 1991-05-29 | ||
| JP12575991 | 1991-05-29 | ||
| JP13497592A JP2932830B2 (ja) | 1991-05-29 | 1992-05-27 | 非線形歪等化用適応型等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0620208A JPH0620208A (ja) | 1994-01-28 |
| JP2932830B2 true JP2932830B2 (ja) | 1999-08-09 |
Family
ID=26462091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13497592A Expired - Lifetime JP2932830B2 (ja) | 1991-05-29 | 1992-05-27 | 非線形歪等化用適応型等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932830B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997011544A1 (en) * | 1995-09-18 | 1997-03-27 | International Business Machines Corporation | Apparatus and method for noise-predictive maximum-likelihood (npml) detection |
| JP3322155B2 (ja) * | 1997-03-05 | 2002-09-09 | 日本電気株式会社 | データ再生装置 |
| DE69723477T2 (de) | 1997-05-15 | 2004-05-27 | International Business Machines Corp. | Anordnung und verfahren zur rauschvorhersagenden maximal-wahrscheinlichkeitsdetektion |
| JP3611472B2 (ja) * | 1999-02-02 | 2005-01-19 | 松下電器産業株式会社 | 適応等化回路 |
| JP2000315968A (ja) | 1999-04-30 | 2000-11-14 | Nec Corp | 適応型信号推定器 |
-
1992
- 1992-05-27 JP JP13497592A patent/JP2932830B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620208A (ja) | 1994-01-28 |
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