JPH08235784A - ディジタル信号記録装置 - Google Patents
ディジタル信号記録装置Info
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- JPH08235784A JPH08235784A JP7282278A JP28227895A JPH08235784A JP H08235784 A JPH08235784 A JP H08235784A JP 7282278 A JP7282278 A JP 7282278A JP 28227895 A JP28227895 A JP 28227895A JP H08235784 A JPH08235784 A JP H08235784A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/926—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation
- H04N5/9265—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation with processing of the sound signal
- H04N5/9267—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation with processing of the sound signal using time division multiplex of the PCM audio and PCM video signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
- G11B15/463—Controlling, regulating, or indicating speed by using pilot tracking tones embedded in binary coded signals, e.g. using DSV/CDS values of coded signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
Abstract
(57)【要約】
【課題】 記録媒体上の平行なトラックにパイロット信
号に含まれるために備えられるインタリ−ブコ−ドを記
録するに用いられるディジタル信号記録装置のＩ−ＮＲ
ＺＩ変調を発生する２Ｔタイプ前置符号器を提供する。 【解決手段】 前置符号器により第１セットのＮＲＺＩ
コ−ドと第２セッチのＮＲＺＩコ−ドが直接に発生さ
れ、２Ｔタイプの前置符号器はＩ−ＮＲＺＩ変調の発生
をパイプライン技法で具現し、断続的な記録または断続
的な読み出しバッファ−貯蔵の必要性を解消するために
並列ビットを基準として各情報ワ−ドの符号化を遂行す
る符号器であることが望ましい。本ディジタル信号記録
装置はビデオ及びオ−ディオデ−タの記録時だけでな
く、同期及びランアップデ−タの記録時にもパイロット
信号がトラック上に含まれたテレビ信号の記録に適合で
ある。
号に含まれるために備えられるインタリ−ブコ−ドを記
録するに用いられるディジタル信号記録装置のＩ−ＮＲ
ＺＩ変調を発生する２Ｔタイプ前置符号器を提供する。 【解決手段】 前置符号器により第１セットのＮＲＺＩ
コ−ドと第２セッチのＮＲＺＩコ−ドが直接に発生さ
れ、２Ｔタイプの前置符号器はＩ−ＮＲＺＩ変調の発生
をパイプライン技法で具現し、断続的な記録または断続
的な読み出しバッファ−貯蔵の必要性を解消するために
並列ビットを基準として各情報ワ−ドの符号化を遂行す
る符号器であることが望ましい。本ディジタル信号記録
装置はビデオ及びオ−ディオデ−タの記録時だけでな
く、同期及びランアップデ−タの記録時にもパイロット
信号がトラック上に含まれたテレビ信号の記録に適合で
ある。
Description
【０００１】
【発明の属する技術分野】本発明は再生時にヘッドトラ
ッキングのために使用されるパイロット信号を含むＩ−
ＮＲＺＩ変調を記録するディジタル信号記録装置に関す
る。
ッキングのために使用されるパイロット信号を含むＩ−
ＮＲＺＩ変調を記録するディジタル信号記録装置に関す
る。
【０００２】
【従来の技術】ビデオカセットレコ−ダ−のような磁気
記録／再生装置において、ヘッドが再生時に磁気記録媒
体のトラックからずれる場合、ヘッドの出力は減るがエ
ラ−は増える。これは正常的な映像再生を阻害するの
で、ヘッドが目標トラックを正確に追跡することが必要
である。即ち、ヘッドのトラッキングを保つことが必要
である。家庭用のディジタルビデオカセットレコ−ダ−
の記録時間を延ばすためにトラックが特に狭小化する
が、これは満足な映像再生のために必要なヘッドトラッ
キングの正確性を高めるからである。ヘッドトラッキン
グのエラ−や理想的なトラッキングにおけるずれを検出
する方法には、連続されるトラックに相異なるパイロッ
ト信号を用いてヘッドが最も近く追跡するトラックの前
後トラックのパイロット信号の干渉信号（クロスト−
ク）を容易に比較することにより、ヘッドトラッキング
が前置或いは後置トラックにずれているかを検出する方
法がある。二種のＩ−ＮＲＺＩ変調方式中から一つを選
択して記録することにより、トニック上に記録されてい
るディジタル信号の周波数スペクトルにおける前記パイ
ロット信号はピ−クとノッチの形態を有する。同一な情
報が直列に供給されるチャネルワ−ドの二つの並列時間
群で符号化され、各トラックの基準パイロット信号から
Ｉ−ＮＲＺＩ変調の外れを最小化するためにＩ−ＮＲＺ
Ｉ変調を制御する前記二つのチャネルワ−ド群中のいず
れか一つからチャネルワ−ドが選択される。
記録／再生装置において、ヘッドが再生時に磁気記録媒
体のトラックからずれる場合、ヘッドの出力は減るがエ
ラ−は増える。これは正常的な映像再生を阻害するの
で、ヘッドが目標トラックを正確に追跡することが必要
である。即ち、ヘッドのトラッキングを保つことが必要
である。家庭用のディジタルビデオカセットレコ−ダ−
の記録時間を延ばすためにトラックが特に狭小化する
が、これは満足な映像再生のために必要なヘッドトラッ
キングの正確性を高めるからである。ヘッドトラッキン
グのエラ−や理想的なトラッキングにおけるずれを検出
する方法には、連続されるトラックに相異なるパイロッ
ト信号を用いてヘッドが最も近く追跡するトラックの前
後トラックのパイロット信号の干渉信号（クロスト−
ク）を容易に比較することにより、ヘッドトラッキング
が前置或いは後置トラックにずれているかを検出する方
法がある。二種のＩ−ＮＲＺＩ変調方式中から一つを選
択して記録することにより、トニック上に記録されてい
るディジタル信号の周波数スペクトルにおける前記パイ
ロット信号はピ−クとノッチの形態を有する。同一な情
報が直列に供給されるチャネルワ−ドの二つの並列時間
群で符号化され、各トラックの基準パイロット信号から
Ｉ−ＮＲＺＩ変調の外れを最小化するためにＩ−ＮＲＺ
Ｉ変調を制御する前記二つのチャネルワ−ド群中のいず
れか一つからチャネルワ−ドが選択される。
【０００３】チャネルワ−ドの選択が完了されると、チ
ャネルワ−ドの選択されない前置符号器に貯蔵された前
置符号情報はチャネルワ−ドの選択された前置符号器に
貯蔵された前置符号情報と一致されるように変更され
る。これは、再生時に記録媒体で再生され復調されるＩ
−ＮＲＺＩ変調以後の前置符号化過程と復号化過程の持
続性を確保するためになされる。チャネルワ−ドの選択
が完了されると、チャネルワ−ドの選択を決定する回路
の積分器内容は記録用として選択されたチャネルワ−ド
を反映するために更新されなければならない。このよう
な方法は、“DEVICE FOR RECORDING A DIGITAL INFORMA
TION SIGNAL ON A RECORD CARRIER"と言う題目で Kahlm
an特許の１９９２年８月２５日付けアメリカ特許第 5,1
42,421号に開示されており、参照のためにここに引用さ
れる。
ャネルワ−ドの選択されない前置符号器に貯蔵された前
置符号情報はチャネルワ−ドの選択された前置符号器に
貯蔵された前置符号情報と一致されるように変更され
る。これは、再生時に記録媒体で再生され復調されるＩ
−ＮＲＺＩ変調以後の前置符号化過程と復号化過程の持
続性を確保するためになされる。チャネルワ−ドの選択
が完了されると、チャネルワ−ドの選択を決定する回路
の積分器内容は記録用として選択されたチャネルワ−ド
を反映するために更新されなければならない。このよう
な方法は、“DEVICE FOR RECORDING A DIGITAL INFORMA
TION SIGNAL ON A RECORD CARRIER"と言う題目で Kahlm
an特許の１９９２年８月２５日付けアメリカ特許第 5,1
42,421号に開示されており、参照のためにここに引用さ
れる。
【０００４】Kahlman特許においては、Ｉ−ＮＲＺＩ変
調が直列ビットよりなる。これは選択回路のための所定
の固定時間が経過した後、直列ビット前置符号器から選
択されたチャネルワ−ドが磁気記録媒体に記録されるパ
イプライン動作にあまり役に立たない。一対のチャネル
ワ−ドが発生された後、記録されるチャネルワ−ドを決
定するに時間が所要され、前記決定が行われた後に前置
符号器に貯蔵された情報を更新するに若干さらに多い時
間が所要される。このような決定、更新過程はそれ以上
の前置符号化ができる前に完了されなければならない。
それで、この決定、更新過程による時間遅れにより、同
期クロッキング方法により規則的にクロック同期される
ビットの連続流れにギャップが生じる。決定過程におい
ては、読み出し専用メモリ（ＲＯＭ）に貯蔵されている
ルックアップテ−ブルを用いて二乗計算の時間を減らす
ことができるが、ディジタル乗算、加算、積分、二乗計
算の実行のために相当分の時間遅れが生じる。したがっ
て、断続的な読み出し動作を遂行する先入れ／先出しバ
ッファ−記憶装置が直列ビット前置符号器の前に設けら
れるべきであり、直列ビット前置符号器から発生される
チャネルワ−ドの処理のためには、選択されたチャネル
ワ−ドを断続的に記入し、以後に続けて読み出し動作を
遂行するバッファ−記憶装置があるべきである。
調が直列ビットよりなる。これは選択回路のための所定
の固定時間が経過した後、直列ビット前置符号器から選
択されたチャネルワ−ドが磁気記録媒体に記録されるパ
イプライン動作にあまり役に立たない。一対のチャネル
ワ−ドが発生された後、記録されるチャネルワ−ドを決
定するに時間が所要され、前記決定が行われた後に前置
符号器に貯蔵された情報を更新するに若干さらに多い時
間が所要される。このような決定、更新過程はそれ以上
の前置符号化ができる前に完了されなければならない。
それで、この決定、更新過程による時間遅れにより、同
期クロッキング方法により規則的にクロック同期される
ビットの連続流れにギャップが生じる。決定過程におい
ては、読み出し専用メモリ（ＲＯＭ）に貯蔵されている
ルックアップテ−ブルを用いて二乗計算の時間を減らす
ことができるが、ディジタル乗算、加算、積分、二乗計
算の実行のために相当分の時間遅れが生じる。したがっ
て、断続的な読み出し動作を遂行する先入れ／先出しバ
ッファ−記憶装置が直列ビット前置符号器の前に設けら
れるべきであり、直列ビット前置符号器から発生される
チャネルワ−ドの処理のためには、選択されたチャネル
ワ−ドを断続的に記入し、以後に続けて読み出し動作を
遂行するバッファ−記憶装置があるべきである。
【０００５】参照すれば、非必須発明主題として、本出
願人により１９９５年６月７日付け出願されたディジタ
ル信号記録装置がここに含まれている。先出願の発明者
であるキムシュンタイはＩ−ＮＲＺＩ変調の発生をパイ
プライン処理技法で具現し、断続的な記入或いは断続的
な読み出しバッファ−記憶装置の要求を避けるために並
直列（Ｐ／Ｓ）ビット変換器と共に並列ビット前置符号
器を用いることを説明している。Ｉ−ＮＲＺＩ変調発生
の初期段階において、前置符号化過程は通常的な記録の
ためにチャネルワ−ドが選択される２Ｔタイプの第１，
２前置符号器を用いて遂行されて二つのセットのチャネ
ルワ−ドを並列に発生させる。 Kahlmanなどが指摘した
ように、単一ビット付加ビットを２Ｔタイプの第１，２
符号器により前置符号化された情報ワ−ドに付加すると
同時的に発生させる各チャネルワ−ドにある該当奇数ビ
ットは相互のビット補数であり、このようなチャネルワ
−ドにおいて該当偶数ビットは同一である。かかる特性
は２Ｔタイプの第１，２並列ビット前置符号器の次に必
要な並直列ビット変換の量を減らすに用いられるが、こ
れは本出願人の同出願で述べられたディジタル信号記録
装置においても明らかである。
願人により１９９５年６月７日付け出願されたディジタ
ル信号記録装置がここに含まれている。先出願の発明者
であるキムシュンタイはＩ−ＮＲＺＩ変調の発生をパイ
プライン処理技法で具現し、断続的な記入或いは断続的
な読み出しバッファ−記憶装置の要求を避けるために並
直列（Ｐ／Ｓ）ビット変換器と共に並列ビット前置符号
器を用いることを説明している。Ｉ−ＮＲＺＩ変調発生
の初期段階において、前置符号化過程は通常的な記録の
ためにチャネルワ−ドが選択される２Ｔタイプの第１，
２前置符号器を用いて遂行されて二つのセットのチャネ
ルワ−ドを並列に発生させる。 Kahlmanなどが指摘した
ように、単一ビット付加ビットを２Ｔタイプの第１，２
符号器により前置符号化された情報ワ−ドに付加すると
同時的に発生させる各チャネルワ−ドにある該当奇数ビ
ットは相互のビット補数であり、このようなチャネルワ
−ドにおいて該当偶数ビットは同一である。かかる特性
は２Ｔタイプの第１，２並列ビット前置符号器の次に必
要な並直列ビット変換の量を減らすに用いられるが、こ
れは本出願人の同出願で述べられたディジタル信号記録
装置においても明らかである。
【０００６】ここに述べられた発明の実施例において、
このような特性は奇数番目ビットをビット補数化し偶数
番目のものはそのまま置くことにより、同時的な一対の
チャネルワ−ド中の一番目のものを発生させるために２
Ｔ前置符号器を用いてＩ−ＮＲＺＩ変調を発生させ、一
番目のものから前記対中から二番目チャネルワ−ドを発
生させるために用いられる。本出願人の前記引用された
同出願で述べられたように２Ｔ並列ビット符号器は相当
数の排他的倫理和ゲ−トと相当数のビットラッチがある
ので、前置符号化が並列ビットを基準として行われる
時、２Ｔ前置符号器を使用することが特に有用である。
このような特性は奇数番目ビットをビット補数化し偶数
番目のものはそのまま置くことにより、同時的な一対の
チャネルワ−ド中の一番目のものを発生させるために２
Ｔ前置符号器を用いてＩ−ＮＲＺＩ変調を発生させ、一
番目のものから前記対中から二番目チャネルワ−ドを発
生させるために用いられる。本出願人の前記引用された
同出願で述べられたように２Ｔ並列ビット符号器は相当
数の排他的倫理和ゲ−トと相当数のビットラッチがある
ので、前置符号化が並列ビットを基準として行われる
時、２Ｔ前置符号器を使用することが特に有用である。
【０００７】
【発明が解決しようとする課題】本発明の目的は、２Ｔ
前置符号器を用いてＩ−ＮＲＺＩ変調を発生させるディ
ジタル信号記録装置を提供することである。
前置符号器を用いてＩ−ＮＲＺＩ変調を発生させるディ
ジタル信号記録装置を提供することである。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明のディジタル信号記録装置は、Ｉ−ＮＲＺ
Ｉ変調の発生をパイプライン処理技法で具現して断続的
な記入或いは断続的な読み出しバッファ−記憶装置の要
求を避けるために各情報ワ−ドの符号化を並列ビットを
基準として遂行する２Ｔ前置符号器を備えることを特徴
とする。
めに、本発明のディジタル信号記録装置は、Ｉ−ＮＲＺ
Ｉ変調の発生をパイプライン処理技法で具現して断続的
な記入或いは断続的な読み出しバッファ−記憶装置の要
求を避けるために各情報ワ−ドの符号化を並列ビットを
基準として遂行する２Ｔ前置符号器を備えることを特徴
とする。
【０００９】また、テレビ信号を記録するに用いられる
本発明の装置においては、映像及び音声情報に対するも
のと同一な同期及びランアップ情報２Ｔ前置符号器を用
いてＩ−ＮＲＺＩ変調を発生させるための準備が行わ
れ、映像及び音声情報の記録中に流入されるパイロット
信号が同期及びランアップ情報の記録を通じて続けられ
る。
本発明の装置においては、映像及び音声情報に対するも
のと同一な同期及びランアップ情報２Ｔ前置符号器を用
いてＩ−ＮＲＺＩ変調を発生させるための準備が行わ
れ、映像及び音声情報の記録中に流入されるパイロット
信号が同期及びランアップ情報の記録を通じて続けられ
る。
【００１０】
【発明の実施の形態】以下、添付した図面に基づき本発
明をさらに詳細に説明する。図１はヘッドトラッキング
を容易にするために螺旋形走査ディジタル記録装置が、
磁気記録媒体の連続平行トラック上にチャネルワ−ドの
直列デ−タストリ−ムをＦ０，Ｆ１，Ｆ２の三つのスペ
クトル応答パタ−ンで記録する方式を示す。通常的に、
トラックは実際の場合よりさらに短く、かつテ−プの走
行方向からさらに傾斜した状態で示される。パイロット
信号は磁気記録媒体の各トラック上にＦ０，Ｆ１，Ｆ
０，Ｆ２のパタ−ン順に記録されているディジタル信号
のスペクトルに示される。トラック上に記録されている
信号をフリエ変換して周波数領域スペクトルエネルギ−
応答を求めた際、前記パイロット信号は特定周波数にお
けるピ−クやノッチ形態を有する。このようなトラック
中から特定パタ−ンを持ついずれか一つを再生する時、
周波数領域スペクトルエネルギ−応答の期待値から離脱
すか否かが確かめられる。ヘッドのトラッキングエラ−
を決定するための方法として、前後トラックとヘッドの
相対的な近接性を測定するために前後トラックのディジ
タル信号をピックアップする時に離脱が生じる。Ｆ０，
Ｆ１，Ｆ０，Ｆ２の順に示されたパタ−ンは単に一例に
過ぎず、実際にはパタ−ンの数や記録順序がアメリカ特
許第 5,142,421号に開示されたものとは違うこともあ
る。
明をさらに詳細に説明する。図１はヘッドトラッキング
を容易にするために螺旋形走査ディジタル記録装置が、
磁気記録媒体の連続平行トラック上にチャネルワ−ドの
直列デ−タストリ−ムをＦ０，Ｆ１，Ｆ２の三つのスペ
クトル応答パタ−ンで記録する方式を示す。通常的に、
トラックは実際の場合よりさらに短く、かつテ−プの走
行方向からさらに傾斜した状態で示される。パイロット
信号は磁気記録媒体の各トラック上にＦ０，Ｆ１，Ｆ
０，Ｆ２のパタ−ン順に記録されているディジタル信号
のスペクトルに示される。トラック上に記録されている
信号をフリエ変換して周波数領域スペクトルエネルギ−
応答を求めた際、前記パイロット信号は特定周波数にお
けるピ−クやノッチ形態を有する。このようなトラック
中から特定パタ−ンを持ついずれか一つを再生する時、
周波数領域スペクトルエネルギ−応答の期待値から離脱
すか否かが確かめられる。ヘッドのトラッキングエラ−
を決定するための方法として、前後トラックとヘッドの
相対的な近接性を測定するために前後トラックのディジ
タル信号をピックアップする時に離脱が生じる。Ｆ０，
Ｆ１，Ｆ０，Ｆ２の順に示されたパタ−ンは単に一例に
過ぎず、実際にはパタ−ンの数や記録順序がアメリカ特
許第 5,142,421号に開示されたものとは違うこともあ
る。
【００１１】図２（Ａ），（Ｂ），（Ｃ）は図１に示さ
れたパタ−ンＦ０，Ｆ１，Ｆ２を有するチャネルワ−ド
の直列ビットデ−タストリ−ムの周波数スペクトルをそ
れぞれ示す。パタ−ンＦ０の周波数スペクトルにおいて
は、スペクトルエネルギ−が相対的に小さい周波数ｆ1
とｆ2 にノッチが形成されている。Ｆ１パタ−ンの周波
数スペクトルでは、スペクトルエネルギ−が相対的に大
きい周波数ｆ1 ＝ω1／２πにパイロット信号（ピ−
ク）があり、スペクトルエネルギ−が相対的に小さいｆ
2 ＝ω1 ／２πにはノッチがある。パタ−ンＦ２の周波
数スペクトルにおいては、スペクトルエネルギ−が相対
的に小さい周波数ｆ1 にはノッチが、スペクトルエネル
ギ−が相対的に大きい周波数ｆ2 にはパイロット信号
（ピ−ク）がある。
れたパタ−ンＦ０，Ｆ１，Ｆ２を有するチャネルワ−ド
の直列ビットデ−タストリ−ムの周波数スペクトルをそ
れぞれ示す。パタ−ンＦ０の周波数スペクトルにおいて
は、スペクトルエネルギ−が相対的に小さい周波数ｆ1
とｆ2 にノッチが形成されている。Ｆ１パタ−ンの周波
数スペクトルでは、スペクトルエネルギ−が相対的に大
きい周波数ｆ1 ＝ω1／２πにパイロット信号（ピ−
ク）があり、スペクトルエネルギ−が相対的に小さいｆ
2 ＝ω1 ／２πにはノッチがある。パタ−ンＦ２の周波
数スペクトルにおいては、スペクトルエネルギ−が相対
的に小さい周波数ｆ1 にはノッチが、スペクトルエネル
ギ−が相対的に大きい周波数ｆ2 にはパイロット信号
（ピ−ク）がある。
【００１２】パタ−ンＦ０の再生時、隣接トラックのパ
タ−ンＦ１とＦ２のパイロット信号（ピ−クｆ1 と
ｆ2 ）間のクロスト−ク効果はトラッキングエラ−を調
査するに用いられる。一方、ヘッドがパタ−ンＦ０の中
心から外れてパタ−ンＦ１に向ける場合、パタ−ンＦ１
のパイロット信号クロスト−クはパタ−ンＦ２のものよ
り大きくなる。結果的に、再生信号の周波数成分ｆ1 は
さらに大きくなるが、周波数成分ｆ2 はさらに小さくな
る。一方、ヘッドがパタ−ンＦ０の中心から外れてＦ２
を向けると、パタ−ンＦ２のパイロット信号クロスト−
クがパタ−ンＦ１のものよりさらに大きくなる。これに
より、平均的に再生信号の周波数成分ｆ2 はさらに大き
くなり、ｆ1 はさらに小さくなる。次に、パタ−ンＦ０
を再生する時、周波数ｆ1 とｆ2 における再生信号の平
均スペクトルエネルギ−を比較すると、ヘッドトラッキ
ングが離脱するか否かを分るようになる。この結果を用
いて圧電素子に電圧を印加することにより圧電素子上に
装着されたヘッドの高さを調節したり、或いは磁気記録
媒体、即ちテ−プの走行速度を調節すると正確なトラッ
キングが実現され得る。
タ−ンＦ１とＦ２のパイロット信号（ピ−クｆ1 と
ｆ2 ）間のクロスト−ク効果はトラッキングエラ−を調
査するに用いられる。一方、ヘッドがパタ−ンＦ０の中
心から外れてパタ−ンＦ１に向ける場合、パタ−ンＦ１
のパイロット信号クロスト−クはパタ−ンＦ２のものよ
り大きくなる。結果的に、再生信号の周波数成分ｆ1 は
さらに大きくなるが、周波数成分ｆ2 はさらに小さくな
る。一方、ヘッドがパタ−ンＦ０の中心から外れてＦ２
を向けると、パタ−ンＦ２のパイロット信号クロスト−
クがパタ−ンＦ１のものよりさらに大きくなる。これに
より、平均的に再生信号の周波数成分ｆ2 はさらに大き
くなり、ｆ1 はさらに小さくなる。次に、パタ−ンＦ０
を再生する時、周波数ｆ1 とｆ2 における再生信号の平
均スペクトルエネルギ−を比較すると、ヘッドトラッキ
ングが離脱するか否かを分るようになる。この結果を用
いて圧電素子に電圧を印加することにより圧電素子上に
装着されたヘッドの高さを調節したり、或いは磁気記録
媒体、即ちテ−プの走行速度を調節すると正確なトラッ
キングが実現され得る。
【００１３】図３は Kahlman特許により“記録キャリア
上にディジタル情報信号を記録する装置”という題目で
１９９２年８月２５日付けアメリカ特許第 5,142,421号
に開示されてここに参照されたディジタル信号記録装置
のブロック図である。前記ディジタル記録装置の構成と
動作はパタ−ンＦ０，Ｆ１，Ｆ２を記録するための従来
の方法と関連させて説明する。
上にディジタル情報信号を記録する装置”という題目で
１９９２年８月２５日付けアメリカ特許第 5,142,421号
に開示されてここに参照されたディジタル信号記録装置
のブロック図である。前記ディジタル記録装置の構成と
動作はパタ−ンＦ０，Ｆ１，Ｆ２を記録するための従来
の方法と関連させて説明する。
【００１４】図３において、８直列ビットディジタルワ
−ドは入力端子１を通じて並直列（Ｐ／Ｓ）変換器２に
入力される。Ｐ／Ｓ変換器２は、例えば８直列ビットデ
ィジタルワ−ドより構成された三つの群のそれぞれを連
続的に単一２４直列ビットディジタル情報ワ−ドに変換
して変換器出力端子３を通じて出力する。信号挿入部４
は“０”ビット挿入器 4.1と“１”ビット挿入器 4.2と
を含み、それぞれの挿入器はＰ／Ｓ変換器２の出力端子
３に入力される２４直列ディジタル情報ワ−ドストリ−
ムを入力信号として入力する。“０”ビット挿入器 4.1
は各２４直列ビット情報ワ−ドの最上位ビットの前に
“０”よりなる１ビットディジタル付加ビットを挿入す
ることにより、それぞれの２５直列ビット“正”情報ワ
−ドを発生して出力端子５を通じて出力する。“１”ビ
ット挿入器 4.2はそれぞれの２４直列ビット情報ワ−ド
の最上位ビットの前に“１”よりなる１ビットディジタ
ル付加ビットを挿入することにより、それぞれの２５直
列ビット“負”情報ワ−ドを発生して出力端子７を通じ
て出力する。
−ドは入力端子１を通じて並直列（Ｐ／Ｓ）変換器２に
入力される。Ｐ／Ｓ変換器２は、例えば８直列ビットデ
ィジタルワ−ドより構成された三つの群のそれぞれを連
続的に単一２４直列ビットディジタル情報ワ−ドに変換
して変換器出力端子３を通じて出力する。信号挿入部４
は“０”ビット挿入器 4.1と“１”ビット挿入器 4.2と
を含み、それぞれの挿入器はＰ／Ｓ変換器２の出力端子
３に入力される２４直列ディジタル情報ワ−ドストリ−
ムを入力信号として入力する。“０”ビット挿入器 4.1
は各２４直列ビット情報ワ−ドの最上位ビットの前に
“０”よりなる１ビットディジタル付加ビットを挿入す
ることにより、それぞれの２５直列ビット“正”情報ワ
−ドを発生して出力端子５を通じて出力する。“１”ビ
ット挿入器 4.2はそれぞれの２４直列ビット情報ワ−ド
の最上位ビットの前に“１”よりなる１ビットディジタ
ル付加ビットを挿入することにより、それぞれの２５直
列ビット“負”情報ワ−ドを発生して出力端子７を通じ
て出力する。
【００１５】インコ−ダ−６は前置符号器 6.1を含み、
前置符号器 6.1は“正”情報ワ−ドをそれぞれの２５直
列ビットチャネルワ−ドに変換して接続線９に出力す
る。インコ−ダ−６も前置符号器 6.2を含み、前置符号
器 6.2は“負”情報ワ−ドをそれぞれの２５直列ビット
チャネルワ−ドに変換して連結線１１を通じて出力す
る。前置符号器 6.1から出力されるチャネルワ−ドと前
置符号器 6.2から出力されるチャネルワ−ドを区分する
ために、前置符号器 6.1のチャネルワ−ドは以下“正”
情報チャネルワ−ドと、前置符号器 6.2のチャネルワ−
ドは“負”情報チャネルワ−ドと言う。前置符号器 6.1
と 6.2が２Ｔ前置符号器の場合、１ビット付加ビットコ
−ドにより該当偶数ビットは相互同一であり、該当奇数
ビットはビット相補的な二つの２５直列ビットチャネル
ワ−ドが発生される。２Ｔ前置符号器は二つの入力排他
的論理和（ＸＯＲ）ゲ−トと、ＸＯＲゲ−トの出力接続
線と第１入力接続線を積分帰還接続する２段階シフトレ
ジスタ一つとより構成されている。前置符号器の入力信
号はＸＯＲゲ−トの第２入力線に入力され、前置符号器
の出力信号はＸＯＲゲ−トの出力線に出力され、前記２
段階シフトレジスタを通じて２Ｔ遅延された前置符号器
の出力信号はＸＯＲゲ−トの第１入力線に入力される。
間隔Ｔは前置符号器の入力信号のサンプリング間隔と、
２段階シフトレジスタを通じたビットクロックに同期さ
れたシフト間の間隔である。２段階シフトレジスタによ
りなされるＸＯＲゲ−トの帰還接続は“積分帰還接
続”、或いはさらに簡単に“積分接続”ともする。
前置符号器 6.1は“正”情報ワ−ドをそれぞれの２５直
列ビットチャネルワ−ドに変換して接続線９に出力す
る。インコ−ダ−６も前置符号器 6.2を含み、前置符号
器 6.2は“負”情報ワ−ドをそれぞれの２５直列ビット
チャネルワ−ドに変換して連結線１１を通じて出力す
る。前置符号器 6.1から出力されるチャネルワ−ドと前
置符号器 6.2から出力されるチャネルワ−ドを区分する
ために、前置符号器 6.1のチャネルワ−ドは以下“正”
情報チャネルワ−ドと、前置符号器 6.2のチャネルワ−
ドは“負”情報チャネルワ−ドと言う。前置符号器 6.1
と 6.2が２Ｔ前置符号器の場合、１ビット付加ビットコ
−ドにより該当偶数ビットは相互同一であり、該当奇数
ビットはビット相補的な二つの２５直列ビットチャネル
ワ−ドが発生される。２Ｔ前置符号器は二つの入力排他
的論理和（ＸＯＲ）ゲ−トと、ＸＯＲゲ−トの出力接続
線と第１入力接続線を積分帰還接続する２段階シフトレ
ジスタ一つとより構成されている。前置符号器の入力信
号はＸＯＲゲ−トの第２入力線に入力され、前置符号器
の出力信号はＸＯＲゲ−トの出力線に出力され、前記２
段階シフトレジスタを通じて２Ｔ遅延された前置符号器
の出力信号はＸＯＲゲ−トの第１入力線に入力される。
間隔Ｔは前置符号器の入力信号のサンプリング間隔と、
２段階シフトレジスタを通じたビットクロックに同期さ
れたシフト間の間隔である。２段階シフトレジスタによ
りなされるＸＯＲゲ−トの帰還接続は“積分帰還接
続”、或いはさらに簡単に“積分接続”ともする。
【００１６】前記符号器 6.1は出力信号として２５直列
ビット“正”情報チャネルワ−ドを接続線９を通じて出
力し、前置符号器 6.2は出力信号として２５直列ビット
“負”情報チャネルワ−ドを接続線１１を通じて出力す
る。前記符号器 6.1と 6.2から並列に提供されたこれら
２５直列ビットチャネルワ−ドに基づいて、制御信号発
生器１０では各ワ−ドの周波数領域スペクトルエネルギ
−特性とディジタルレコ−ダ−１４により記録されるト
ラックに対する所定のスペクトルエネルギ−特性とが比
較されていずれのチャネルワ−ドが前記所定のスペクト
ル応答から最も少なく離脱するかが決定される。制御信
号発生器１０は制御信号ＣＳを発生させるが、この制御
信号ＣＳは前記符号器 6.1と 6.2から出力されたチャネ
ルワ−ドのうち、前記所定のスペクトル応答からの離脱
が最も少なくて記録目的として選択されるべきチャネル
ワ−ドを示す。制御信号ＣＳは接続線１７を通じて選択
器１２の選択制御端子に入力される。選択器１２は（時
間補償器８により遅延された）前置符号器 6.1と 6.2の
出力信号のうち、前記所定のスペクトル応答との離脱が
最も少ない出力信号を選択してディジタルレコ−ダ−１
４に出力する。時間補償部８の遅延器 8.1と 8.2は制御
信号発生器１０から制御信号ＣＳが発生されて選択器１
２への出力に所要される時間を補償するために必要であ
る。制御信号ＣＳは接続線１７を通じて前置符号器 6.1
と 6.2のそれぞれ制御端子に出力されて符号化の連続性
を確保するために、前置符号器 6.1と 6.2のうち記録の
目的として出力が選択されたシフトレジスタの内容は残
り前置符号器のレジスタに移送されるように制御する。
ビット“正”情報チャネルワ−ドを接続線９を通じて出
力し、前置符号器 6.2は出力信号として２５直列ビット
“負”情報チャネルワ−ドを接続線１１を通じて出力す
る。前記符号器 6.1と 6.2から並列に提供されたこれら
２５直列ビットチャネルワ−ドに基づいて、制御信号発
生器１０では各ワ−ドの周波数領域スペクトルエネルギ
−特性とディジタルレコ−ダ−１４により記録されるト
ラックに対する所定のスペクトルエネルギ−特性とが比
較されていずれのチャネルワ−ドが前記所定のスペクト
ル応答から最も少なく離脱するかが決定される。制御信
号発生器１０は制御信号ＣＳを発生させるが、この制御
信号ＣＳは前記符号器 6.1と 6.2から出力されたチャネ
ルワ−ドのうち、前記所定のスペクトル応答からの離脱
が最も少なくて記録目的として選択されるべきチャネル
ワ−ドを示す。制御信号ＣＳは接続線１７を通じて選択
器１２の選択制御端子に入力される。選択器１２は（時
間補償器８により遅延された）前置符号器 6.1と 6.2の
出力信号のうち、前記所定のスペクトル応答との離脱が
最も少ない出力信号を選択してディジタルレコ−ダ−１
４に出力する。時間補償部８の遅延器 8.1と 8.2は制御
信号発生器１０から制御信号ＣＳが発生されて選択器１
２への出力に所要される時間を補償するために必要であ
る。制御信号ＣＳは接続線１７を通じて前置符号器 6.1
と 6.2のそれぞれ制御端子に出力されて符号化の連続性
を確保するために、前置符号器 6.1と 6.2のうち記録の
目的として出力が選択されたシフトレジスタの内容は残
り前置符号器のレジスタに移送されるように制御する。
【００１７】遅延器 8.1により遅延された前置符号器
6.1の“正”情報出力は接続線１３を通じて選択器１２
に出力され、遅延器 8.2により遅延された前置符号器
6.2の“負”情報出力は接続線１５を通じて選択器１２
に出力される。制御信号ＣＳに応答して選択器１２は前
置符号器 6.1と 6.2の遅延された出力信号中から選択さ
れた信号を接続線１９を通じてディジタルレコ−ダ−１
４に出力する。ディジタルレコ−ダ−１４によりビット
の変調が一定なビット率に記録されるためには若干のレ
−トバッファリングが要求される。遅延器 8.1と 8.2は
選択器１２の動作以後、前記レ−トバッファリングとな
る固定遅延器であったり、必要なレ−トバッファリング
を提供する先入れ／先出し（ＦＩＦＯ）レ−トバッファ
−記憶装置となり得る。
6.1の“正”情報出力は接続線１３を通じて選択器１２
に出力され、遅延器 8.2により遅延された前置符号器
6.2の“負”情報出力は接続線１５を通じて選択器１２
に出力される。制御信号ＣＳに応答して選択器１２は前
置符号器 6.1と 6.2の遅延された出力信号中から選択さ
れた信号を接続線１９を通じてディジタルレコ−ダ−１
４に出力する。ディジタルレコ−ダ−１４によりビット
の変調が一定なビット率に記録されるためには若干のレ
−トバッファリングが要求される。遅延器 8.1と 8.2は
選択器１２の動作以後、前記レ−トバッファリングとな
る固定遅延器であったり、必要なレ−トバッファリング
を提供する先入れ／先出し（ＦＩＦＯ）レ−トバッファ
−記憶装置となり得る。
【００１８】図４は図３のディジタル信号記録装置に使
用される改善された制御信号発生器の詳細回路図であ
り、前記改善された制御信号発生器は図５に示された周
波数応答スペクトルを持つチャネルワ−ドの直列デ−タ
ストリ−ムを発生させる。図２（Ｂ）に示されたパタ−
ンＦ１のスペクトルと比較してみると、図５に示された
スペクトルではｆ1 の両側にディップ（dip)が生ずる。
これらディップは前記スペクトルの雑音電力が殆どパイ
ロット信号周波数ｆ1 にまで減ることにより、周波数ｆ
1 におけるパイロット信号の検出のための信号対雑音比
が増えるという意味である。
用される改善された制御信号発生器の詳細回路図であ
り、前記改善された制御信号発生器は図５に示された周
波数応答スペクトルを持つチャネルワ−ドの直列デ−タ
ストリ−ムを発生させる。図２（Ｂ）に示されたパタ−
ンＦ１のスペクトルと比較してみると、図５に示された
スペクトルではｆ1 の両側にディップ（dip)が生ずる。
これらディップは前記スペクトルの雑音電力が殆どパイ
ロット信号周波数ｆ1 にまで減ることにより、周波数ｆ
1 におけるパイロット信号の検出のための信号対雑音比
が増えるという意味である。
【００１９】図４の改善された制御信号発生器はコ−ド
算術マッパ− 10.1 と 10.2 を含んでいるという点にお
いて、 Kahlman特許の制御信号発生器と異なる。コ−ド
算術マッパ− 10.1 は前置符号器 6.1から出力された
“正”情報０と１を類似な振幅を有する正数値と負数値
との間でスイッチングされ、直接的な項が伴われないＩ
−ＮＲＺＩ変調算術値に変換する。コ−ド算術マッパ−
10.2 はその構造において、コ−ド算術マッパ− 10.1
と類似である。コ−ド算術マッパ− 10.2 は前置符号器
6.2から出力された“負”情報０と１を類似な振幅を有
する正数値と負数値との間でスイッチングされ、直接的
な項が伴われないＩ−ＮＲＺＩ変調算術値に変換する。
例えば、マッパ− 10.1 と 10.2 のそれぞれは入力され
る１と０を不変の１の前に可変表示ビットとして使用し
て、変調が２の補数算術項で表現されることができる。
算術マッパ− 10.1 と 10.2 を含んでいるという点にお
いて、 Kahlman特許の制御信号発生器と異なる。コ−ド
算術マッパ− 10.1 は前置符号器 6.1から出力された
“正”情報０と１を類似な振幅を有する正数値と負数値
との間でスイッチングされ、直接的な項が伴われないＩ
−ＮＲＺＩ変調算術値に変換する。コ−ド算術マッパ−
10.2 はその構造において、コ−ド算術マッパ− 10.1
と類似である。コ−ド算術マッパ− 10.2 は前置符号器
6.2から出力された“負”情報０と１を類似な振幅を有
する正数値と負数値との間でスイッチングされ、直接的
な項が伴われないＩ−ＮＲＺＩ変調算術値に変換する。
例えば、マッパ− 10.1 と 10.2 のそれぞれは入力され
る１と０を不変の１の前に可変表示ビットとして使用し
て、変調が２の補数算術項で表現されることができる。
【００２０】ＲＯＭ（図示せず）に貯蔵されている正弦
／余弦ルックアップテ−ブルは、角度周波数ω1 を有し
正弦信号 sinω1tと余弦信号 cosω1t成分より構成され
た周波数ｆ1 の複合キャリアを発生させる。ＲＯＭ（図
示せず）に貯蔵された他の正弦／余弦ルックアップテ−
ブルは、角度周波数ω1 を有し正弦信号 sinω2tと余弦
信号 cosω2t成分より構成された周波数ｆ2 の復号キャ
リアを発生させる。三角波発生器１８は、チャネルワ−
ドの直列デ−タストリ−ムの所望の周波数ｆ1のディジ
タル合計値に当たる三角波信号を発生させ、矩形波発生
器３８では周波数ｆ1 の矩形波が発生される。三角波発
生器１８と矩形波発生器３８にもＲＯＭに貯蔵されたル
ックアップテ−ブルが提供される。ＲＯＭの全てのシス
テム機能が発揮されることにより、ノ−マルビット以外
の順にチャネルワ−ドを処理する過程が単純化される。
／余弦ルックアップテ−ブルは、角度周波数ω1 を有し
正弦信号 sinω1tと余弦信号 cosω1t成分より構成され
た周波数ｆ1 の複合キャリアを発生させる。ＲＯＭ（図
示せず）に貯蔵された他の正弦／余弦ルックアップテ−
ブルは、角度周波数ω1 を有し正弦信号 sinω2tと余弦
信号 cosω2t成分より構成された周波数ｆ2 の復号キャ
リアを発生させる。三角波発生器１８は、チャネルワ−
ドの直列デ−タストリ−ムの所望の周波数ｆ1のディジ
タル合計値に当たる三角波信号を発生させ、矩形波発生
器３８では周波数ｆ1 の矩形波が発生される。三角波発
生器１８と矩形波発生器３８にもＲＯＭに貯蔵されたル
ックアップテ−ブルが提供される。ＲＯＭの全てのシス
テム機能が発揮されることにより、ノ−マルビット以外
の順にチャネルワ−ドを処理する過程が単純化される。
【００２１】前置符号器 6.1の“正" 情報チャネルワ−
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、フィル
タ−回路の経路（ＰＡＴＨ）０は、周波数ｆ1 ではピ−
クを有し、周波数ｆ1 の両側にはディップが形成され、
周波数ｆ2 ではノッチを有するパタ−ンＦ１で記録され
たトラックに対して所望のスペクトルエネルギ−分布か
ら前記Ｉ−ＮＲＺＩ変調スペクトルエネルギ−分布の離
脱程度を決定する。加重合計回路 52.1 は二乗回路 22.
1 から出力された周波数０における所望のノッチと周波
数ｆ1 における所望のピ−クからの離脱値と、その他の
特性からの離脱値とを適切に加重合計する。二乗回路 2
8.1 と 34.1 により、周波数ｆ2 の直交位相のために提
供された周波数ｆ2 の所望のノッチからの離脱値も同様
に加重合計回路 52.1 で互いに加重される。二乗回路 4
4.1 と 50.1 により、周波数ｆ1の直交位相のために提
供された周波数ｆ1 両側の所望のディップからの離脱値
も同様に加重合計回路 52.1 で互いに加重される。二乗
回路 28.1 と 34.1 から加重合計回路 52.1 への入力を
加重することが、二乗回路 22.1 から加重合計回路52.1
への入力を加重処理することに比して相対的に効果的
である。これは再生時に使用されるトラッキング補正回
路により不正確なパイロット周波数ｆ2 を用いることよ
りかえって正確なパイロット信号ｆ1 がない方がよいた
めである。二乗回路 44.1 と 50.1 から加重合計回路 5
2.1 への入力を加重処理することが二乗回路 22.1 から
加重合計回路 52.1 への入力を加重処理することに比し
て相対的に効果が少ない。フィルタ−回路経路０は第１
エラ−信号ｅ１を加重合計回路52.1 の加重合計出力信
号として提供する。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、フィル
タ−回路の経路（ＰＡＴＨ）０は、周波数ｆ1 ではピ−
クを有し、周波数ｆ1 の両側にはディップが形成され、
周波数ｆ2 ではノッチを有するパタ−ンＦ１で記録され
たトラックに対して所望のスペクトルエネルギ−分布か
ら前記Ｉ−ＮＲＺＩ変調スペクトルエネルギ−分布の離
脱程度を決定する。加重合計回路 52.1 は二乗回路 22.
1 から出力された周波数０における所望のノッチと周波
数ｆ1 における所望のピ−クからの離脱値と、その他の
特性からの離脱値とを適切に加重合計する。二乗回路 2
8.1 と 34.1 により、周波数ｆ2 の直交位相のために提
供された周波数ｆ2 の所望のノッチからの離脱値も同様
に加重合計回路 52.1 で互いに加重される。二乗回路 4
4.1 と 50.1 により、周波数ｆ1の直交位相のために提
供された周波数ｆ1 両側の所望のディップからの離脱値
も同様に加重合計回路 52.1 で互いに加重される。二乗
回路 28.1 と 34.1 から加重合計回路 52.1 への入力を
加重することが、二乗回路 22.1 から加重合計回路52.1
への入力を加重処理することに比して相対的に効果的
である。これは再生時に使用されるトラッキング補正回
路により不正確なパイロット周波数ｆ2 を用いることよ
りかえって正確なパイロット信号ｆ1 がない方がよいた
めである。二乗回路 44.1 と 50.1 から加重合計回路 5
2.1 への入力を加重処理することが二乗回路 22.1 から
加重合計回路 52.1 への入力を加重処理することに比し
て相対的に効果が少ない。フィルタ−回路経路０は第１
エラ−信号ｅ１を加重合計回路52.1 の加重合計出力信
号として提供する。
【００２２】前置符号器 6.1の" 正" 情報チャネルワ−
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
０における所望のノッチと周波数ｆ1 におけるピ−クか
ら前記Ｉ−ＮＲＺＩ変調スペクトルエネルギ−分布の離
脱程度は経路０システムにおいて次のような方式で算出
される。積分回路 16.1 はコ−ド算術マッパ− 10.1で
数値化された前置符号器 6.1の" 正" 情報チャネルワ−
ドを入力して予め貯蔵された値と積分する。減算器 20.
1 は積分回路 16.1 の出力から三角波発生器１８の出力
信号を減算する。二乗回路 22.1 は減算値を二乗する。
そして、算出された二乗値は加重合計回路 52.1 に出力
されて第１エラ−信号ｅ１成分を提供する。三角波発生
器 18.1 と減算器 20.1 は所望のパイロット信号を保つ
ために必要な所定のディジタル合計から積分回路 16.1
から出力されるディジタル合計値の離脱を検出する検出
回路を提供する。二乗回路 22.1 ではこの離脱エネルギ
−が計算される。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
０における所望のノッチと周波数ｆ1 におけるピ−クか
ら前記Ｉ−ＮＲＺＩ変調スペクトルエネルギ−分布の離
脱程度は経路０システムにおいて次のような方式で算出
される。積分回路 16.1 はコ−ド算術マッパ− 10.1で
数値化された前置符号器 6.1の" 正" 情報チャネルワ−
ドを入力して予め貯蔵された値と積分する。減算器 20.
1 は積分回路 16.1 の出力から三角波発生器１８の出力
信号を減算する。二乗回路 22.1 は減算値を二乗する。
そして、算出された二乗値は加重合計回路 52.1 に出力
されて第１エラ−信号ｅ１成分を提供する。三角波発生
器 18.1 と減算器 20.1 は所望のパイロット信号を保つ
ために必要な所定のディジタル合計から積分回路 16.1
から出力されるディジタル合計値の離脱を検出する検出
回路を提供する。二乗回路 22.1 ではこの離脱エネルギ
−が計算される。
【００２３】前置符号器 6.1の" 正" 情報チャネルワ−
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
ｆ2 におけるノッチから前記Ｉ−ＮＲＺＩ変調スペクト
ルエネルギ−分布の離脱程度は経路０システムにおいて
次のような方式で算出される。乗算器 24.1 は前置符号
器6.1 の出力と周波数ｆ2 の正弦波システム関数 sinω
2tを乗算する。積分回路 26.1 は乗算器 24.1 の出力を
積分する。二乗回路 28.1 は加重合計回路 52.1 に出力
させるために積分回路 26.1 の積分結果を二乗する。乗
算器 30.1 は前置符号器 6.1の出力を周波数ｆ2 の余弦
波システム関数cosω2tと乗算し、積分回路 32.1 は乗
算器 30.1 の値を積分し、二乗回路 34.1 は加重合計回
路 52.1 に適用するために積分回路 34.1 の積分結果を
二乗する（“システム関数”というのはディジタル電子
工学においてディジタルサンプルによりサンプリングさ
れたデ−タに基づいて記述されるアナログ方式の関数を
いう）。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
ｆ2 におけるノッチから前記Ｉ−ＮＲＺＩ変調スペクト
ルエネルギ−分布の離脱程度は経路０システムにおいて
次のような方式で算出される。乗算器 24.1 は前置符号
器6.1 の出力と周波数ｆ2 の正弦波システム関数 sinω
2tを乗算する。積分回路 26.1 は乗算器 24.1 の出力を
積分する。二乗回路 28.1 は加重合計回路 52.1 に出力
させるために積分回路 26.1 の積分結果を二乗する。乗
算器 30.1 は前置符号器 6.1の出力を周波数ｆ2 の余弦
波システム関数cosω2tと乗算し、積分回路 32.1 は乗
算器 30.1 の値を積分し、二乗回路 34.1 は加重合計回
路 52.1 に適用するために積分回路 34.1 の積分結果を
二乗する（“システム関数”というのはディジタル電子
工学においてディジタルサンプルによりサンプリングさ
れたデ−タに基づいて記述されるアナログ方式の関数を
いう）。
【００２４】前置符号器 6.1の" 正" 情報チャネルワ−
ドに基づいてＩ−ＮＲＺＩ変調する時、周波数ｆ1 のピ
−ク両側の所望のディップから前記Ｉ−ＮＲＺＩ変調ス
ペクトルエネルギ−分布の離脱程度は経路０システムに
おいて次のような方式で算出される。減算器 36.1 は矩
形波発生器３８から出力された周波数ｆ1 の矩形波を前
置符号器 6.1の出力信号から減算する。矩形波発生器３
８と減算器 36.1 はコ−ド算術マッパ− 10.1 で数値化
された前置符号器 6.1の" 正" 情報直列ビットチャネル
ワ−ドからの外れを検出するための検出回路を提供す
る。乗算器 40.1は減算器 36.1 の差値である出力信号
を周波数ｆ1 の正弦波システム関数 sinω 1tと乗算す
る。積分回路 42.1 は乗算器 40.1 の値を積分する。二
乗回路 44.1は加重合計回路 52.1 に出力するために積
分回路 42.1 の積分結果を二乗する。乗算器 46.1 は減
算器 36.1 の差値である出力信号を周波数ｆ1 の余弦波
システム関数 cosω1tと乗算し、積分回路 48.1 は乗算
器 46.1 の値を積分し、二乗回路 50.1 は加重合計回路
52.1 に出力するために積分回路 48.1 の積分結果を二
乗する。
ドに基づいてＩ−ＮＲＺＩ変調する時、周波数ｆ1 のピ
−ク両側の所望のディップから前記Ｉ−ＮＲＺＩ変調ス
ペクトルエネルギ−分布の離脱程度は経路０システムに
おいて次のような方式で算出される。減算器 36.1 は矩
形波発生器３８から出力された周波数ｆ1 の矩形波を前
置符号器 6.1の出力信号から減算する。矩形波発生器３
８と減算器 36.1 はコ−ド算術マッパ− 10.1 で数値化
された前置符号器 6.1の" 正" 情報直列ビットチャネル
ワ−ドからの外れを検出するための検出回路を提供す
る。乗算器 40.1は減算器 36.1 の差値である出力信号
を周波数ｆ1 の正弦波システム関数 sinω 1tと乗算す
る。積分回路 42.1 は乗算器 40.1 の値を積分する。二
乗回路 44.1は加重合計回路 52.1 に出力するために積
分回路 42.1 の積分結果を二乗する。乗算器 46.1 は減
算器 36.1 の差値である出力信号を周波数ｆ1 の余弦波
システム関数 cosω1tと乗算し、積分回路 48.1 は乗算
器 46.1 の値を積分し、二乗回路 50.1 は加重合計回路
52.1 に出力するために積分回路 48.1 の積分結果を二
乗する。
【００２５】前置符号器 6.2 の" 負" 情報チャネルワ
−ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、フィ
ルタ−回路経路１は、周波数ｆ1 ではピ−クを有し、周
波数ｆ2 の両側にはディップが形成され、周波数ｆ2 で
はノッチを有するパタ−ンＦ１で記録されたトラックに
対して所望のスペクトルエネルギ−分布から前記Ｉ−Ｎ
ＲＺＩ変調スペクトルエネルギ−分布の離脱程度を決定
する。フィルタ−回路経路１の加重合計回路 52.1 で
は、二乗回路 22.2 から出力された周波数０における所
望のノッチと周波数ｆ1 における所望のピ−クとの離脱
値と二乗回路 28.2, 34.2, 44.2, 50.2 から出力された
その他の特性との離脱値を適切に加重合計する。加重合
計回路 52.2 は合計出力信号として第２エラ−信号ｅ２
を提供する。比較器５４はエラ−信号ｅ１とｅ２とを比
較して制御信号ＣＳを発生させて選択器１２の選択制御
端子に出力する。そして、選択器１２はさらに小さい値
のエラ−信号を有するチャネルワ−ドを選択する。
−ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、フィ
ルタ−回路経路１は、周波数ｆ1 ではピ−クを有し、周
波数ｆ2 の両側にはディップが形成され、周波数ｆ2 で
はノッチを有するパタ−ンＦ１で記録されたトラックに
対して所望のスペクトルエネルギ−分布から前記Ｉ−Ｎ
ＲＺＩ変調スペクトルエネルギ−分布の離脱程度を決定
する。フィルタ−回路経路１の加重合計回路 52.1 で
は、二乗回路 22.2 から出力された周波数０における所
望のノッチと周波数ｆ1 における所望のピ−クとの離脱
値と二乗回路 28.2, 34.2, 44.2, 50.2 から出力された
その他の特性との離脱値を適切に加重合計する。加重合
計回路 52.2 は合計出力信号として第２エラ−信号ｅ２
を提供する。比較器５４はエラ−信号ｅ１とｅ２とを比
較して制御信号ＣＳを発生させて選択器１２の選択制御
端子に出力する。そして、選択器１２はさらに小さい値
のエラ−信号を有するチャネルワ−ドを選択する。
【００２６】前置符号器 6.2の "負" 情報チャネルワ−
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
０における所望のノッチと周波数ｆ1 における所望のピ
−クから前記Ｉ−ＮＲＺＩ変調スペクトルエネルギ−分
布の離脱程度は経路１システムにおいて次のような方式
で算出される。積分回路 16.2 はコ−ド算術マッパ−1
0.2 で数値化された前置符号器 6.2の" 負" 情報チャネ
ルワ−ドを入力して予め貯蔵された値で積分する。減算
器 20.2 は積分回路 16.2 の出力から三角波発生器１８
の出力信号を減算する。二乗回路 22.2 は差値を二乗す
る。そして、第２エラ−信号ｅ２成分を提供するため
に、算出された二乗値は加重合計回路 52.2 に出力され
る。三角波発生器１８と減算器 20.2 は所望のパイロッ
ト信号を保つために必要な所定のディジタル合計から積
分回路 16.2 から出力されるディジタル合計値の外れを
検出する検出回路を提供する。二乗回路 22.2 ではその
ような離脱エネルギ−が計算される。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
０における所望のノッチと周波数ｆ1 における所望のピ
−クから前記Ｉ−ＮＲＺＩ変調スペクトルエネルギ−分
布の離脱程度は経路１システムにおいて次のような方式
で算出される。積分回路 16.2 はコ−ド算術マッパ−1
0.2 で数値化された前置符号器 6.2の" 負" 情報チャネ
ルワ−ドを入力して予め貯蔵された値で積分する。減算
器 20.2 は積分回路 16.2 の出力から三角波発生器１８
の出力信号を減算する。二乗回路 22.2 は差値を二乗す
る。そして、第２エラ−信号ｅ２成分を提供するため
に、算出された二乗値は加重合計回路 52.2 に出力され
る。三角波発生器１８と減算器 20.2 は所望のパイロッ
ト信号を保つために必要な所定のディジタル合計から積
分回路 16.2 から出力されるディジタル合計値の外れを
検出する検出回路を提供する。二乗回路 22.2 ではその
ような離脱エネルギ−が計算される。
【００２７】前置符号器 6.2の" 負" 情報チャネルワ−
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
ｆ2 におけるノッチから前記Ｉ−ＮＲＺＩ変調のスペク
トルエネルギ−の離脱程度は経路１システムにおいて次
のような方式で算出される。乗算器 24.2 は前置符号器
6.2の出力と周波数ｆ2 の正弦波システム関数 sinω 2t
を乗算する。積分回路 26.2 は乗算器 24.2 の出力を積
分する。二乗回路 28.2 は積分回路 26.2 の積分結果を
二乗して加重合計回路 52.2 に出力する。乗算器 30.2
は前置符号器 6.2の出力を周波数ｆ2 の余弦波システム
関数 cosω2tと乗算し、積分回路 32.2 は乗算器 30.2
の値を積分し、二乗回路 34.2 は積分回路 34.2 の積分
結果を二乗して加重合計回路 52.2 に出力する。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
ｆ2 におけるノッチから前記Ｉ−ＮＲＺＩ変調のスペク
トルエネルギ−の離脱程度は経路１システムにおいて次
のような方式で算出される。乗算器 24.2 は前置符号器
6.2の出力と周波数ｆ2 の正弦波システム関数 sinω 2t
を乗算する。積分回路 26.2 は乗算器 24.2 の出力を積
分する。二乗回路 28.2 は積分回路 26.2 の積分結果を
二乗して加重合計回路 52.2 に出力する。乗算器 30.2
は前置符号器 6.2の出力を周波数ｆ2 の余弦波システム
関数 cosω2tと乗算し、積分回路 32.2 は乗算器 30.2
の値を積分し、二乗回路 34.2 は積分回路 34.2 の積分
結果を二乗して加重合計回路 52.2 に出力する。
【００２８】前記符号器 6.2の" 負" 情報チャネルワ−
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
ｆ1 のピ−ク両側の所望のディップから前記Ｉ−ＮＲＺ
Ｉ変調スペクトルエネルギ−の離脱程度は経路１システ
ムにおいて次のような方式で算出される。減算器 36.2
は矩形波発生器３８から出力された周波数ｆ1 の矩形波
を前置符号器 6.2の出力信号から減算する。矩形波発生
器３８と減算器 36.2はコ−ド算術マッパ− 10.2 で数
値化された前置符号器 6.2の" 負" 情報直列ビットチャ
ネルワ−ドからの外れを検出するための検出回路を提供
する。乗算器 40.2 は減算器 36.2 の差値である出力信
号を周波数ｆ1 の正弦波システム関数 sinω1tと乗算す
る。積分回路 42.2 は乗算器 40.2 の値を積分する。二
乗回路 44.2 は積分回路 42.2 の積分結果を二乗して加
重合計回路 52.2 に出力する。乗算器 46.2 は減算器 3
6.2 の差値である出力信号を周波数ｆ1 の余弦波システ
ム関数 cosω1tと乗算し、積分回路 48.1 は乗算器 46.
2 の値を積分し、二乗回路50.2 は積分回路 48.2 の積
分結果を二乗して加重合計回路 52.2 に出力する。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
ｆ1 のピ−ク両側の所望のディップから前記Ｉ−ＮＲＺ
Ｉ変調スペクトルエネルギ−の離脱程度は経路１システ
ムにおいて次のような方式で算出される。減算器 36.2
は矩形波発生器３８から出力された周波数ｆ1 の矩形波
を前置符号器 6.2の出力信号から減算する。矩形波発生
器３８と減算器 36.2はコ−ド算術マッパ− 10.2 で数
値化された前置符号器 6.2の" 負" 情報直列ビットチャ
ネルワ−ドからの外れを検出するための検出回路を提供
する。乗算器 40.2 は減算器 36.2 の差値である出力信
号を周波数ｆ1 の正弦波システム関数 sinω1tと乗算す
る。積分回路 42.2 は乗算器 40.2 の値を積分する。二
乗回路 44.2 は積分回路 42.2 の積分結果を二乗して加
重合計回路 52.2 に出力する。乗算器 46.2 は減算器 3
6.2 の差値である出力信号を周波数ｆ1 の余弦波システ
ム関数 cosω1tと乗算し、積分回路 48.1 は乗算器 46.
2 の値を積分し、二乗回路50.2 は積分回路 48.2 の積
分結果を二乗して加重合計回路 52.2 に出力する。
【００２９】Ｆ１パタ−ンを発生する時、制御信号発生
器１０の動作を説明した。Ｆ２パタ−ンを発生する時、
制御信号発生器１０の動作はｆ1 とｆ2 の置き換えによ
り変更され、これにより、ω1 とω2 も置き換えられ
る。Ｆ０パタ−ンを発生する際、制御信号発生器１０の
動作は変更されて三角波発生器１８と矩形波発生器３８
が作動しなくなる。Ｆ０，Ｆ１，Ｆ２のパタ−ンのう
ち、いずれかが発生されるかに問わず、記録するＩ−Ｎ
ＲＺＩ変調決定のために、前置符号器の“正”情報チャ
ネルワ−ドと前置符号器 6.2の“負”情報チャネルワ−
ド中から一つを選択する決定を行った後、所定の再初期
化過程が伴われるべきである。かかる再初期化は符号化
の連続性を確保し、制御信号発生器から次に入力される
一対のチャネルワ−ドのうち、記録されるチャネルワ−
ドが選択される根拠を提供するためになされる。
器１０の動作を説明した。Ｆ２パタ−ンを発生する時、
制御信号発生器１０の動作はｆ1 とｆ2 の置き換えによ
り変更され、これにより、ω1 とω2 も置き換えられ
る。Ｆ０パタ−ンを発生する際、制御信号発生器１０の
動作は変更されて三角波発生器１８と矩形波発生器３８
が作動しなくなる。Ｆ０，Ｆ１，Ｆ２のパタ−ンのう
ち、いずれかが発生されるかに問わず、記録するＩ−Ｎ
ＲＺＩ変調決定のために、前置符号器の“正”情報チャ
ネルワ−ドと前置符号器 6.2の“負”情報チャネルワ−
ド中から一つを選択する決定を行った後、所定の再初期
化過程が伴われるべきである。かかる再初期化は符号化
の連続性を確保し、制御信号発生器から次に入力される
一対のチャネルワ−ドのうち、記録されるチャネルワ−
ドが選択される根拠を提供するためになされる。
【００３０】後者の場合、次に記録されるチャネルワ−
ドが決定された際、積分回路 16.1,26.1, 32.1, 42.1,
48.1 の内容や積分回路 16.2, 26.2, 32.2, 42.2, 48.2
の内容が変更されなければならない。新たに選択され
たワ−ドが“負”情報の形態なら、積分回路 16.1, 26.
1, 32.1, 42.1, 48.1 の内容は積分回路 16.2, 26.2,3
2.2, 42.2, 48.2 それぞれの内容と一致するように変更
されるべきである。新たに選択されたワ−ドが“正”情
報の形態なら、積分回路 16.1, 26.1, 32.1, 42.1, 48.
1 の内容は積分回路 16.1, 26.1, 32.1, 42.1, 48.1 そ
れぞれの内容と一致するように変更されなければならな
い。
ドが決定された際、積分回路 16.1,26.1, 32.1, 42.1,
48.1 の内容や積分回路 16.2, 26.2, 32.2, 42.2, 48.2
の内容が変更されなければならない。新たに選択され
たワ−ドが“負”情報の形態なら、積分回路 16.1, 26.
1, 32.1, 42.1, 48.1 の内容は積分回路 16.2, 26.2,3
2.2, 42.2, 48.2 それぞれの内容と一致するように変更
されるべきである。新たに選択されたワ−ドが“正”情
報の形態なら、積分回路 16.1, 26.1, 32.1, 42.1, 48.
1 の内容は積分回路 16.1, 26.1, 32.1, 42.1, 48.1 そ
れぞれの内容と一致するように変更されなければならな
い。
【００３１】周知のように、次に記録されるチャネルワ
−ドが決定された際、前置符号器 6.1と 6.2のうち、記
録用として選択されたチャネルワ−ドを出力する前置符
号器にある“積分帰還接続線”の前置符号情報は残り前
置符号器の“積分帰還接続線”に伝送されなければなら
ない。次に記録用として選択されたチャネルワ−ドが前
置符号器 6.1から出力されると、前記符号器 6.1にある
ＸＯＲゲ−トと積分帰還接続されているシフトレジスタ
の内容は前置符号器 6.2にあるＸＯＲゲ−トと積分接続
されているシフトレジスタの該当位置に移送される。一
方、次の記録用として選択されたチャネルワ−ドが前置
符号器 6.2から出力されると、前記符号器 6.2にあるＸ
ＯＲゲ−トと積分帰還接続されているシフトレジスタの
内容は前置符号器 6.1にあるＸＯＲゲ−トと積分接続さ
れているシフトレジスタの該当位置に移送される。
−ドが決定された際、前置符号器 6.1と 6.2のうち、記
録用として選択されたチャネルワ−ドを出力する前置符
号器にある“積分帰還接続線”の前置符号情報は残り前
置符号器の“積分帰還接続線”に伝送されなければなら
ない。次に記録用として選択されたチャネルワ−ドが前
置符号器 6.1から出力されると、前記符号器 6.1にある
ＸＯＲゲ−トと積分帰還接続されているシフトレジスタ
の内容は前置符号器 6.2にあるＸＯＲゲ−トと積分接続
されているシフトレジスタの該当位置に移送される。一
方、次の記録用として選択されたチャネルワ−ドが前置
符号器 6.2から出力されると、前記符号器 6.2にあるＸ
ＯＲゲ−トと積分帰還接続されているシフトレジスタの
内容は前置符号器 6.1にあるＸＯＲゲ−トと積分接続さ
れているシフトレジスタの該当位置に移送される。
【００３２】しかしながら、実際的にはアメリカ特許第
5,142,421号に開示された従来のディジタル信号記録装
置でこの移送が完了するには相当な遅延時間が所要され
る。前記ディジタル信号記録装置においては、制御信号
発生器１０のディジタル乗算器、積分回路、二乗回路で
時間の遅延が生ずる。この遅延により、符号器６の次に
断続的な記録を遂行するバッファ−記録装置が必要であ
り、これは時間補償器８により提供され得る。また、符
号器６の前で断続的な読み出しを遂行するバッファ−記
録装置も必要であり、これは並直列変換器２により提供
されることができる。実際的には、バッファ−記録装置
の断続的な記入と読み出し動作の配列に応じてクロック
同期を配列することが困難である。発明者キムシュンタ
イがその同出願書のディジタル信号記録装置で指摘した
ように、前記バッファ−装置の断続的な読み出し及び記
録の必要性は並列ワ−ドを基準として前置符号化を行う
ことにより回避することができる。しかしながら、並列
ビットワ−ドに対する２Ｔ前置符号器は直列ビットワ−
ドに対する２Ｔ前置符号器よりその構造において相当に
複雑である。
5,142,421号に開示された従来のディジタル信号記録装
置でこの移送が完了するには相当な遅延時間が所要され
る。前記ディジタル信号記録装置においては、制御信号
発生器１０のディジタル乗算器、積分回路、二乗回路で
時間の遅延が生ずる。この遅延により、符号器６の次に
断続的な記録を遂行するバッファ−記録装置が必要であ
り、これは時間補償器８により提供され得る。また、符
号器６の前で断続的な読み出しを遂行するバッファ−記
録装置も必要であり、これは並直列変換器２により提供
されることができる。実際的には、バッファ−記録装置
の断続的な記入と読み出し動作の配列に応じてクロック
同期を配列することが困難である。発明者キムシュンタ
イがその同出願書のディジタル信号記録装置で指摘した
ように、前記バッファ−装置の断続的な読み出し及び記
録の必要性は並列ワ−ドを基準として前置符号化を行う
ことにより回避することができる。しかしながら、並列
ビットワ−ドに対する２Ｔ前置符号器は直列ビットワ−
ドに対する２Ｔ前置符号器よりその構造において相当に
複雑である。
【００３３】図６はディジタル映像信号及びディジタル
音声信号が記録媒体上の縦軸に対して所定の角度に配列
されたトラックＴ１，Ｔ２，．．に記録されている磁気
記録媒体を示している。ディジタル映像信号は毎トラッ
クの第１トラック部ＴＰ１に貯蔵されている。各トラッ
クはプレアンブル情報を含有する第２トラック部ＴＰ２
から始まる。ディジタル音声情報、例えば、パルス符号
化された変調音声情報は毎トラックの第３トラック部Ｔ
Ｐ３に貯蔵されている。毎トラックの第１，３トラック
部Ｔ１，Ｔ３は第４トラック部ＴＰ４により分離され
る。毎トラックはポストアンブル情報を含有する第５ト
ラック部ＴＰ５で完了される。
音声信号が記録媒体上の縦軸に対して所定の角度に配列
されたトラックＴ１，Ｔ２，．．に記録されている磁気
記録媒体を示している。ディジタル映像信号は毎トラッ
クの第１トラック部ＴＰ１に貯蔵されている。各トラッ
クはプレアンブル情報を含有する第２トラック部ＴＰ２
から始まる。ディジタル音声情報、例えば、パルス符号
化された変調音声情報は毎トラックの第３トラック部Ｔ
Ｐ３に貯蔵されている。毎トラックの第１，３トラック
部Ｔ１，Ｔ３は第４トラック部ＴＰ４により分離され
る。毎トラックはポストアンブル情報を含有する第５ト
ラック部ＴＰ５で完了される。
【００３４】図７は単一トラック上に記録されているチ
ャネルワ−ドの直列デ−タストリ−ムの情報を概略的に
示す。図７においては、例えば２５ビットチャネルワ−
ド２ラインは各第２トラック部ＴＰ２に貯蔵される。各
ラインは４７個の２５ビットチャネルワ−ドを有する。
各第２トラック部ＴＰ２上に貯蔵された総情報は９４個
の２５ビットチャネルワ−ドとなっている。
ャネルワ−ドの直列デ−タストリ−ムの情報を概略的に
示す。図７においては、例えば２５ビットチャネルワ−
ド２ラインは各第２トラック部ＴＰ２に貯蔵される。各
ラインは４７個の２５ビットチャネルワ−ドを有する。
各第２トラック部ＴＰ２上に貯蔵された総情報は９４個
の２５ビットチャネルワ−ドとなっている。
【００３５】第２トラック部ＴＰ２の次に第１トラック
部ＴＰ１上に貯蔵された情報は８８ラインの情報であ
る。各ラインは４７個の２５ビットチャネルワ−ドを有
する。第１トラック部ＴＰ１は同期デ−タ、ＩＤデ−
タ、補助デ−タ、映像デ−タ、水平パリティデ−タ及び
垂直パリティデ−タとを含む。第４トラック部ＴＰ４は
第１トラック部ＴＰ１の次に来る。第２トラック部ＴＰ
２の場合のように、４７個の２５ビットチャネルワ−ド
は第４トラック部ＴＰ４上の第２ラインのそれぞれに記
録される。
部ＴＰ１上に貯蔵された情報は８８ラインの情報であ
る。各ラインは４７個の２５ビットチャネルワ−ドを有
する。第１トラック部ＴＰ１は同期デ−タ、ＩＤデ−
タ、補助デ−タ、映像デ−タ、水平パリティデ−タ及び
垂直パリティデ−タとを含む。第４トラック部ＴＰ４は
第１トラック部ＴＰ１の次に来る。第２トラック部ＴＰ
２の場合のように、４７個の２５ビットチャネルワ−ド
は第４トラック部ＴＰ４上の第２ラインのそれぞれに記
録される。
【００３６】９ラインの情報は第４トラック部ＴＰ４の
次に来る第３トラック部ＴＰ３に存在する。各ラインは
４７個の２５ビットチャネルワ−ドを含む。第３トラッ
ク部ＴＰ３は同期デ−タ、ＩＤデ−タ、補助デ−タ、音
声デ−タ、水平パリティデ−タ及び垂直パリティデ−タ
を含む。第５トラック部ＴＰ５上には６２５ラインの場
合には１３２５ビット（５３個の２５ビットチャネルワ
−ド）が記録され、５２５ラインシステムの場合には１
４４５ビットが記録される。
次に来る第３トラック部ＴＰ３に存在する。各ラインは
４７個の２５ビットチャネルワ−ドを含む。第３トラッ
ク部ＴＰ３は同期デ−タ、ＩＤデ−タ、補助デ−タ、音
声デ−タ、水平パリティデ−タ及び垂直パリティデ−タ
を含む。第５トラック部ＴＰ５上には６２５ラインの場
合には１３２５ビット（５３個の２５ビットチャネルワ
−ド）が記録され、５２５ラインシステムの場合には１
４４５ビットが記録される。
【００３７】図６及び図７上に示された磁気記録媒体上
に記録された信号に関する構造及び情報に対する詳細な
説明は、１９９２年７月１日付けに公開されたヨーロッ
パ特許第 0 492 704号の“磁気記録キャリア上のトラッ
ク開始部分にクロックランインコ−ドワ−ドを記録する
ための装置”に開示されており、ここに参照されてい
る。参照してみると、パイロット信号は所定の個数のチ
ャネルワ−ドずつ第２トラック部ＴＰ２にロ−ドされ
る。第４トラック部ＴＰ４はエディットギャップとして
第５トラック部ＴＰ５と同様に第２トラック部ＴＰ２の
ようなチャネルワ−ドを含む。
に記録された信号に関する構造及び情報に対する詳細な
説明は、１９９２年７月１日付けに公開されたヨーロッ
パ特許第 0 492 704号の“磁気記録キャリア上のトラッ
ク開始部分にクロックランインコ−ドワ−ドを記録する
ための装置”に開示されており、ここに参照されてい
る。参照してみると、パイロット信号は所定の個数のチ
ャネルワ−ドずつ第２トラック部ＴＰ２にロ−ドされ
る。第４トラック部ＴＰ４はエディットギャップとして
第５トラック部ＴＰ５と同様に第２トラック部ＴＰ２の
ようなチャネルワ−ドを含む。
【００３８】しかしながら、本発明においては、直列デ
−タストリ−ムは一番目セットのトラックにある全ての
トラックのトラック部ＴＰ２，ＴＰ１，ＴＰ４，ＴＰ３
及びＴＰ５にかけて続けられる周波数ｆ1 のパイロット
信号と二番目セットのトラックにある全てのトラックの
トラック部ＴＰ２，ＴＰ１，ＴＰ４，ＴＰ３及びＴＰ５
にかけて続けられる周波数ｆ2 のパイロット信号とを含
む。ランアップデ−タは第１トラック部ＴＰ１のチャネ
ルワ−ドを繰り返すことよりは毎トラックの第４トラッ
ク部ＴＰ４上にロ−ドされる。ロ−ディングされたラン
アップデ−タはビットクロック周波数で動作する移送同
期ル−プ回路の誤動作を防止するようになっており、再
生時に再生信号のビット抽出に必要である。
−タストリ−ムは一番目セットのトラックにある全ての
トラックのトラック部ＴＰ２，ＴＰ１，ＴＰ４，ＴＰ３
及びＴＰ５にかけて続けられる周波数ｆ1 のパイロット
信号と二番目セットのトラックにある全てのトラックの
トラック部ＴＰ２，ＴＰ１，ＴＰ４，ＴＰ３及びＴＰ５
にかけて続けられる周波数ｆ2 のパイロット信号とを含
む。ランアップデ−タは第１トラック部ＴＰ１のチャネ
ルワ−ドを繰り返すことよりは毎トラックの第４トラッ
ク部ＴＰ４上にロ−ドされる。ロ−ディングされたラン
アップデ−タはビットクロック周波数で動作する移送同
期ル−プ回路の誤動作を防止するようになっており、再
生時に再生信号のビット抽出に必要である。
【００３９】以下、本発明の望ましい実施例を説明す
る。図８を参照すると、８並列ビットワ−ドを入力する
入力端子１０１は並列（Ｐ／Ｐ）変換器１０２の入力端
子と連結されている。Ｐ／Ｐ変換器１０２は入力端子に
入力される三つの直列８並列ビットワ−ドの連続的な群
のそれぞれを三つの並列８並列ビットディジタルワ−
ド、即ち、２４ビット情報ワ−ドに変換して、前記変換
されたワ−ドを並列ビットの形態に出力端子１０３を通
じて出力する。信号挿入部１０４はＰ／Ｐ変換器１０２
の出力端子１０３から並列ビットの形態に入力されるそ
れぞれの２４ビット情報ワ−ドに単一ビットディジタル
ワ−ド付加ビット“０”ビットを挿入する。
る。図８を参照すると、８並列ビットワ−ドを入力する
入力端子１０１は並列（Ｐ／Ｐ）変換器１０２の入力端
子と連結されている。Ｐ／Ｐ変換器１０２は入力端子に
入力される三つの直列８並列ビットワ−ドの連続的な群
のそれぞれを三つの並列８並列ビットディジタルワ−
ド、即ち、２４ビット情報ワ−ドに変換して、前記変換
されたワ−ドを並列ビットの形態に出力端子１０３を通
じて出力する。信号挿入部１０４はＰ／Ｐ変換器１０２
の出力端子１０３から並列ビットの形態に入力されるそ
れぞれの２４ビット情報ワ−ドに単一ビットディジタル
ワ−ド付加ビット“０”ビットを挿入する。
【００４０】図７は同期デ−タが所定のフォ−マットで
記録され、第１，３トラック部ＴＰ１，ＴＰ３の各ライ
ンの開示部にロ−ディングされる方式を示している。前
記同期デ−タの１７ビットはＰ／Ｐ変換器１０２から並
列に提供される初期８ビット情報ワ−ドと共に２５ビッ
ト情報ワ−ドを構成する。初期８ビット情報ワ−ドＩＤ
デ−タに当たり、ヨーロッパ特許第 0 492 704 A1 号に
詳細に説明されている。
記録され、第１，３トラック部ＴＰ１，ＴＰ３の各ライ
ンの開示部にロ−ディングされる方式を示している。前
記同期デ−タの１７ビットはＰ／Ｐ変換器１０２から並
列に提供される初期８ビット情報ワ−ドと共に２５ビッ
ト情報ワ−ドを構成する。初期８ビット情報ワ−ドＩＤ
デ−タに当たり、ヨーロッパ特許第 0 492 704 A1 号に
詳細に説明されている。
【００４１】信号が第４トラック部ＴＰ４に記録される
と、信号挿入部１０４は２５ビット情報ワ−ドが所定の
フォ−マットを有する外部のランアップデ−タを受信す
る。発生器（図示せず）が備えられて同期デ−タとラン
アップデ−タを発生させ、ワイヤドゼロとして２４並列
ビット情報として流入されることよりは、ビットが２４
ビット情報に直列に流入されると信号挿入部１０４に対
する“０”ビットを発生させる。
と、信号挿入部１０４は２５ビット情報ワ−ドが所定の
フォ−マットを有する外部のランアップデ−タを受信す
る。発生器（図示せず）が備えられて同期デ−タとラン
アップデ−タを発生させ、ワイヤドゼロとして２４並列
ビット情報として流入されることよりは、ビットが２４
ビット情報に直列に流入されると信号挿入部１０４に対
する“０”ビットを発生させる。
【００４２】このような手続きにより得られた２５ビッ
ト情報ワ−ドは出力端子１０５を通じて出力されて前置
符号器１０６に入力信号として印加される。前置符号器
１０６は２５並列ビット情報ワ−ドを２５並列ビットチ
ャネルワ−ドに変換させる。前記信号挿入部１０４は各
情報ワ−ドに単一ビットの付加ビットのみを付加するこ
とが望ましく、前置符号器１０６としては２Ｔ前置符号
器を使用することが望ましい。
ト情報ワ−ドは出力端子１０５を通じて出力されて前置
符号器１０６に入力信号として印加される。前置符号器
１０６は２５並列ビット情報ワ−ドを２５並列ビットチ
ャネルワ−ドに変換させる。前記信号挿入部１０４は各
情報ワ−ドに単一ビットの付加ビットのみを付加するこ
とが望ましく、前置符号器１０６としては２Ｔ前置符号
器を使用することが望ましい。
【００４３】前記信号挿入部１０４が各情報ワ−ドに
“０”ビット付加ビットを付加すると１ビット付加ビッ
トが付加されたが、その間に来る偶数ビットは“負”情
報チャネルワ−ドにおける該当ビットと同一であり、他
の前置符号器処理によっては正常的に発生される“正”
情報チャネルワ−ドを発生させる。したがって、本発明
によると、Ｉ−ＮＲＺＩ変調を発生させるに一つの２Ｔ
前置符号器のみを使用する時、２Ｔ前置符号器が“正”
情報チャネルワ−ドを発生させる実施例では“負”情報
チャネルワ−ドが“正”情報チャネルワ−ドからその偶
数ビットはそのままにして奇数ビットはビット補数化し
て出てくることがある。２Ｔ符号器が“負”情報チャネ
ルワ−ドを発生させる本発明の他の実施例では“正”情
報チャネルワ−ドが“負”情報チャネルワ−ドからその
偶数ビットはそのままにして奇数ビットはビット補数化
して出てくることもある。
“０”ビット付加ビットを付加すると１ビット付加ビッ
トが付加されたが、その間に来る偶数ビットは“負”情
報チャネルワ−ドにおける該当ビットと同一であり、他
の前置符号器処理によっては正常的に発生される“正”
情報チャネルワ−ドを発生させる。したがって、本発明
によると、Ｉ−ＮＲＺＩ変調を発生させるに一つの２Ｔ
前置符号器のみを使用する時、２Ｔ前置符号器が“正”
情報チャネルワ−ドを発生させる実施例では“負”情報
チャネルワ−ドが“正”情報チャネルワ−ドからその偶
数ビットはそのままにして奇数ビットはビット補数化し
て出てくることがある。２Ｔ符号器が“負”情報チャネ
ルワ−ドを発生させる本発明の他の実施例では“正”情
報チャネルワ−ドが“負”情報チャネルワ−ドからその
偶数ビットはそのままにして奇数ビットはビット補数化
して出てくることもある。
【００４４】第１，２Ｐ／Ｓ変換器１０８，１１０は符
号化器１０６の出力端子１０７と連結される各々の入力
端子を有し、遅延器１１６及び１１８を通じて各々選択
器１２２の入力端子に連結される各々の出力端子を有す
る。遅延器１１６及び１１８は制御信号発生器１２０が
直列ビットフォ−マットに変換された前記前置符号器１
０６の出力信号に応答して選択器１２２に制御信号を出
力するに必要な時間補償を提供する。特に、第１Ｐ／Ｓ
変換器１０９は前置符号器１０６から出力された“正”
情報２５並列ビットチャネルワ−ドをビット直列形態に
変換させる。第２Ｐ／Ｓ変換器１１０は奇数ビット
“正”情報２５並列ビットチャネルワ−ド（以下、“奇
数チャネル”ワ−ドと称する）のみを選択的に反転させ
てその結果として出る“負”情報チャネルワ−ドをビッ
ト直列フォ−マットに変換させる。
号化器１０６の出力端子１０７と連結される各々の入力
端子を有し、遅延器１１６及び１１８を通じて各々選択
器１２２の入力端子に連結される各々の出力端子を有す
る。遅延器１１６及び１１８は制御信号発生器１２０が
直列ビットフォ−マットに変換された前記前置符号器１
０６の出力信号に応答して選択器１２２に制御信号を出
力するに必要な時間補償を提供する。特に、第１Ｐ／Ｓ
変換器１０９は前置符号器１０６から出力された“正”
情報２５並列ビットチャネルワ−ドをビット直列形態に
変換させる。第２Ｐ／Ｓ変換器１１０は奇数ビット
“正”情報２５並列ビットチャネルワ−ド（以下、“奇
数チャネル”ワ−ドと称する）のみを選択的に反転させ
てその結果として出る“負”情報チャネルワ−ドをビッ
ト直列フォ−マットに変換させる。
【００４５】第３Ｐ／Ｓ変換器１１２は前置符号器１０
６から出力された各２５並列ビットチャネルワ−ドから
応答する奇数チャネルワ−ドを選択し、選択された奇数
チャネルワ−ドをその出力端子１１５からコ−ド算術マ
ッパ−１１５０に出力される１３直列ビット奇数チャネ
ルワ−ドに変換させる。コ−ド算術マッパ−１１５０は
奇数チャネルワ−ドの１と０を類似な振幅の負数及び正
数間でスイッチングされ、直接的な項を伴わないＮＲＺ
Ｉ変調の算術的な数式に変換させる。コ−ド算術マッパ
−１１５０はこのような数式をその出力端子１１５′か
ら制御信号発生器１２０に提供する。第４Ｐ／Ｓ変換器
１１４は前置符号器１０６により提供された各２５並列
ビットチャネル（以下、“偶数チャネル”ワ−ドと称す
る）の偶数番目ビットを選択し、選択された偶数チャネ
ルワ−ドをその出力端子１１７からコ−ド算術マッパ−
１１７０に出力される直列１２直列ビット偶数チャネル
ワ−ドに変換させる。コ−ド算術マッパ−１１７０は偶
数チャネルワ−ドの１と０を類似な振幅の負数及び正数
間でスイッチングされ、直接的な項を伴わないＮＲＺＩ
変調の算術的な数式に変換させる。第３，４Ｐ／Ｓ変換
器１１２，１１４の両方が時分割多重化器と呼ばれるこ
ともできる。
６から出力された各２５並列ビットチャネルワ−ドから
応答する奇数チャネルワ−ドを選択し、選択された奇数
チャネルワ−ドをその出力端子１１５からコ−ド算術マ
ッパ−１１５０に出力される１３直列ビット奇数チャネ
ルワ−ドに変換させる。コ−ド算術マッパ−１１５０は
奇数チャネルワ−ドの１と０を類似な振幅の負数及び正
数間でスイッチングされ、直接的な項を伴わないＮＲＺ
Ｉ変調の算術的な数式に変換させる。コ−ド算術マッパ
−１１５０はこのような数式をその出力端子１１５′か
ら制御信号発生器１２０に提供する。第４Ｐ／Ｓ変換器
１１４は前置符号器１０６により提供された各２５並列
ビットチャネル（以下、“偶数チャネル”ワ−ドと称す
る）の偶数番目ビットを選択し、選択された偶数チャネ
ルワ−ドをその出力端子１１７からコ−ド算術マッパ−
１１７０に出力される直列１２直列ビット偶数チャネル
ワ−ドに変換させる。コ−ド算術マッパ−１１７０は偶
数チャネルワ−ドの１と０を類似な振幅の負数及び正数
間でスイッチングされ、直接的な項を伴わないＮＲＺＩ
変調の算術的な数式に変換させる。第３，４Ｐ／Ｓ変換
器１１２，１１４の両方が時分割多重化器と呼ばれるこ
ともできる。
【００４６】制御信号発生器１２０は第３Ｐ／Ｓ変換器
１１２と第４Ｐ／Ｓ変換器１１４から受信された奇数チ
ャネルワ−ドと偶数チャネルワ−ドに基づいて第１，２
制御信号を発生させる。第２制御信号ＣＳ２は一つのチ
ャネルワ−ドの周期にかけて二つの値中から一つを保ち
ながら制御信号発生器１２０の出力端子１２５から選択
器１２２の選択制御端子に提供される。
１１２と第４Ｐ／Ｓ変換器１１４から受信された奇数チ
ャネルワ−ドと偶数チャネルワ−ドに基づいて第１，２
制御信号を発生させる。第２制御信号ＣＳ２は一つのチ
ャネルワ−ドの周期にかけて二つの値中から一つを保ち
ながら制御信号発生器１２０の出力端子１２５から選択
器１２２の選択制御端子に提供される。
【００４７】選択器１２２は第１Ｐ／Ｓ変換器１０８か
ら提供された直列２５直列ビット“正”情報チャネルワ
−ドと第２Ｐ／Ｓ変換器１１０から提供された２５直列
ビット“負”情報チャネルワ−ドを受信する。すると、
選択器１２２はトラックが記録されるために所望のスペ
クトル応答から最小の離脱を誘発するものとして第２制
御信号ＣＳ２が示すこのようなチャネルワ−ド中から一
つを選択して記録部１２４に伝送する。
ら提供された直列２５直列ビット“正”情報チャネルワ
−ドと第２Ｐ／Ｓ変換器１１０から提供された２５直列
ビット“負”情報チャネルワ−ドを受信する。すると、
選択器１２２はトラックが記録されるために所望のスペ
クトル応答から最小の離脱を誘発するものとして第２制
御信号ＣＳ２が示すこのようなチャネルワ−ド中から一
つを選択して記録部１２４に伝送する。
【００４８】図９は図８に示された信号挿入部１０４，
前置符号器１０６及びＰ／Ｓ変換器１０８，１１０，１
１２及び１１４の詳細ブロック図である。図９に示され
た回路の動作を図１０（Ａ）〜図１０（Ｉ）、図１１、
図１２（Ａ）及び図１２（Ｂ）、図１３、図１４及び図
１５（Ａ）〜図１５（Ｉ）を参照して説明する。図９を
参照すると、信号挿入器１０４は２５個のラッチ 104.a
〜 104.yより構成されている。同時に発生されるシステ
ムクロック信号とロ−ド信号に応答して“０”ビットは
最上位ビットを貯蔵するラッチ 104.aに印加される。残
りラッチ104.a〜 104.yはＰ／Ｐ変換部１０２の出力端
子１０３から出力される２４ビット情報ワ−ドを入力す
るる。同期デ−タが挿入されると、図１０（Ａ）〜図１
０（Ｄ）に示されたように所定のフォ−マットを有する
同期デ−タ１７ビットがラッチ 104.a〜 104.qに入力さ
れる。Ｐ／Ｐ変換器１０２の出力端子１０３から出力さ
れたＩＤデ−タ８ビットは残り８個のラッチ 104.r〜 1
04.yに入力される。ランアップデ−タが挿入される場合
には、図１０（Ｇ）に示されたように所定のフォ−マッ
トを有するランアップデ−タ２５ビットはラッチ104.a
〜 104.yに入力される。
前置符号器１０６及びＰ／Ｓ変換器１０８，１１０，１
１２及び１１４の詳細ブロック図である。図９に示され
た回路の動作を図１０（Ａ）〜図１０（Ｉ）、図１１、
図１２（Ａ）及び図１２（Ｂ）、図１３、図１４及び図
１５（Ａ）〜図１５（Ｉ）を参照して説明する。図９を
参照すると、信号挿入器１０４は２５個のラッチ 104.a
〜 104.yより構成されている。同時に発生されるシステ
ムクロック信号とロ−ド信号に応答して“０”ビットは
最上位ビットを貯蔵するラッチ 104.aに印加される。残
りラッチ104.a〜 104.yはＰ／Ｐ変換部１０２の出力端
子１０３から出力される２４ビット情報ワ−ドを入力す
るる。同期デ−タが挿入されると、図１０（Ａ）〜図１
０（Ｄ）に示されたように所定のフォ−マットを有する
同期デ−タ１７ビットがラッチ 104.a〜 104.qに入力さ
れる。Ｐ／Ｐ変換器１０２の出力端子１０３から出力さ
れたＩＤデ−タ８ビットは残り８個のラッチ 104.r〜 1
04.yに入力される。ランアップデ−タが挿入される場合
には、図１０（Ｇ）に示されたように所定のフォ−マッ
トを有するランアップデ−タ２５ビットはラッチ104.a
〜 104.yに入力される。
【００４９】信号挿入器１０４の詳細回路図である図１
１に示されたように、前記２５個のラッチの各々は一つ
のＤフリップフロップ、二つのＡＮＤゲ−トと一つのＯ
Ｒゲ−トより構成されている。信号挿入器１０４の動作
において、ロ−ド信号がロジック“ハイ”なら、ラッチ
104.aのデ−タ端子に印加された“０”ビットとＰ／Ｐ
変換部１０２から出力された２４ビット情報ワ−ドがラ
ッチされてそれぞれのＤフリップフロップのＱ端子を通
じて出力される。ロ−ド信号がロジック“ロ−”なら、
前記ラッチは各Ｄフリップフロップの出力をそのまま保
つ。
１に示されたように、前記２５個のラッチの各々は一つ
のＤフリップフロップ、二つのＡＮＤゲ−トと一つのＯ
Ｒゲ−トより構成されている。信号挿入器１０４の動作
において、ロ−ド信号がロジック“ハイ”なら、ラッチ
104.aのデ−タ端子に印加された“０”ビットとＰ／Ｐ
変換部１０２から出力された２４ビット情報ワ−ドがラ
ッチされてそれぞれのＤフリップフロップのＱ端子を通
じて出力される。ロ−ド信号がロジック“ロ−”なら、
前記ラッチは各Ｄフリップフロップの出力をそのまま保
つ。
【００５０】図９に示された前置符号器１０６にあるＸ
ＯＲゲ−ト 106.a〜 106.yの第１入力端子のそれぞれは
信号挿入器１０４のラッチ 104.a〜 104.yの各出力端子
と連結されている。ＸＯＲゲ−ト 106.aと 106.bの第２
入力はラッチ 106.2と 106.1の各出力と連結されてい
る。ＸＯＲゲ−ト 106.c〜 106.yの第２入力はＸＯＲゲ
−ト 106.a〜 106.wの各出力と連結されている。ＸＯＲ
ゲ−ト 106.xと 106.yの出力はラッチ 106.2と106.1 の
各入力と連結されている。
ＯＲゲ−ト 106.a〜 106.yの第１入力端子のそれぞれは
信号挿入器１０４のラッチ 104.a〜 104.yの各出力端子
と連結されている。ＸＯＲゲ−ト 106.aと 106.bの第２
入力はラッチ 106.2と 106.1の各出力と連結されてい
る。ＸＯＲゲ−ト 106.c〜 106.yの第２入力はＸＯＲゲ
−ト 106.a〜 106.wの各出力と連結されている。ＸＯＲ
ゲ−ト 106.xと 106.yの出力はラッチ 106.2と106.1 の
各入力と連結されている。
【００５１】以下、前置符号器１０６の動作を説明す
る。先行チャネルワ−ドの二番目の最下位ビットと現在
の２５ビットチャネルワ−ドの最上位ビット（ここで
は、挿入された“０”ビット）はＸＯＲゲ−ト 106.aに
入力される。先行チャネルワ−ドの最下位ビットと現在
の２５ビットチャネルワ−ドの二番目の最上位ビット
（ここでは、入力デ−タの一番目ビット）はＸＯＲゲ−
ト 106.bに入力される。ＸＯＲゲ−ト106.a の出力と入
力デ−タの二番目ビットはＸＯＲゲ−ト 106.cに入力さ
れる。ＸＯＲゲ−ト106.b の出力と入力デ−タの三番目
ビットはＸＯＲゲ−ト106.d に入力される。
る。先行チャネルワ−ドの二番目の最下位ビットと現在
の２５ビットチャネルワ−ドの最上位ビット（ここで
は、挿入された“０”ビット）はＸＯＲゲ−ト 106.aに
入力される。先行チャネルワ−ドの最下位ビットと現在
の２５ビットチャネルワ−ドの二番目の最上位ビット
（ここでは、入力デ−タの一番目ビット）はＸＯＲゲ−
ト 106.bに入力される。ＸＯＲゲ−ト106.a の出力と入
力デ−タの二番目ビットはＸＯＲゲ−ト 106.cに入力さ
れる。ＸＯＲゲ−ト106.b の出力と入力デ−タの三番目
ビットはＸＯＲゲ−ト106.d に入力される。
【００５２】ＸＯＲゲ−ト106.e 〜106.y は２５ビット
チャネルワ−ドの残りデ−タを一括的に２Ｔ前置符号化
する。ＸＯＲゲ−ト 106.a〜 106.yの出力は前置符号器
106.1から並列に出力される２５ビットチャネルワ−ド
である。一つの前置符号器を使用する本発明において
は、前置符号器１０６から提供されるデ−タが図１０
（Ａ）〜図１０（Ｄ）に示された同期デ−タの場合、前
置符号化の遂行時にラッチ 106.1と 106.2の初期値を"
００”と設定する。そうすると、信号が図１０（Ｂ）或
いは図１０（Ｅ）に示されたように発生される。図１０
（Ｃ）或いは図１０（Ｆ）に示されたようにラッチ 10
6.1と 106.2の初期値が" １１”の時に遂行された前置
符号化の結果は、初期値が" ００”の時に前置符号化さ
れたチャネルワ−ドが反転された同期デ−タである。そ
の結果は第２Ｐ／Ｓ変換器１１０を用いて発生される
が、その動作が同期或いはランアップデ−タの変換時に
変化されて単に奇数チャネルワ−ド成分であるというこ
とよりは前置符号器１０６から提供されたチャネルワ−
ドにある全てのビットをビット補数化する。
チャネルワ−ドの残りデ−タを一括的に２Ｔ前置符号化
する。ＸＯＲゲ−ト 106.a〜 106.yの出力は前置符号器
106.1から並列に出力される２５ビットチャネルワ−ド
である。一つの前置符号器を使用する本発明において
は、前置符号器１０６から提供されるデ−タが図１０
（Ａ）〜図１０（Ｄ）に示された同期デ−タの場合、前
置符号化の遂行時にラッチ 106.1と 106.2の初期値を"
００”と設定する。そうすると、信号が図１０（Ｂ）或
いは図１０（Ｅ）に示されたように発生される。図１０
（Ｃ）或いは図１０（Ｆ）に示されたようにラッチ 10
6.1と 106.2の初期値が" １１”の時に遂行された前置
符号化の結果は、初期値が" ００”の時に前置符号化さ
れたチャネルワ−ドが反転された同期デ−タである。そ
の結果は第２Ｐ／Ｓ変換器１１０を用いて発生される
が、その動作が同期或いはランアップデ−タの変換時に
変化されて単に奇数チャネルワ−ド成分であるというこ
とよりは前置符号器１０６から提供されたチャネルワ−
ドにある全てのビットをビット補数化する。
【００５３】前置符号器１０６に入力されたデ−タが図
１０（Ｇ）上に示したようなランアップデ−タの場合に
は、図１０（Ｈ）に示された信号はラッチ 106.1と 10
6.2の初期値が“００”である前置符号器１０６から提
供される。図１０（Ｉ）に示されたように、初期値が
“１１”の時に前置符号化されたランアップデ−タは、
初期値が“００”の時に前置符号化されたランアップデ
−タの反転結果である。その結果は第２Ｐ／Ｓ変換器１
１０を用いて発生されるが、その動作が同期或いはラン
アップデ−タの変換時に変化されて単に奇数チャネルワ
−ド成分であるということよりは前置符号器１０６から
提供されたチャネルワ−ドにある全てのビットをビット
補数化する。
１０（Ｇ）上に示したようなランアップデ−タの場合に
は、図１０（Ｈ）に示された信号はラッチ 106.1と 10
6.2の初期値が“００”である前置符号器１０６から提
供される。図１０（Ｉ）に示されたように、初期値が
“１１”の時に前置符号化されたランアップデ−タは、
初期値が“００”の時に前置符号化されたランアップデ
−タの反転結果である。その結果は第２Ｐ／Ｓ変換器１
１０を用いて発生されるが、その動作が同期或いはラン
アップデ−タの変換時に変化されて単に奇数チャネルワ
−ド成分であるということよりは前置符号器１０６から
提供されたチャネルワ−ドにある全てのビットをビット
補数化する。
【００５４】図１２（Ｂ）の詳細回路図に示された前置
符号器１０６のラッチ 106.1と 106.2の連結は図１２
（Ａ）の詳細回路図に示された前置符号器１０６のラッ
チ 106.3と 106.4の連結の代案となり得る。図１２
（Ａ）を参照すると、ロ−ド信号がロジック“ハイ”な
ら、ゲ−トＧ８，Ｇ９とを通じてＤフリップフロップの
デ−タ端子に入力されたＸＯＲゲ−ト 106.xの出力信号
２４は先行チャネルワ−ドの二番目ＬＳＢ２４′として
システムクロックＣＬＯＣＫ１に応じて図９のＸＯＲゲ
−ト 106.aの第２入力に印加される。同時にゲ−トＧ
２，Ｇ３，Ｇ５，Ｇ６を通じてＤフリップフロップＤ１
のデ−タ端子に印加されたＸＯＲゲ−ト 106.yの出力信
号２５は先行チャネルワ−ドのＬＳＢ２５′としてシス
テムクロック信号ＣＬＯＣＫ１に応じて図９のＸＯＲゲ
−ト 106.bの二番目入力端子に入力される。ロ−ド信号
が“ロ−”（であり、その信号が“ハイ”となるまで
に）なら、ＤフリップフロップＤ１とＤ２のＱ出力が保
たれる。
符号器１０６のラッチ 106.1と 106.2の連結は図１２
（Ａ）の詳細回路図に示された前置符号器１０６のラッ
チ 106.3と 106.4の連結の代案となり得る。図１２
（Ａ）を参照すると、ロ−ド信号がロジック“ハイ”な
ら、ゲ−トＧ８，Ｇ９とを通じてＤフリップフロップの
デ−タ端子に入力されたＸＯＲゲ−ト 106.xの出力信号
２４は先行チャネルワ−ドの二番目ＬＳＢ２４′として
システムクロックＣＬＯＣＫ１に応じて図９のＸＯＲゲ
−ト 106.aの第２入力に印加される。同時にゲ−トＧ
２，Ｇ３，Ｇ５，Ｇ６を通じてＤフリップフロップＤ１
のデ−タ端子に印加されたＸＯＲゲ−ト 106.yの出力信
号２５は先行チャネルワ−ドのＬＳＢ２５′としてシス
テムクロック信号ＣＬＯＣＫ１に応じて図９のＸＯＲゲ
−ト 106.bの二番目入力端子に入力される。ロ−ド信号
が“ロ−”（であり、その信号が“ハイ”となるまで
に）なら、ＤフリップフロップＤ１とＤ２のＱ出力が保
たれる。
【００５５】ＤフリップフロップＤ１の出力は図８に示
された制御信号発生器１２０の第１制御信号出力端子１
２３から提供される第１制御信号ＣＳ１の影響を受ける
ので、第１制御信号ＣＳ１が“ハイ”なら、ＸＯＲゲ−
ト 106.yの出力２５は変化することなくそのまま出力さ
れる。第１制御信号ＣＳ１が“ロ−”なら、ＸＯＲゲ−
ト 106.yの出力は反転された後に提供される。
された制御信号発生器１２０の第１制御信号出力端子１
２３から提供される第１制御信号ＣＳ１の影響を受ける
ので、第１制御信号ＣＳ１が“ハイ”なら、ＸＯＲゲ−
ト 106.yの出力２５は変化することなくそのまま出力さ
れる。第１制御信号ＣＳ１が“ロ−”なら、ＸＯＲゲ−
ト 106.yの出力は反転された後に提供される。
【００５６】例えば、ＸＯＲゲ−ト 106.yの出力２５が
ロジック“ハイ”であり、第１制御信号ＣＳ１がロジッ
ク“ロ−”なら、ＤフリップフロップＤ１の出力は“ハ
イ”となる。ＸＯＲゲ−ト 106.yの出力２５と第１制御
信号ＣＳ１の両方が“ハイ”なら、Ｄフリップフロップ
Ｄ６の出力はロジック“ハイ”となる。第１制御信号Ｃ
Ｓ１がロジック“ハイ”なら、“正”情報チャネルワ−
ドが選択されることを意味し、前置符号器１０６のラッ
チ 106.1の初期値は不変である。前記制御信号ＣＳ１が
ロジック“ロ−”なら、“負”情報チャネルワ−ドが選
択されることを意味し、前置符号器１０６のラッチ 10
6.1の初期値はビット補数化される。
ロジック“ハイ”であり、第１制御信号ＣＳ１がロジッ
ク“ロ−”なら、ＤフリップフロップＤ１の出力は“ハ
イ”となる。ＸＯＲゲ−ト 106.yの出力２５と第１制御
信号ＣＳ１の両方が“ハイ”なら、Ｄフリップフロップ
Ｄ６の出力はロジック“ハイ”となる。第１制御信号Ｃ
Ｓ１がロジック“ハイ”なら、“正”情報チャネルワ−
ドが選択されることを意味し、前置符号器１０６のラッ
チ 106.1の初期値は不変である。前記制御信号ＣＳ１が
ロジック“ロ−”なら、“負”情報チャネルワ−ドが選
択されることを意味し、前置符号器１０６のラッチ 10
6.1の初期値はビット補数化される。
【００５７】第１制御信号ＣＳ１と先行チャネルワ−ド
の最下位ビットを受信するＡＮＤゲ−トＧ１とＧ２を使
用する代わりに、図１２（Ｂ）に示されたようにＯＲゲ
−トＧ３，反転器Ｇ１０及びＸＯＲゲ−トＧ１１を使用
するとしても同じ動作が遂行され得る。図９のＰ／Ｓ変
換器１０８は（システム）クロック信号とロ−ド信号の
同時的な発生に応答してＸＯＲゲ−ト 106.a〜 106.yの
各出力を並列に受信した後、受信した出力を２５直列ビ
ットチャネルワ−ドとして出力する。前記Ｐ／Ｓ変換器
１０８は２５個のラッチ 108.a〜 108.yより構成され、
図１３に詳細に示されている。前記ラッチの各々は二つ
のＡＮＤゲ−ト、一つのＯＲゲ−ト、そして一つのＤフ
リップフロップよりなっている。
の最下位ビットを受信するＡＮＤゲ−トＧ１とＧ２を使
用する代わりに、図１２（Ｂ）に示されたようにＯＲゲ
−トＧ３，反転器Ｇ１０及びＸＯＲゲ−トＧ１１を使用
するとしても同じ動作が遂行され得る。図９のＰ／Ｓ変
換器１０８は（システム）クロック信号とロ−ド信号の
同時的な発生に応答してＸＯＲゲ−ト 106.a〜 106.yの
各出力を並列に受信した後、受信した出力を２５直列ビ
ットチャネルワ−ドとして出力する。前記Ｐ／Ｓ変換器
１０８は２５個のラッチ 108.a〜 108.yより構成され、
図１３に詳細に示されている。前記ラッチの各々は二つ
のＡＮＤゲ−ト、一つのＯＲゲ−ト、そして一つのＤフ
リップフロップよりなっている。
【００５８】ロ−ド信号がロジック“ハイ”なら、Ｄフ
リップフロップの各々は前置符号器１０６の該当ＸＯＲ
ゲ−トの出力を入力して次に来る上位ビットのラッチに
ある一番目ＡＮＤゲ−トの入力として出力する。ロ−ド
信号がロジック“ロ−”なら、各Ｄフリップフロップは
ロ−ド信号が“ハイ”となるまでにＱ出力を保つ。最後
の出力として、２５直列ビットチャネルワ−ドが最上位
ビットチャネルワ−ドをラッチングするためのラッチ 1
08.aのＤフリップフロップのＱ端子から提供される。
リップフロップの各々は前置符号器１０６の該当ＸＯＲ
ゲ−トの出力を入力して次に来る上位ビットのラッチに
ある一番目ＡＮＤゲ−トの入力として出力する。ロ−ド
信号がロジック“ロ−”なら、各Ｄフリップフロップは
ロ−ド信号が“ハイ”となるまでにＱ出力を保つ。最後
の出力として、２５直列ビットチャネルワ−ドが最上位
ビットチャネルワ−ドをラッチングするためのラッチ 1
08.aのＤフリップフロップのＱ端子から提供される。
【００５９】前記第２Ｐ／Ｓ変換器１１０の詳細回路図
は図１４に示されている。図１４を参照すると、Ｉ−Ｎ
ＲＺＩコ−ドに含まれるために選択されるように“負”
情報２５ビット情報ワ−ドを得るために、“正”情報２
５ビットチャネルワ−ドの奇数チャネルワ−ドをビット
補数化する。奇数番目のラッチのうち、例えばラッチ 1
10.aは先行ラッチ（ここでは、110.b)のＤフリップＤ４
の出力に連結された非反転入力とロ−ド信号を受信する
非反転入力入力を有する第１ＡＮＤゲ−トＧ１２、ロ−
ド信号を受信する非反転入力と前置符号器１０６のＸＯ
Ｒゲ−ト（図９の 106.a）の出力に連結された非反転入
力を有する第２ＡＮＤゲ−トＧ１３、第１，２ＡＮＤゲ
−トＧ１２，Ｇ１３の出力を論理的に合算するＯＲゲ−
トＧ１４及びデ−タ入力端子がＯＲゲ−トＧ１４の出力
に連結され、クロック端子がシステムクロック信号を受
信しＱ出力端子は直列ビットチャネルワ−ドを提供する
ＤフリップフロップＤ３を備える。
は図１４に示されている。図１４を参照すると、Ｉ−Ｎ
ＲＺＩコ−ドに含まれるために選択されるように“負”
情報２５ビット情報ワ−ドを得るために、“正”情報２
５ビットチャネルワ−ドの奇数チャネルワ−ドをビット
補数化する。奇数番目のラッチのうち、例えばラッチ 1
10.aは先行ラッチ（ここでは、110.b)のＤフリップＤ４
の出力に連結された非反転入力とロ−ド信号を受信する
非反転入力入力を有する第１ＡＮＤゲ−トＧ１２、ロ−
ド信号を受信する非反転入力と前置符号器１０６のＸＯ
Ｒゲ−ト（図９の 106.a）の出力に連結された非反転入
力を有する第２ＡＮＤゲ−トＧ１３、第１，２ＡＮＤゲ
−トＧ１２，Ｇ１３の出力を論理的に合算するＯＲゲ−
トＧ１４及びデ−タ入力端子がＯＲゲ−トＧ１４の出力
に連結され、クロック端子がシステムクロック信号を受
信しＱ出力端子は直列ビットチャネルワ−ドを提供する
ＤフリップフロップＤ３を備える。
【００６０】同期デ−タと初期値“００”とＩ−ＮＲＺ
Ｉ変調された結果の反転結果を有する初期値“１１”と
Ｉ−ＮＲＺＩ変調されたランアップデ−タを得るため
に、第２Ｐ／Ｓ変換器１１０が偶数チャネルワ−ドもビ
ット補数化するように構成されている。偶数番目ビット
に対するラッチのうち、第２最上位ビットのためのラッ
チ 110.bは同期／ランアップ制御信号を受信する反転入
力とＸＯＲゲ−ト（図９の 106.b) の該当出力を受信す
る非反転入力を有する第１ＡＮＤゲ−トＧ１５、同期／
ランアップ制御信号を受信する非反転入力と前置符号器
の出力を受信する反転入力を有する第２ＡＮＤゲ−トＧ
１６、第１，２ＡＮＤゲ−トＧ１５，Ｇ１６の出力を論
理的に合算するＯＲゲ−トＧ１７、先行するラッチ（こ
こでは 110.c）のＤフリップフロップＤ５のＱ出力に連
結された非反転入力とロ−ド信号を受信する反転入力を
有する第２ＡＮＤゲ−トＧ１３、ロ−ド信号と第１ＯＲ
ゲ−トＧ１７の出力を受信する第４ＡＮＤゲ−トＧ１
９、第３，４ＡＮＤゲ−トＧ１８，Ｇ１９の出力を論理
的に合算する第２ＯＲゲ−トＧ２０及びデ−タ入力端子
が第２ＯＲゲ−トＧ２０の出力に連結され、クロック端
子がクロック信号を受信し、Ｑ出力端子は上位ビットラ
ッチ（ここでは 110.a）の第１ＡＮＤゲ−トＧ１２の非
反転入力に連結されたＤフリップフロップＤ３を備え
る。偶数番目ビットラッチに対してはラッチ（例えば、
110.b)が二つのＡＮＤゲ−トＧ１５，Ｇ１６とＯＲゲ−
トＧ１７の代わりに一つのＸＯＲゲ−トより構成するこ
ともできる。便宜上、各ラッチ内に構成成分として含ま
れた二つのＡＮＤゲ−ト、ＯＲゲ−ト及びＤフリップフ
ロップに対する参照番号がラッチ 110.a，110.b 及び 1
10.cにも付けられる。
Ｉ変調された結果の反転結果を有する初期値“１１”と
Ｉ−ＮＲＺＩ変調されたランアップデ−タを得るため
に、第２Ｐ／Ｓ変換器１１０が偶数チャネルワ−ドもビ
ット補数化するように構成されている。偶数番目ビット
に対するラッチのうち、第２最上位ビットのためのラッ
チ 110.bは同期／ランアップ制御信号を受信する反転入
力とＸＯＲゲ−ト（図９の 106.b) の該当出力を受信す
る非反転入力を有する第１ＡＮＤゲ−トＧ１５、同期／
ランアップ制御信号を受信する非反転入力と前置符号器
の出力を受信する反転入力を有する第２ＡＮＤゲ−トＧ
１６、第１，２ＡＮＤゲ−トＧ１５，Ｇ１６の出力を論
理的に合算するＯＲゲ−トＧ１７、先行するラッチ（こ
こでは 110.c）のＤフリップフロップＤ５のＱ出力に連
結された非反転入力とロ−ド信号を受信する反転入力を
有する第２ＡＮＤゲ−トＧ１３、ロ−ド信号と第１ＯＲ
ゲ−トＧ１７の出力を受信する第４ＡＮＤゲ−トＧ１
９、第３，４ＡＮＤゲ−トＧ１８，Ｇ１９の出力を論理
的に合算する第２ＯＲゲ−トＧ２０及びデ−タ入力端子
が第２ＯＲゲ−トＧ２０の出力に連結され、クロック端
子がクロック信号を受信し、Ｑ出力端子は上位ビットラ
ッチ（ここでは 110.a）の第１ＡＮＤゲ−トＧ１２の非
反転入力に連結されたＤフリップフロップＤ３を備え
る。偶数番目ビットラッチに対してはラッチ（例えば、
110.b)が二つのＡＮＤゲ−トＧ１５，Ｇ１６とＯＲゲ−
トＧ１７の代わりに一つのＸＯＲゲ−トより構成するこ
ともできる。便宜上、各ラッチ内に構成成分として含ま
れた二つのＡＮＤゲ−ト、ＯＲゲ−ト及びＤフリップフ
ロップに対する参照番号がラッチ 110.a，110.b 及び 1
10.cにも付けられる。
【００６１】ランアップ制御信号は２５個のラッチ中の
全ての偶数番目ビットラッチに印加される。同期デ−タ
の各ブロックは１７ビットよりなっているので、同期制
御信号は１７個の前桁ビットの偶数番目のものに当たる
ラッチに印加される。同期或いはランアップデ−タを処
理する時も、第２Ｐ／Ｓ変換器１１０はその２５並列ビ
ット“正”情報チャネルワ−ド入力の奇数チャネルワ−
ド成分のみをビット補数化し、その結果として出る２５
並列ビット“正”情報チャネルワ−ドを２５直列ビット
“負”情報チャネルワ−ドに変換させる。前置符号器１
０６から提供される並列ビットチャネルワ−ドで第２Ｐ
／Ｓ変換器１１０から提供されるデ−タが同期デ−タな
ら、第２Ｐ／Ｓ変換器１１０から提供される２５直列ビ
ットチャネルワ−ドで奇数チャネルワ−ドの全ビットの
みならず、偶数チャネルワ−ドの２，４，６，８，１
０，１２，１４，１６番目のビットがビット補数化され
る。
全ての偶数番目ビットラッチに印加される。同期デ−タ
の各ブロックは１７ビットよりなっているので、同期制
御信号は１７個の前桁ビットの偶数番目のものに当たる
ラッチに印加される。同期或いはランアップデ−タを処
理する時も、第２Ｐ／Ｓ変換器１１０はその２５並列ビ
ット“正”情報チャネルワ−ド入力の奇数チャネルワ−
ド成分のみをビット補数化し、その結果として出る２５
並列ビット“正”情報チャネルワ−ドを２５直列ビット
“負”情報チャネルワ−ドに変換させる。前置符号器１
０６から提供される並列ビットチャネルワ−ドで第２Ｐ
／Ｓ変換器１１０から提供されるデ−タが同期デ−タな
ら、第２Ｐ／Ｓ変換器１１０から提供される２５直列ビ
ットチャネルワ−ドで奇数チャネルワ−ドの全ビットの
みならず、偶数チャネルワ−ドの２，４，６，８，１
０，１２，１４，１６番目のビットがビット補数化され
る。
【００６２】図９の第３Ｐ／Ｓ変換器１１２は１３個の
ラッチを備える。この構成は図１３に示された第１Ｐ／
Ｓ変換器１０８の各ラッチと同一である。ロ−ド信号に
応答して、第３Ｐ／Ｓ変換器１１２は前置符号器１０６
から提供された２５並列ビットチャネルワ−ドから奇数
チャネルワ−ドのみを入力信号としてロ−ドし、以後に
システムクロック信号に応答して１３直列ビットチャネ
ルワ−ドをラッチ 112.aの出力端子１１５に提供する。
ラッチを備える。この構成は図１３に示された第１Ｐ／
Ｓ変換器１０８の各ラッチと同一である。ロ−ド信号に
応答して、第３Ｐ／Ｓ変換器１１２は前置符号器１０６
から提供された２５並列ビットチャネルワ−ドから奇数
チャネルワ−ドのみを入力信号としてロ−ドし、以後に
システムクロック信号に応答して１３直列ビットチャネ
ルワ−ドをラッチ 112.aの出力端子１１５に提供する。
【００６３】図９の第４Ｐ／Ｓ変換器１１４は１２個の
ラッチを備える。この構成は図１３に示された第１Ｐ／
Ｓ変換器１０８の各ラッチと同一である。ロ−ド信号に
応答して、第４Ｐ／Ｓ変換器１１４は前置符号器１０６
から提供された２５並列ビットチャネルワ−ドから偶数
チャネルワ−ドのみを入力信号としてロ−ドし、以後に
システムクロック信号に応答して１２直列ビットチャネ
ルワ−ドをラッチ 114.aの出力端子１１７に提供する。
ラッチを備える。この構成は図１３に示された第１Ｐ／
Ｓ変換器１０８の各ラッチと同一である。ロ−ド信号に
応答して、第４Ｐ／Ｓ変換器１１４は前置符号器１０６
から提供された２５並列ビットチャネルワ−ドから偶数
チャネルワ−ドのみを入力信号としてロ−ドし、以後に
システムクロック信号に応答して１２直列ビットチャネ
ルワ−ドをラッチ 114.aの出力端子１１７に提供する。
【００６４】図１５（Ａ）〜図１５（Ｉ）は図８と図９
に示されたブロックの動作波形図である。図１５（Ａ）
は前置符号器１０６から出力された２５直列ビットチャ
ネルワ−ドを例示したものであり、図１５（Ｂ）は第３
Ｐ／Ｓ変換器１１２から提供された１３直列ビットチャ
ネルワ−ドを例示したものであり、図１５（Ｃ）は第４
Ｐ／Ｓ変換器１１４から提供された１２直列ビットチャ
ネルワ−ドを例示したものである。図１５（Ｄ）は図９
の各部にビット別に入力されるシステムクロック信号を
例示したものであり、図１５（Ｅ）は制御信号発生器１
２０から発生されて図９の前置符号器のラッチ 106.1に
入力される第１制御信号ＣＳ１を例示したものであり、
図１５（Ｆ）は図９の各部に一つの２５ビットチャネル
ワ−ド周期に入力されるロ−ド信号を例示したものであ
る。図１５（Ｇ）は２５ビット周期にかけて生成されて
第２Ｐ／Ｓ変換器１１０に出力されるランアップ制御信
号を例示したものであり、図１５（Ｈ）は一つのライン
周期にかけて生成されて第２Ｐ／Ｓ変換器１１０に出力
される同期制御信号を例示したものであり、図１５
（Ｉ）は図８の制御信号発生器１２０により発生されて
選択器１２２に出力される第２制御信号ＣＳ２を例示し
たものである。
に示されたブロックの動作波形図である。図１５（Ａ）
は前置符号器１０６から出力された２５直列ビットチャ
ネルワ−ドを例示したものであり、図１５（Ｂ）は第３
Ｐ／Ｓ変換器１１２から提供された１３直列ビットチャ
ネルワ−ドを例示したものであり、図１５（Ｃ）は第４
Ｐ／Ｓ変換器１１４から提供された１２直列ビットチャ
ネルワ−ドを例示したものである。図１５（Ｄ）は図９
の各部にビット別に入力されるシステムクロック信号を
例示したものであり、図１５（Ｅ）は制御信号発生器１
２０から発生されて図９の前置符号器のラッチ 106.1に
入力される第１制御信号ＣＳ１を例示したものであり、
図１５（Ｆ）は図９の各部に一つの２５ビットチャネル
ワ−ド周期に入力されるロ−ド信号を例示したものであ
る。図１５（Ｇ）は２５ビット周期にかけて生成されて
第２Ｐ／Ｓ変換器１１０に出力されるランアップ制御信
号を例示したものであり、図１５（Ｈ）は一つのライン
周期にかけて生成されて第２Ｐ／Ｓ変換器１１０に出力
される同期制御信号を例示したものであり、図１５
（Ｉ）は図８の制御信号発生器１２０により発生されて
選択器１２２に出力される第２制御信号ＣＳ２を例示し
たものである。
【００６５】第２制御信号ＣＳ２がハイなら、選択器１
２２は第１Ｐ／Ｓ変換器１０８の直列ビット出力信号を
その出力信号として再生する。第２制御信号ＣＳ２がロ
−なら、選択器１２２は第２Ｐ／Ｓ変換器１１０の直列
ビット出力信号をその出力信号として再生する。第２制
御信号ＣＳ２は一つの２５ビットチャネルワ−ドの連続
的な毎周期にかけて変化することなく生成される。
２２は第１Ｐ／Ｓ変換器１０８の直列ビット出力信号を
その出力信号として再生する。第２制御信号ＣＳ２がロ
−なら、選択器１２２は第２Ｐ／Ｓ変換器１１０の直列
ビット出力信号をその出力信号として再生する。第２制
御信号ＣＳ２は一つの２５ビットチャネルワ−ドの連続
的な毎周期にかけて変化することなく生成される。
【００６６】前記２５ビットチャネルワ−ドが前置符号
器１０６の２５ビットチャネルワ−ド周期において、最
小限１２ビットチャネルワ−ド周期中に図１５（Ｂ）及
び図１５（Ｃ）に示された奇数及び偶数チャネルワ−ド
に時分割マルチプレキシングされると、図１６に示され
た制御信号発生器の積分器、乗算器及び二乗回路により
遅延された時間は補償されて第１，２Ｐ／Ｓ変換器１０
８，１１０の出力間の所望の周波数特性中の一つを選択
する制御信号の生成が可能となる。これにより、制御信
号が実時間内に生成されることができる。
器１０６の２５ビットチャネルワ−ド周期において、最
小限１２ビットチャネルワ−ド周期中に図１５（Ｂ）及
び図１５（Ｃ）に示された奇数及び偶数チャネルワ−ド
に時分割マルチプレキシングされると、図１６に示され
た制御信号発生器の積分器、乗算器及び二乗回路により
遅延された時間は補償されて第１，２Ｐ／Ｓ変換器１０
８，１１０の出力間の所望の周波数特性中の一つを選択
する制御信号の生成が可能となる。これにより、制御信
号が実時間内に生成されることができる。
【００６７】図１６は特にパタ−ンＦ１で記録された一
番目セットのトラックの記録時、図８に示された制御信
号発生器１２０の詳細回路図である。図１６において、
第３Ｐ／Ｓ変換器１１２の出力端子１１５から直列に出
力される各奇数チャネルワ−ドのビットは、第１加数入
力信号として加算器１２６に印加され、減数入力信号と
して減算器１２８に印加され、被減数入力信号として減
算器１８２及び２０４と乗数入力信号として乗算器１４
６及び１６２に印加される、２の補数を生成するために
各々１の前にサイン（sign) ビットとして印加される。
第４Ｐ／Ｓ変換器１１４の出力端子１１７から直列に出
力される各偶数チャネルワ−ドのビットは、第２加数入
力信号として加算器１２６に印加され、減数入力信号と
して減算器１２８，１７６，２００に印加され、乗数入
力信号として乗算器１４４，１６０に印加される、２の
補数を生成するために各々１の前にサインビットとして
印加される。第４Ｐ／Ｓ変換器１１４の出力端子１１７
から直列に出力される各偶数チャネルワ−ドの最終ビッ
トが第２加数入力信号として加算器１２６に、被減数入
力信号として減算器１２８，１７６，２００に、乗数入
力信号として乗算器１４４，１６０にクロッキングされ
た後、次いで算術的な０がチャネルワ−ドの残り区間中
に、第２加数入力信号として加算器１２６に、被減数入
力信号として減算器１２８，１７６，２００に、乗数入
力信号として乗算器１４４，１６０にクロッキングされ
る。第３Ｐ／Ｓ変換器１１２の出力端子１１５から直列
に出力される各偶数チャネルワ−ドの最終ビットが第１
加数入力信号として加算器１２６に、被減数入力信号と
して減算器１２８に、乗数入力信号として乗算器１４
６，１６２にクロッキングされた後、次いで算術的な０
がチャネルワ−ドの残り区間中に、第１加数入力信号と
して加算器１２６に、減数入力信号として減算器１２８
に、被減数入力信号として減算器１８２，２０４に、乗
数入力信号として乗算器１４６，１６２にクロッキング
される。
番目セットのトラックの記録時、図８に示された制御信
号発生器１２０の詳細回路図である。図１６において、
第３Ｐ／Ｓ変換器１１２の出力端子１１５から直列に出
力される各奇数チャネルワ−ドのビットは、第１加数入
力信号として加算器１２６に印加され、減数入力信号と
して減算器１２８に印加され、被減数入力信号として減
算器１８２及び２０４と乗数入力信号として乗算器１４
６及び１６２に印加される、２の補数を生成するために
各々１の前にサイン（sign) ビットとして印加される。
第４Ｐ／Ｓ変換器１１４の出力端子１１７から直列に出
力される各偶数チャネルワ−ドのビットは、第２加数入
力信号として加算器１２６に印加され、減数入力信号と
して減算器１２８，１７６，２００に印加され、乗数入
力信号として乗算器１４４，１６０に印加される、２の
補数を生成するために各々１の前にサインビットとして
印加される。第４Ｐ／Ｓ変換器１１４の出力端子１１７
から直列に出力される各偶数チャネルワ−ドの最終ビッ
トが第２加数入力信号として加算器１２６に、被減数入
力信号として減算器１２８，１７６，２００に、乗数入
力信号として乗算器１４４，１６０にクロッキングされ
た後、次いで算術的な０がチャネルワ−ドの残り区間中
に、第２加数入力信号として加算器１２６に、被減数入
力信号として減算器１２８，１７６，２００に、乗数入
力信号として乗算器１４４，１６０にクロッキングされ
る。第３Ｐ／Ｓ変換器１１２の出力端子１１５から直列
に出力される各偶数チャネルワ−ドの最終ビットが第１
加数入力信号として加算器１２６に、被減数入力信号と
して減算器１２８に、乗数入力信号として乗算器１４
６，１６２にクロッキングされた後、次いで算術的な０
がチャネルワ−ドの残り区間中に、第１加数入力信号と
して加算器１２６に、減数入力信号として減算器１２８
に、被減数入力信号として減算器１８２，２０４に、乗
数入力信号として乗算器１４６，１６２にクロッキング
される。
【００６８】図６において、加重合計回路２２０は
“正”情報チャネルワ−ドがＩ−ＮＲＺＩ変調を持続さ
せるために選択されると仮定した時、Ｉ−ＮＲＺＩ変調
の所望のスペクトル反応からの偏差の各エネルギ−の加
重された和を第１エラ−信号ｅ１として発生させる。こ
のような偏差の各エネルギ−は二乗回路１４０，１５
６，１７２，１９６，２１６により計算される。加重合
計回路２２２は“負”情報チャネルワ−ドがＩ−ＮＲＺ
Ｉ変調を持続させるために次に選択されると仮定した
時、Ｉ−ＮＲＺＩ変調の所望のスペクトル反応からの偏
差の各エネルギ−の加重された和を第２エラ−信号ｅ２
として発生させる。このような偏差の各エネルギ−は二
乗回路１４２，１５８，１７４，１９８，２１８により
計算される。検出器ＤＥＴ２２４は第１制御信号ＣＳ１
と第２制御信号ＣＳ２を第１エラ−信号ｅ１と第２エラ
−信号ｅ２の振幅の比較により発生させる。
“正”情報チャネルワ−ドがＩ−ＮＲＺＩ変調を持続さ
せるために選択されると仮定した時、Ｉ−ＮＲＺＩ変調
の所望のスペクトル反応からの偏差の各エネルギ−の加
重された和を第１エラ−信号ｅ１として発生させる。こ
のような偏差の各エネルギ−は二乗回路１４０，１５
６，１７２，１９６，２１６により計算される。加重合
計回路２２２は“負”情報チャネルワ−ドがＩ−ＮＲＺ
Ｉ変調を持続させるために次に選択されると仮定した
時、Ｉ−ＮＲＺＩ変調の所望のスペクトル反応からの偏
差の各エネルギ−の加重された和を第２エラ−信号ｅ２
として発生させる。このような偏差の各エネルギ−は二
乗回路１４２，１５８，１７４，１９８，２１８により
計算される。検出器ＤＥＴ２２４は第１制御信号ＣＳ１
と第２制御信号ＣＳ２を第１エラ−信号ｅ１と第２エラ
−信号ｅ２の振幅の比較により発生させる。
【００６９】加算器１２６の和出力信号は記録のために
以前に選択された全チャネルワ−ドと現在記録しようと
する“正”情報チャネルワ−ドのビット対との連続ディ
ジタル和を計算する積分器１３０に出力される。減算器
１３４はその連続ディジタル和を予め設定された関数か
らの偏差を検出するために記録しているトラックに対し
て予め設定された関数と比較し、二乗回路１４０は加重
合計回路２２０に印加するために偏差のエネルギ−を計
算する。
以前に選択された全チャネルワ−ドと現在記録しようと
する“正”情報チャネルワ−ドのビット対との連続ディ
ジタル和を計算する積分器１３０に出力される。減算器
１３４はその連続ディジタル和を予め設定された関数か
らの偏差を検出するために記録しているトラックに対し
て予め設定された関数と比較し、二乗回路１４０は加重
合計回路２２０に印加するために偏差のエネルギ−を計
算する。
【００７０】減算器１２８の差出力信号は記録のために
以前に選択された全チャネルワ−ドと現在記録しようと
する“負”情報チャネルワ−ドのビット対との連続ディ
ジタル和を計算する積分器１３２に出力される。減算器
１３８はその連続ディジタル和を予め設定された関数か
らの偏差を検出するために記録しているトラックに対し
て予め設定された関数と比較し、二乗回路１４２は加重
合計回路２２２に印加するために偏差のエネルギ−を計
算する。
以前に選択された全チャネルワ−ドと現在記録しようと
する“負”情報チャネルワ−ドのビット対との連続ディ
ジタル和を計算する積分器１３２に出力される。減算器
１３８はその連続ディジタル和を予め設定された関数か
らの偏差を検出するために記録しているトラックに対し
て予め設定された関数と比較し、二乗回路１４２は加重
合計回路２２２に印加するために偏差のエネルギ−を計
算する。
【００７１】パタ−ンＦ０で記録された０番目セットト
ラックの記録時、減算器１３４，１３８は算術的な０を
それぞれの減数入力信号として受信する。パタ−ンＦ１
で記録された一番目セットトラックの記録時とパタ−ン
Ｆ２で記録された二番目セットトラックの記録時、減算
器１３４，１３８は三角波発生器１３６から三角波をそ
れぞれの減数入力信号として受信する。これにより、０
周波数項の抑制に対比すること以外にも素子１２６〜１
４２を備える構造は一番目セットのトラック記録時には
周波数ｆ1 におけるピ−クを有し、二番目セットのトラ
ック記録時には周波数ｆ2 におけるピ−クを有するパイ
ロット信号の形成に対比せしめる。これは、このような
構造で一番目セットのトラック記録時には基本周波数ｆ
1 を有する三角波を発生し、二番目セットのトラック記
録時には周波数ｆ2 を有する三角波を発生する三角波発
生器１３６に応答的に行われる。三角波発生器１３６は
通常的にゲ−ト化となったシステムクロック信号に応答
して順にアドレシングされるＲＯＭより構成される。
ラックの記録時、減算器１３４，１３８は算術的な０を
それぞれの減数入力信号として受信する。パタ−ンＦ１
で記録された一番目セットトラックの記録時とパタ−ン
Ｆ２で記録された二番目セットトラックの記録時、減算
器１３４，１３８は三角波発生器１３６から三角波をそ
れぞれの減数入力信号として受信する。これにより、０
周波数項の抑制に対比すること以外にも素子１２６〜１
４２を備える構造は一番目セットのトラック記録時には
周波数ｆ1 におけるピ−クを有し、二番目セットのトラ
ック記録時には周波数ｆ2 におけるピ−クを有するパイ
ロット信号の形成に対比せしめる。これは、このような
構造で一番目セットのトラック記録時には基本周波数ｆ
1 を有する三角波を発生し、二番目セットのトラック記
録時には周波数ｆ2 を有する三角波を発生する三角波発
生器１３６に応答的に行われる。三角波発生器１３６は
通常的にゲ−ト化となったシステムクロック信号に応答
して順にアドレシングされるＲＯＭより構成される。
【００７２】三角波発生器１３６は一つのＲＯＭより構
成され、図１７に示されたように周波数ｆ1 （例えば、
１／９０Ｔ）三角波信号に当たる予め設定されたディジ
タル合計値（ＤＳＶ）を発生させ、８ビットデ−タ（例
えば、９０Ａ〜９０Ｒ）は図１８に示されたＲＯＭテ−
ブルにある５ビットアドレス０〜１５と共に貯蔵され
る。これは、ノッチがｆ＝０Ｈｚ（即ち、ＤＣ成分）で
形成されるようにし、パイロット信号は周波数ｆ1 で形
成されるようにする。そうでなければ、パイロット信号
は周波数ｆ2 （＝ω／２π）でノッチが形成されること
もある。
成され、図１７に示されたように周波数ｆ1 （例えば、
１／９０Ｔ）三角波信号に当たる予め設定されたディジ
タル合計値（ＤＳＶ）を発生させ、８ビットデ−タ（例
えば、９０Ａ〜９０Ｒ）は図１８に示されたＲＯＭテ−
ブルにある５ビットアドレス０〜１５と共に貯蔵され
る。これは、ノッチがｆ＝０Ｈｚ（即ち、ＤＣ成分）で
形成されるようにし、パイロット信号は周波数ｆ1 で形
成されるようにする。そうでなければ、パイロット信号
は周波数ｆ2 （＝ω／２π）でノッチが形成されること
もある。
【００７３】パタ−ンＦ１を有する一番目セットトラッ
クを記録する時、素子１４４〜１７４を具備する構造は
ＲＯＭに貯蔵されたルックアップテ−ブルから関数ｅ
sinω2t，ｏ sin ω2t，ｅ cos ω2t，ｏ cos ω2t
を各乗数入力としてシステムクロック率に順に受信する
乗算器１４４，１４６，１６０，１６２に応答して周波
数ｆ2 ＝ω2 ／２πでノッチが形成されるようにする。
サンプリングされたデ−タ関数ｏ sin ω2tとｅ sin
ω2tは各々正弦波システム関数sin ω2tの連続されるサ
ンプルのうち奇数番目及び偶数番目のものを備える。こ
のような関数はＲＯＭに並べて貯蔵されているＲＯＭが
チャネルワ−ド区間の前桁中に順にアドレスされる時に
対で読み出される。サンプリングされたデ−タ関数はｏ
cos ω 2tと e cos ω2tは各々余弦波システム関数 c
osω2tの連続されるサンプルのうち奇数番目及び偶数番
目のものを備える。このような関数はＲＯＭに並べて貯
蔵されてＲＯＭがチャネルワ−ド区間の前半期中に順に
アザレルされる時に対で読み出される。
クを記録する時、素子１４４〜１７４を具備する構造は
ＲＯＭに貯蔵されたルックアップテ−ブルから関数ｅ
sinω2t，ｏ sin ω2t，ｅ cos ω2t，ｏ cos ω2t
を各乗数入力としてシステムクロック率に順に受信する
乗算器１４４，１４６，１６０，１６２に応答して周波
数ｆ2 ＝ω2 ／２πでノッチが形成されるようにする。
サンプリングされたデ−タ関数ｏ sin ω2tとｅ sin
ω2tは各々正弦波システム関数sin ω2tの連続されるサ
ンプルのうち奇数番目及び偶数番目のものを備える。こ
のような関数はＲＯＭに並べて貯蔵されているＲＯＭが
チャネルワ−ド区間の前桁中に順にアドレスされる時に
対で読み出される。サンプリングされたデ−タ関数はｏ
cos ω 2tと e cos ω2tは各々余弦波システム関数 c
osω2tの連続されるサンプルのうち奇数番目及び偶数番
目のものを備える。このような関数はＲＯＭに並べて貯
蔵されてＲＯＭがチャネルワ−ド区間の前半期中に順に
アザレルされる時に対で読み出される。
【００７４】ＲＯＭ内に正弦テ−ブルと偶数サンプル正
弦テ−ブルの分離について、特にさらに考慮に入れる。
正弦波の波形が、例えば図１９（Ａ）に示されたように
周波数Ｆ2 に対して１／６０Ｔなら、正弦信号の１周期
は１２００個のサンプルに分けられ、デ−タは各々６０
０個の連関されたアドレスを有する偶数サンプル及び奇
数サンプル正弦テ−ブルに貯蔵される。図２０上の奇数
サンプル正弦テ−ブルには正弦波信号の奇数番目サンプ
ルに当たるデ−タ（以下、“奇数正弦”信号と称する）
が６００個の連続的なアドレス位置に貯蔵される。図２
１上の偶数サンプル正弦テ−ブルには正弦波信号の偶数
番目サンプルに当たるデ−タ（以下、“偶数正弦”信号
と称する）が奇数サンプル正弦テ−ブルの６００個の連
続的なアドレス位置に対応される位置と並列にアクセス
されるように配列された６００個の連続的なアドレス位
置に貯蔵される。
弦テ−ブルの分離について、特にさらに考慮に入れる。
正弦波の波形が、例えば図１９（Ａ）に示されたように
周波数Ｆ2 に対して１／６０Ｔなら、正弦信号の１周期
は１２００個のサンプルに分けられ、デ−タは各々６０
０個の連関されたアドレスを有する偶数サンプル及び奇
数サンプル正弦テ−ブルに貯蔵される。図２０上の奇数
サンプル正弦テ−ブルには正弦波信号の奇数番目サンプ
ルに当たるデ−タ（以下、“奇数正弦”信号と称する）
が６００個の連続的なアドレス位置に貯蔵される。図２
１上の偶数サンプル正弦テ−ブルには正弦波信号の偶数
番目サンプルに当たるデ−タ（以下、“偶数正弦”信号
と称する）が奇数サンプル正弦テ−ブルの６００個の連
続的なアドレス位置に対応される位置と並列にアクセス
されるように配列された６００個の連続的なアドレス位
置に貯蔵される。
【００７５】一方、図１９（Ｂ）に示されたように、サ
ンプル（点線表示）に当たる正弦値は２５ビットチャネ
ルワ−ドを周期として交代にサンプリングされた正弦信
号の奇数アドレスや偶数アドレスとなる。ＥＢは数値０
の挿入された偶数チャネルワ−ドにあるサンプル区間を
示す。各偶数番目サンプルに対する正弦値は直前の奇数
番目サンプルに対する正弦値と同時に並列にアクセスさ
れるので、奇数サンプル正弦テ−ブルは偶数サンプル正
弦テ−ブルのようなアドレスでＲＯＭにロ−ドされるこ
とができ、連続的な９ビットアドレスを発生させる一つ
のアドレスシ−ケンサが行き交った１０ビットアドレス
を発生させるアドレスシ−ケンサの代わりに用いられ
る。ディジタル設計の専門家はわかるが、よく知られた
設計戦略を正弦波及び余弦波システム関数を貯蔵するに
必要なＲＯＭの総量を低減するに用いることができる。
正弦波関数の四分円対称を４倍のＲＯＭ量を低減するに
用いることができる。さらに、ＲＯＭは正弦波の他の八
分円が同時に別途にアクセスされるように配列されてい
て余弦波関数を正弦波関数のようなＲＯＭで取ることが
できるようにする。
ンプル（点線表示）に当たる正弦値は２５ビットチャネ
ルワ−ドを周期として交代にサンプリングされた正弦信
号の奇数アドレスや偶数アドレスとなる。ＥＢは数値０
の挿入された偶数チャネルワ−ドにあるサンプル区間を
示す。各偶数番目サンプルに対する正弦値は直前の奇数
番目サンプルに対する正弦値と同時に並列にアクセスさ
れるので、奇数サンプル正弦テ−ブルは偶数サンプル正
弦テ−ブルのようなアドレスでＲＯＭにロ−ドされるこ
とができ、連続的な９ビットアドレスを発生させる一つ
のアドレスシ−ケンサが行き交った１０ビットアドレス
を発生させるアドレスシ−ケンサの代わりに用いられ
る。ディジタル設計の専門家はわかるが、よく知られた
設計戦略を正弦波及び余弦波システム関数を貯蔵するに
必要なＲＯＭの総量を低減するに用いることができる。
正弦波関数の四分円対称を４倍のＲＯＭ量を低減するに
用いることができる。さらに、ＲＯＭは正弦波の他の八
分円が同時に別途にアクセスされるように配列されてい
て余弦波関数を正弦波関数のようなＲＯＭで取ることが
できるようにする。
【００７６】パタ−ンＦ２を有する二番目セットのトラ
ックの記録時、素子１４４〜１７７を備える構成は周波
数ｆ2 でない周波数ｆ1 ＝ω1 ／２πにおけるノッチが
形成されるようにする。これはサンプリングされたデ−
タ関数ｅ sin ω2t, ｏ sin ω2t，ｅ cos ω2t及び
ｏ cos ω2tであるということよりは各々順にシステム
クロック率にアドレスされたＲＯＭに貯蔵されたルック
アップテ−ブルから提供されたサンプリングされたデ−
タ関数ｅ sin ω1t, ｏ sin ω1t，ｅ cosω1t及び
ｏ cos ω1tを入力する乗算器１４４，１４６，１６０
及び１６２に応答して行われる。
ックの記録時、素子１４４〜１７７を備える構成は周波
数ｆ2 でない周波数ｆ1 ＝ω1 ／２πにおけるノッチが
形成されるようにする。これはサンプリングされたデ−
タ関数ｅ sin ω2t, ｏ sin ω2t，ｅ cos ω2t及び
ｏ cos ω2tであるということよりは各々順にシステム
クロック率にアドレスされたＲＯＭに貯蔵されたルック
アップテ−ブルから提供されたサンプリングされたデ−
タ関数ｅ sin ω1t, ｏ sin ω1t，ｅ cosω1t及び
ｏ cos ω1tを入力する乗算器１４４，１４６，１６０
及び１６２に応答して行われる。
【００７７】加算器１４８は乗算器１４４及び１４６の
算出値を合算し、その結果の和は積分器１５２に出力さ
れるが、これはＩ−ＮＲＺＩコ−ドが“正”情報チャネ
ルワ−ドのように続けられる場合に仮想的な位相の望ま
ないノッチ周波数の量を示す。二乗回路１５６はこの望
まないノッチ周波数成分のエネルギ−を計算して加重合
算回路２２０に印加する。
算出値を合算し、その結果の和は積分器１５２に出力さ
れるが、これはＩ−ＮＲＺＩコ−ドが“正”情報チャネ
ルワ−ドのように続けられる場合に仮想的な位相の望ま
ないノッチ周波数の量を示す。二乗回路１５６はこの望
まないノッチ周波数成分のエネルギ−を計算して加重合
算回路２２０に印加する。
【００７８】減算器１５０は乗算器１４４の算出値を乗
算器１４６の算出値と結合し、その結果の和は積分器１
５２に出力されるが、これはＩ−ＮＲＺＩコ−ドが
“負”情報チャネルワ−ドのように続けられる場合に仮
想的な位相の望まないノッチ周波数の量を示す。二乗回
路１５８はこの望まないノッチ周波数成分のエネルギ−
を計算して加重合計回路２２２に印加する。
算器１４６の算出値と結合し、その結果の和は積分器１
５２に出力されるが、これはＩ−ＮＲＺＩコ−ドが
“負”情報チャネルワ−ドのように続けられる場合に仮
想的な位相の望まないノッチ周波数の量を示す。二乗回
路１５８はこの望まないノッチ周波数成分のエネルギ−
を計算して加重合計回路２２２に印加する。
【００７９】加算器１６４は乗算器１６０及び１５２の
算出値を合算し、その結果の合算値は積分器１６８に出
力されるが、これはＩ−ＮＲＺＩコ−ドが“正”情報チ
ャネルワ−ドのように続けられる場合に実際的な位相の
望まないノッチ周波数の量を示す。二乗回路１７２はこ
の望まないノッチ周波数成分のエネルギ−を計算して加
重合計回路２２０に印加する。
算出値を合算し、その結果の合算値は積分器１６８に出
力されるが、これはＩ−ＮＲＺＩコ−ドが“正”情報チ
ャネルワ−ドのように続けられる場合に実際的な位相の
望まないノッチ周波数の量を示す。二乗回路１７２はこ
の望まないノッチ周波数成分のエネルギ−を計算して加
重合計回路２２０に印加する。
【００８０】減算器１６６は乗算器１６０の算出値を乗
算器１６２の算出値と結合し、その結果の和は積分器１
７０に出力されるが、これはＩ−ＮＲＺＩコ−ドが
“負”情報チャネルワ−ドのように続けられる場合に実
際的な位相の望まないノッチ周波数の量を示す。二乗回
路１７４はこの望まないノッチ周波数成分のエネルギ−
を計算して加重合計回路２２２に印加する。
算器１６２の算出値と結合し、その結果の和は積分器１
７０に出力されるが、これはＩ−ＮＲＺＩコ−ドが
“負”情報チャネルワ−ドのように続けられる場合に実
際的な位相の望まないノッチ周波数の量を示す。二乗回
路１７４はこの望まないノッチ周波数成分のエネルギ−
を計算して加重合計回路２２２に印加する。
【００８１】パタ−ンＦ１を有する一番目セットのトラ
ック記録時とパタ−ンＦ２を有する二番目セットのトラ
ックの記録時、素子１７６〜２１８を備える構成はパイ
ロット信号の両側にディップが形成されるようにする。
この構成上、矩形波発生器１７８及び１８４は一番目セ
ットのトラック記録時に基本周波数ｆ1 を有する矩形波
を発生させ、二番目セットのトラック記録時に基本周波
数ｆ2 を有する矩形波を発生させる。矩形波発生器１７
８と１８４はゲ−トされたシステムクロック信号に応答
して順にアドレスされるＲＯＭに構成することもでき
る。
ック記録時とパタ−ンＦ２を有する二番目セットのトラ
ックの記録時、素子１７６〜２１８を備える構成はパイ
ロット信号の両側にディップが形成されるようにする。
この構成上、矩形波発生器１７８及び１８４は一番目セ
ットのトラック記録時に基本周波数ｆ1 を有する矩形波
を発生させ、二番目セットのトラック記録時に基本周波
数ｆ2 を有する矩形波を発生させる。矩形波発生器１７
８と１８４はゲ−トされたシステムクロック信号に応答
して順にアドレスされるＲＯＭに構成することもでき
る。
【００８２】パタ−ンＦ１を有する一番目セットのトラ
ック記録時、素子１７６〜２１８を備える構成は周波数
ｆ1 を有するパイロット信号の両側にディップが形成さ
れるようにする。これは、基本周波数ｆ1 を有する矩形
波を発生させる矩形波発生器１７８と１８４及びシステ
ムクロック率に順にアドレスされたＲＯＭに貯蔵された
ルックアップテ−ブルから提供されたサンプリングされ
たデ−タ関数ｅ sinω1t, ｏ sin ω1t，ｅ cos ω1
t及びｏ cos ω1tをそれぞれ入力する乗算器１８０，
１８６，２０２及び２０６に応答して行われる。パタ−
ンＦ２を有する二番目セットのトラック記録時、素子１
７６〜２１８を備える構成は周波数ｆ2を有するパイロ
ット信号の両側にディップが形成されるようにする。こ
れは、基本周波数ｆ2 を有する矩形波を発生させる矩形
波発生器１７８と１８４及びサンプリングされたデ−タ
関数ｅ sin ω1t, ｏ sin ω1t，ｅ cos ω1t及びｏ
cos ω1tであるということよりは各々順にシステムクロ
ック率にアドレスされたＲＯＭに貯蔵されたルックアッ
プテ−ブルから提供されたサンプリングデ−タ関数ｅ
sin ω2t, ｏ sin ω2t，ｅ cos ω2t及びｏ cos ω
2tを入力する乗算器１８０，１８６，２０２及び２０６
に応答して行われる。
ック記録時、素子１７６〜２１８を備える構成は周波数
ｆ1 を有するパイロット信号の両側にディップが形成さ
れるようにする。これは、基本周波数ｆ1 を有する矩形
波を発生させる矩形波発生器１７８と１８４及びシステ
ムクロック率に順にアドレスされたＲＯＭに貯蔵された
ルックアップテ−ブルから提供されたサンプリングされ
たデ−タ関数ｅ sinω1t, ｏ sin ω1t，ｅ cos ω1
t及びｏ cos ω1tをそれぞれ入力する乗算器１８０，
１８６，２０２及び２０６に応答して行われる。パタ−
ンＦ２を有する二番目セットのトラック記録時、素子１
７６〜２１８を備える構成は周波数ｆ2を有するパイロ
ット信号の両側にディップが形成されるようにする。こ
れは、基本周波数ｆ2 を有する矩形波を発生させる矩形
波発生器１７８と１８４及びサンプリングされたデ−タ
関数ｅ sin ω1t, ｏ sin ω1t，ｅ cos ω1t及びｏ
cos ω1tであるということよりは各々順にシステムクロ
ック率にアドレスされたＲＯＭに貯蔵されたルックアッ
プテ−ブルから提供されたサンプリングデ−タ関数ｅ
sin ω2t, ｏ sin ω2t，ｅ cos ω2t及びｏ cos ω
2tを入力する乗算器１８０，１８６，２０２及び２０６
に応答して行われる。
【００８３】パタ−ンＦ０を有する０番目セットのトラ
ック記録時、素子１７６〜１８２を備える構成上の減算
器１７６及び１８２は矩形波発生器１７８及び１８４か
ら矩形波よりは減数入力信号として数値０を入力する。
素子１７６〜２１８を備える構成はよって周波数ｆ1 と
ｆ2 のいずれか一つにおいてノッチが形成されるように
し、素子１４４〜１７４を備える構成は周波数ｆ1 とｆ
2 以外の周波数でノッチが形成されるようにする。加重
合計回路２２０及び２２２にある二乗回路１９６及び１
９８，２１６及び２１８の出力信号の加重値が調節され
て周波数ｆ1 とｆ2 におけるノッチの深さを等化させ
る。
ック記録時、素子１７６〜１８２を備える構成上の減算
器１７６及び１８２は矩形波発生器１７８及び１８４か
ら矩形波よりは減数入力信号として数値０を入力する。
素子１７６〜２１８を備える構成はよって周波数ｆ1 と
ｆ2 のいずれか一つにおいてノッチが形成されるように
し、素子１４４〜１７４を備える構成は周波数ｆ1 とｆ
2 以外の周波数でノッチが形成されるようにする。加重
合計回路２２０及び２２２にある二乗回路１９６及び１
９８，２１６及び２１８の出力信号の加重値が調節され
て周波数ｆ1 とｆ2 におけるノッチの深さを等化させ
る。
【００８４】加重合計回路２２０はＩ−ＮＲＺＩ変調を
続けるために“正”情報チャネルワ−ドが次に選択され
ると仮定する時、Ｉ−ＮＲＺＩ変調の所望のスペクトル
反応偏差のそれぞれのエネルギ−の加重合計として第１
エラ−信号ｅ１を発生させ、加重合計回路２２２はＩ−
ＮＲＺＩ変調を続けるために“負”情報チャネルワ−ド
が次に選択されると仮定する時、Ｉ−ＮＲＺＩ変調の所
望のスペクトル反応偏差のそれぞれのエネルギ−の加重
合計として第２エラ−信号ｅ２を発生させる。検出器Ｄ
ＥＴ２２４はエラ−信号ｅ１とｅ２中から小さい値を選
択する比較器を具備する。この比較器は各々２の補数被
減数及び２の補数減数として、“０”ビットサイン部分
を有するエラ−信号ｅ１とｅ２を受信する減算器の形態
を取ることもできる。前記減算器の差出力信号のサイン
ビットは１チャネルワ−ドの間隔毎に一つのビットラッ
チに貯蔵されて出力端子１２５に“正”情報、或いは、
“負”情報チャネルワ−ド中の一つを選択器１２２が選
択することを制御して、図８の記録部１２４に印加せし
める第２制御信号ＣＳ２を出力する。前記減算器の差出
力信号の符号ビットも図１６の制御信号発生器１２０の
出力端子１２３から図８及び図９の先行符号器１０６に
出力される第１制御信号ＣＳ１を形成するにも用いられ
る。
続けるために“正”情報チャネルワ−ドが次に選択され
ると仮定する時、Ｉ−ＮＲＺＩ変調の所望のスペクトル
反応偏差のそれぞれのエネルギ−の加重合計として第１
エラ−信号ｅ１を発生させ、加重合計回路２２２はＩ−
ＮＲＺＩ変調を続けるために“負”情報チャネルワ−ド
が次に選択されると仮定する時、Ｉ−ＮＲＺＩ変調の所
望のスペクトル反応偏差のそれぞれのエネルギ−の加重
合計として第２エラ−信号ｅ２を発生させる。検出器Ｄ
ＥＴ２２４はエラ−信号ｅ１とｅ２中から小さい値を選
択する比較器を具備する。この比較器は各々２の補数被
減数及び２の補数減数として、“０”ビットサイン部分
を有するエラ−信号ｅ１とｅ２を受信する減算器の形態
を取ることもできる。前記減算器の差出力信号のサイン
ビットは１チャネルワ−ドの間隔毎に一つのビットラッ
チに貯蔵されて出力端子１２５に“正”情報、或いは、
“負”情報チャネルワ−ド中の一つを選択器１２２が選
択することを制御して、図８の記録部１２４に印加せし
める第２制御信号ＣＳ２を出力する。前記減算器の差出
力信号の符号ビットも図１６の制御信号発生器１２０の
出力端子１２３から図８及び図９の先行符号器１０６に
出力される第１制御信号ＣＳ１を形成するにも用いられ
る。
【００８５】第１制御信号ＣＳ１も制御信号発生器１２
０内において各積分器の制御信号入力端子として用いら
れる。第１制御信号ＣＳ１が一つのチャネルワ−ド間隔
の末端以後にくるリセットパルスに応答して記録のため
に“正”情報チャネルワ−ドが選択されたことを示す
と、２５ビット“負”情報チャネルワ−ドに対する積分
器１３２，２５４，１７０，１９４及び２１４の値は２
５ビット“正”情報チャネルワ−ドに当たる各積分器１
３０，１５２，１６８，１９２及び２１２に貯蔵された
値に代替される。第１制御信号ＣＳ１が一つのチャネル
ワ−ドの間隔の末端以後にくるリセットパルスに応答し
て記録のために“負”情報チャネルワ−ドが選択された
ことを示すと、２５ビット“正”情報チャネルワ−ドに
対する積分器１３０，１５２，１６８及び２１２の値は
２５ビット“負”情報チャネルワ−ドに当たる各積分器
１３２，１５４，１７０，１９４及び２１４に貯蔵され
た値に代替される。
０内において各積分器の制御信号入力端子として用いら
れる。第１制御信号ＣＳ１が一つのチャネルワ−ド間隔
の末端以後にくるリセットパルスに応答して記録のため
に“正”情報チャネルワ−ドが選択されたことを示す
と、２５ビット“負”情報チャネルワ−ドに対する積分
器１３２，２５４，１７０，１９４及び２１４の値は２
５ビット“正”情報チャネルワ−ドに当たる各積分器１
３０，１５２，１６８，１９２及び２１２に貯蔵された
値に代替される。第１制御信号ＣＳ１が一つのチャネル
ワ−ドの間隔の末端以後にくるリセットパルスに応答し
て記録のために“負”情報チャネルワ−ドが選択された
ことを示すと、２５ビット“正”情報チャネルワ−ドに
対する積分器１３０，１５２，１６８及び２１２の値は
２５ビット“負”情報チャネルワ−ドに当たる各積分器
１３２，１５４，１７０，１９４及び２１４に貯蔵され
た値に代替される。
【００８６】図２２（Ａ），２２（Ｂ）及び図２２
（Ｃ）は同期デ−タとランアップデ−タが前置符号器１
０６のみを用いてＩ−ＮＲＺＩ符号化するようにした図
１６の装置に対する変化例を示したものである。図１０
（Ａ）上に示された同期デ−タがその初期値が“００”
としてセッティングされた２Ｔ前置符号器１０６から出
力されると、前置符号器１０６から出力されるＮＲＺＩ
符号化された同期デ−タは図１０（Ｂ）に示されたとお
りである。図１０（Ｃ）は示されたＮＲＺＩ符号化され
た同期デ−タは初期値が“１１”としてセッティングさ
れた２Ｔ符号器により図１０（Ａ）に示された同期デ−
タに応答して発生される。しかしながら、そのような追
加的な２Ｔ符号器を使用する代わりに、図１０（Ｃ）に
示されたＮＲＺＩ符号化された同期デ−タは前置符号器
１０６から出力された図１０（Ｂ）に示された同期デ−
タの全ビットを逆数化またはビット補数化することによ
り提供される。
（Ｃ）は同期デ−タとランアップデ−タが前置符号器１
０６のみを用いてＩ−ＮＲＺＩ符号化するようにした図
１６の装置に対する変化例を示したものである。図１０
（Ａ）上に示された同期デ−タがその初期値が“００”
としてセッティングされた２Ｔ前置符号器１０６から出
力されると、前置符号器１０６から出力されるＮＲＺＩ
符号化された同期デ−タは図１０（Ｂ）に示されたとお
りである。図１０（Ｃ）は示されたＮＲＺＩ符号化され
た同期デ−タは初期値が“１１”としてセッティングさ
れた２Ｔ符号器により図１０（Ａ）に示された同期デ−
タに応答して発生される。しかしながら、そのような追
加的な２Ｔ符号器を使用する代わりに、図１０（Ｃ）に
示されたＮＲＺＩ符号化された同期デ−タは前置符号器
１０６から出力された図１０（Ｂ）に示された同期デ−
タの全ビットを逆数化またはビット補数化することによ
り提供される。
【００８７】図１０（Ｄ）上に示された同期デ−タがそ
の初期値が“００”としてセッティングされた２Ｔ前置
符号器１０６から出力されると、前置符号器１０６から
出力されるＮＲＺＩ符号化された同期デ−タは図１０
（Ｅ）に示されたとおりである。図１０（Ｆ）に示され
たＮＲＺＩ符号化された同期デ−タは初期値が“１１”
としてセッティングされた２Ｔ符号器により図１０
（Ｄ）に示された同期デ−タに応答して発生される。し
かしながら、そのような追加的な２Ｔ符号器を使用する
代わりに、図１０（Ｆ）に示されたＮＲＺＩ符号化され
た同期デ−タは前置符号器１０６から出力された図１０
（Ｅ）に示された同期デ−タの全ビットを逆数化または
ビット補数化することにより提供される。
の初期値が“００”としてセッティングされた２Ｔ前置
符号器１０６から出力されると、前置符号器１０６から
出力されるＮＲＺＩ符号化された同期デ−タは図１０
（Ｅ）に示されたとおりである。図１０（Ｆ）に示され
たＮＲＺＩ符号化された同期デ−タは初期値が“１１”
としてセッティングされた２Ｔ符号器により図１０
（Ｄ）に示された同期デ−タに応答して発生される。し
かしながら、そのような追加的な２Ｔ符号器を使用する
代わりに、図１０（Ｆ）に示されたＮＲＺＩ符号化され
た同期デ−タは前置符号器１０６から出力された図１０
（Ｅ）に示された同期デ−タの全ビットを逆数化または
ビット補数化することにより提供される。
【００８８】図１０（Ｇ）上に示されたランアップデ−
タがその初期値が“００”としてセッティングされた２
Ｔ前置符号器１０６から出力されると、前置符号器１０
６から出力されるＮＲＺＩ符号化されたランアップデ−
タは図１０（Ｈ）に示されたとおりである。図１０
（Ｉ）に示されたＮＲＺＩ符号化されたランアップデ−
タは初期値が“１１”としてセッティングされた２Ｔ符
号器により図１０（Ｇ）に示されたランアップに応答し
て発生される。しかしながら、そのような追加的な２Ｔ
符号器を使用する代わりに、図１０（Ｉ）に示されたＮ
ＲＺＩ符号化されたランアップデ−タは前置符号器１０
６から出力された図１０（Ｈ）に示されたランアップデ
−タの全ビットを逆数化またはビット補数化することに
より提供される。
タがその初期値が“００”としてセッティングされた２
Ｔ前置符号器１０６から出力されると、前置符号器１０
６から出力されるＮＲＺＩ符号化されたランアップデ−
タは図１０（Ｈ）に示されたとおりである。図１０
（Ｉ）に示されたＮＲＺＩ符号化されたランアップデ−
タは初期値が“１１”としてセッティングされた２Ｔ符
号器により図１０（Ｇ）に示されたランアップに応答し
て発生される。しかしながら、そのような追加的な２Ｔ
符号器を使用する代わりに、図１０（Ｉ）に示されたＮ
ＲＺＩ符号化されたランアップデ−タは前置符号器１０
６から出力された図１０（Ｈ）に示されたランアップデ
−タの全ビットを逆数化またはビット補数化することに
より提供される。
【００８９】即ち、第３Ｐ／Ｓ変換器１１２の出力端子
１１５から出力された奇数番目ビットのみならず、第４
Ｐ／Ｓ変換器１１４の出力端子１１７から出力された偶
数番目ビットは、符号器１０６のコ−ド出力から図１０
（Ｃ）または図１０（Ｆ）に示されたＮＲＺＩ符号化さ
れた同期デ−タを発生させるためにはビット補数化され
なければならない。同様に、第３Ｐ／Ｓ変換器１１２の
出力端子１１５から出力された奇数番目ビットだけでな
く、第４Ｐ／Ｓ変換器１１４の出力端子１１７から出力
された偶数番目ビットは符号器１０６のコ−ド出力から
図１０（Ｉ）に示されたＮＲＺＩ符号化されたランアッ
プデ−タを発生させるためにはビット補数化されるべき
である。
１１５から出力された奇数番目ビットのみならず、第４
Ｐ／Ｓ変換器１１４の出力端子１１７から出力された偶
数番目ビットは、符号器１０６のコ−ド出力から図１０
（Ｃ）または図１０（Ｆ）に示されたＮＲＺＩ符号化さ
れた同期デ−タを発生させるためにはビット補数化され
なければならない。同様に、第３Ｐ／Ｓ変換器１１２の
出力端子１１５から出力された奇数番目ビットだけでな
く、第４Ｐ／Ｓ変換器１１４の出力端子１１７から出力
された偶数番目ビットは符号器１０６のコ−ド出力から
図１０（Ｉ）に示されたＮＲＺＩ符号化されたランアッ
プデ−タを発生させるためにはビット補数化されるべき
である。
【００９０】図２２（Ａ）は図１６の点線で取り囲まれ
た素子１２６〜１３２内において回路の他の具現を示す
ものであり、同期デ−タやランアップデ−タを頻繁に備
える出力端子１１５と１１７を通じて出力された信号を
収容する。加算器２３０、減算器２３２、積分器２３４
及び積分器２３５は各々図１６の加算器１２６，減算器
１２８，積分器１３０及び積分器１３２に当たる。図２
２（Ａ）上の変形が図１６の点線で取り囲まれた素子１
２６〜１３２内の回路で行われると、類似な変形が図１
６の点線で示された素子１４８〜１５４内の回路、点線
で示されたブロックの素子１６４〜１７０内の回路、点
線で取り囲まれた素子１８８〜１９４内の回路及び点線
で取り囲まれた素子２０８〜２１４内の回路に対して行
われる。
た素子１２６〜１３２内において回路の他の具現を示す
ものであり、同期デ−タやランアップデ−タを頻繁に備
える出力端子１１５と１１７を通じて出力された信号を
収容する。加算器２３０、減算器２３２、積分器２３４
及び積分器２３５は各々図１６の加算器１２６，減算器
１２８，積分器１３０及び積分器１３２に当たる。図２
２（Ａ）上の変形が図１６の点線で取り囲まれた素子１
２６〜１３２内の回路で行われると、類似な変形が図１
６の点線で示された素子１４８〜１５４内の回路、点線
で示されたブロックの素子１６４〜１７０内の回路、点
線で取り囲まれた素子１８８〜１９４内の回路及び点線
で取り囲まれた素子２０８〜２１４内の回路に対して行
われる。
【００９１】乗算器２２６は第４Ｐ／Ｓ変換器１１４の
出力端子１１７から出力された偶数チャネルワ−ドの連
続的なビットにより述べられた＋１または−１項を各々
−１で乗算する。同期／ランアップ制御信号が現在の入
力デ−タが同期デ−タまたはランアップデ−タであると
いうことを示すと、制御スイッチ２２８は乗算器２２６
の出力を減算器２３２に入力される被減数として選択す
るように応答する。これは減算器２３２により負数化さ
れる第３Ｐ／Ｓ変換器１１２の出力端子１１５から出力
された奇数番目ビットの数値だけでなく、第４Ｐ／Ｓ変
換器１１４の出力端子１１７から出力された偶数番目ビ
ット数値を負数化させる。減算器２３２の差出力信号は
初期値が“１１”としてセッティングされた２Ｔ符号器
により符号化されるＮＲＺＩ符号化された同期デ−タま
たはランアップデ−タの数値を示す。
出力端子１１７から出力された偶数チャネルワ−ドの連
続的なビットにより述べられた＋１または−１項を各々
−１で乗算する。同期／ランアップ制御信号が現在の入
力デ−タが同期デ−タまたはランアップデ−タであると
いうことを示すと、制御スイッチ２２８は乗算器２２６
の出力を減算器２３２に入力される被減数として選択す
るように応答する。これは減算器２３２により負数化さ
れる第３Ｐ／Ｓ変換器１１２の出力端子１１５から出力
された奇数番目ビットの数値だけでなく、第４Ｐ／Ｓ変
換器１１４の出力端子１１７から出力された偶数番目ビ
ット数値を負数化させる。減算器２３２の差出力信号は
初期値が“１１”としてセッティングされた２Ｔ符号器
により符号化されるＮＲＺＩ符号化された同期デ−タま
たはランアップデ−タの数値を示す。
【００９２】同期／ランアップ制御信号が現在の入力デ
−タが同期デ−タやランアップデ−タでないことを示す
条件があると、制御スイッチ２２８は第４Ｐ／Ｓ変換器
１１４の出力端子１１７から被減数入力として減算器２
３２に出力された偶数チャネルワ−ドの連続的なビット
により述べられる＋１または−１項を選択する。減算器
２３２は制御スイッチ２２８により選択された出力から
奇数チャネルワ−ドを減算し、その結果の差信号は図１
６に対して以前に説明したとおりである。
−タが同期デ−タやランアップデ−タでないことを示す
条件があると、制御スイッチ２２８は第４Ｐ／Ｓ変換器
１１４の出力端子１１７から被減数入力として減算器２
３２に出力された偶数チャネルワ−ドの連続的なビット
により述べられる＋１または−１項を選択する。減算器
２３２は制御スイッチ２２８により選択された出力から
奇数チャネルワ−ドを減算し、その結果の差信号は図１
６に対して以前に説明したとおりである。
【００９３】前記の二つの文壇に各々説明された動作モ
−ドにおいて、加算器２３０は第４Ｐ／Ｓ変換器１１４
の出力端子１１７から出力された偶数チャネルワ−ドの
連続的なビットにより述べられる＋１または−１項を加
算する。積分器２３４は結果的な合算値を以前に記録さ
れたＩ−ＮＲＺＩコ−ドのディジタル合計値で累積さ
せ、積分器２３４累積結果、エネルギ−は２乗して決定
され、その結果は加重合計回路２２０に出力される。積
分器２３６は減算器２３２の差信号を以前に記録された
Ｉ−ＮＲＺＩコ−ドのディジタル合計値で累積させ、積
分器２３６の累積結果、エネルギ−は２乗して決定さ
れ、その結果は加重合計回路２２２に出力される。
−ドにおいて、加算器２３０は第４Ｐ／Ｓ変換器１１４
の出力端子１１７から出力された偶数チャネルワ−ドの
連続的なビットにより述べられる＋１または−１項を加
算する。積分器２３４は結果的な合算値を以前に記録さ
れたＩ−ＮＲＺＩコ−ドのディジタル合計値で累積さ
せ、積分器２３４累積結果、エネルギ−は２乗して決定
され、その結果は加重合計回路２２０に出力される。積
分器２３６は減算器２３２の差信号を以前に記録された
Ｉ−ＮＲＺＩコ−ドのディジタル合計値で累積させ、積
分器２３６の累積結果、エネルギ−は２乗して決定さ
れ、その結果は加重合計回路２２２に出力される。
【００９４】図２２（Ｂ）は図１６の点線で取り囲まれ
た素子１２６〜１３２内において回路のさらに他の具現
を示すものであり、同期デ−タやランアップデ−タを頻
繁に具備する出力端子１１５と１１７を通じて出力され
た信号を収容する。加算器２４２，減算器２４４，積分
器２５０及び積分器２５２はそれぞれ図１６の加算器１
２６，減算器１２８，積分器１３０及び積分器１３２に
当たる。図２２（Ｂ）上の変形が、図１６の点線で取り
囲まれた素子１２６〜１３２内の回路で行われると、類
似な変形が図１６で点線で取り囲まれた素子１４８〜１
５４内の回路、点線で取り囲まれた素子１６４〜１７０
内の回路、点線で取り囲まれた素子１８８〜１９４内の
回路及び点線で取り囲まれた素子２０８〜２１４内の回
路に対して行われるようになる。
た素子１２６〜１３２内において回路のさらに他の具現
を示すものであり、同期デ−タやランアップデ−タを頻
繁に具備する出力端子１１５と１１７を通じて出力され
た信号を収容する。加算器２４２，減算器２４４，積分
器２５０及び積分器２５２はそれぞれ図１６の加算器１
２６，減算器１２８，積分器１３０及び積分器１３２に
当たる。図２２（Ｂ）上の変形が、図１６の点線で取り
囲まれた素子１２６〜１３２内の回路で行われると、類
似な変形が図１６で点線で取り囲まれた素子１４８〜１
５４内の回路、点線で取り囲まれた素子１６４〜１７０
内の回路、点線で取り囲まれた素子１８８〜１９４内の
回路及び点線で取り囲まれた素子２０８〜２１４内の回
路に対して行われるようになる。
【００９５】加算器２４２は第４Ｐ／Ｓ変換器１１４の
出力端子１１７から出力された偶数チャネルワ−ドの連
続的なビットにより述べられる＋１または−１項と第３
Ｐ／Ｓ変換器１１２の出力端子１１５から出力された奇
数チャネルワ−ドの連続的なビットにより述べられた＋
１または−１項と合算する。積分器２５０は結果的な和
を以前に記録されたＩ−ＮＲＺＩコ−ドのディジタル合
計値で累積させ、積分器２５０の累積結果、エネルギ−
は２乗して決定され、その結果は加重合計回路２２０に
出力される。
出力端子１１７から出力された偶数チャネルワ−ドの連
続的なビットにより述べられる＋１または−１項と第３
Ｐ／Ｓ変換器１１２の出力端子１１５から出力された奇
数チャネルワ−ドの連続的なビットにより述べられた＋
１または−１項と合算する。積分器２５０は結果的な和
を以前に記録されたＩ−ＮＲＺＩコ−ドのディジタル合
計値で累積させ、積分器２５０の累積結果、エネルギ−
は２乗して決定され、その結果は加重合計回路２２０に
出力される。
【００９６】減算器２４４は第４Ｐ／Ｓ変換器１１４の
出力端子１１７から被減数入力として出力された偶数チ
ャネルワ−ドのビットにより述べられる＋１または−１
項を受信する。乗算器２３８は第３Ｐ／Ｓ変換器１１２
の出力端子１１５から出力された奇数チャネルワ−ドの
連続的なビットにより述べられる＋１または−１項を各
々−１で乗算する。他の乗算器２４６は減算器２４４の
各出力信号を−１で乗算する。
出力端子１１７から被減数入力として出力された偶数チ
ャネルワ−ドのビットにより述べられる＋１または−１
項を受信する。乗算器２３８は第３Ｐ／Ｓ変換器１１２
の出力端子１１５から出力された奇数チャネルワ−ドの
連続的なビットにより述べられる＋１または−１項を各
々−１で乗算する。他の乗算器２４６は減算器２４４の
各出力信号を−１で乗算する。
【００９７】同期ランアップ制御信号が現在の入力デ−
タが同期デ−タやランアップデ−タでないということを
示すと、制御スイッチ２４０は第３Ｐ／Ｓ変換器１１２
の出力端子１１５から出力された奇数チャネルワ−ドを
選択して減算器２４４に減数入力として印加するように
応答し、制御スイッチ２４８は積分器２５２に印加する
減算器２４４の出力信号を選択することにより応答す
る。積分器２５２は制御スイッチ２４８の出力信号を以
前に記録されたＩ−ＮＲＺＩコ−ドのディジタル合計値
で累積し、積分器２５２の累積結果、エネルギ−は２乗
して決定され、その結果は加重合計回路２２２に出力さ
れる。制御スイッチ２４８の出力信号は減算器２４４の
出力信号を再生するので、その動作は図１６に対して以
前に説明したとおりである。
タが同期デ−タやランアップデ−タでないということを
示すと、制御スイッチ２４０は第３Ｐ／Ｓ変換器１１２
の出力端子１１５から出力された奇数チャネルワ−ドを
選択して減算器２４４に減数入力として印加するように
応答し、制御スイッチ２４８は積分器２５２に印加する
減算器２４４の出力信号を選択することにより応答す
る。積分器２５２は制御スイッチ２４８の出力信号を以
前に記録されたＩ−ＮＲＺＩコ−ドのディジタル合計値
で累積し、積分器２５２の累積結果、エネルギ−は２乗
して決定され、その結果は加重合計回路２２２に出力さ
れる。制御スイッチ２４８の出力信号は減算器２４４の
出力信号を再生するので、その動作は図１６に対して以
前に説明したとおりである。
【００９８】同期／ランアップ制御信号が現在の入力デ
−タが同期デ−タやランアップデ−タであるということ
を示すと、制御スイッチ２４０は減算器２４４への減数
入力として乗算器２３８の出力を選択することにより応
答する。これは第３Ｐ／Ｓ変換器１１２の出力端子１１
５から出力された奇数番目ビットの数値を負数化して減
算器２４４が加算器として動作するようになる。減算器
２４４の出力信号は初期値が“１１”としてセッティン
グされた２Ｔ符号器により符号化されるＮＲＺＩ符号化
された同期デ−タまたはランアップテ−ブの数値の負数
を示す。乗算器２４６は減算器２４４の各出力信号を−
１で乗算して初期値が“１１”としてセッティングされ
た２Ｔ符号器により符号化されるＮＲＺＩ符号化された
同期デ−タまたはランアップテ−タの数値を発生させ
る。制御スイッチ２４８は乗算器２４６の結果を積分器
２５２に入力信号として印加するように選択することに
より、現在の入力デ−タが同期デ−タやランアップデ−
タであることを示す同期／ランアップ制御信号に応答す
る。それで、積分器２５２は初期値が“１１”としてセ
ッティングされた２Ｔ符号器により符号化されるＮＲＺ
Ｉ符号化された同期デ−タまたはランアップデ−タを以
前に記録されたＩ−ＮＲＺＩコ−ドのディジタル合計値
で累積する。積分器２５２の累積結果、エネルギ−は２
乗して決定され、その結果は加重合計回路２２２に出力
される。
−タが同期デ−タやランアップデ−タであるということ
を示すと、制御スイッチ２４０は減算器２４４への減数
入力として乗算器２３８の出力を選択することにより応
答する。これは第３Ｐ／Ｓ変換器１１２の出力端子１１
５から出力された奇数番目ビットの数値を負数化して減
算器２４４が加算器として動作するようになる。減算器
２４４の出力信号は初期値が“１１”としてセッティン
グされた２Ｔ符号器により符号化されるＮＲＺＩ符号化
された同期デ−タまたはランアップテ−ブの数値の負数
を示す。乗算器２４６は減算器２４４の各出力信号を−
１で乗算して初期値が“１１”としてセッティングされ
た２Ｔ符号器により符号化されるＮＲＺＩ符号化された
同期デ−タまたはランアップテ−タの数値を発生させ
る。制御スイッチ２４８は乗算器２４６の結果を積分器
２５２に入力信号として印加するように選択することに
より、現在の入力デ−タが同期デ−タやランアップデ−
タであることを示す同期／ランアップ制御信号に応答す
る。それで、積分器２５２は初期値が“１１”としてセ
ッティングされた２Ｔ符号器により符号化されるＮＲＺ
Ｉ符号化された同期デ−タまたはランアップデ−タを以
前に記録されたＩ−ＮＲＺＩコ−ドのディジタル合計値
で累積する。積分器２５２の累積結果、エネルギ−は２
乗して決定され、その結果は加重合計回路２２２に出力
される。
【００９９】図２２（Ｃ）は図１６の点線で取り囲まれ
た素子１２６〜１３２内において、回路のさらに他の具
現を示すものであり、同期デ−タやランアップデ−タを
頻繁に具備する出力端子１１５と１１７を通じて出力さ
れた信号を収容する。加算器２５４，減算器２５６，積
分器２６２及び積分器２６４は各々図１６の加算器１２
６，減算器１２８，積分器１３０及び積分器１３２に当
たる。図２２（Ｃ）上の変形が図１６の点線で取り囲ま
れた素子１２６〜１３２内の回路で行われると、類似な
変形が図１６で点線で取り囲まれた素子１４８〜１５４
内の回路、点線で取り囲まれた素子１６４〜１７０内の
回路、点線で取り囲まれた素子１８８〜１９４内の回路
及び点線で取り囲まれた素子２０８〜２１４内の回路に
対して行われる。
た素子１２６〜１３２内において、回路のさらに他の具
現を示すものであり、同期デ−タやランアップデ−タを
頻繁に具備する出力端子１１５と１１７を通じて出力さ
れた信号を収容する。加算器２５４，減算器２５６，積
分器２６２及び積分器２６４は各々図１６の加算器１２
６，減算器１２８，積分器１３０及び積分器１３２に当
たる。図２２（Ｃ）上の変形が図１６の点線で取り囲ま
れた素子１２６〜１３２内の回路で行われると、類似な
変形が図１６で点線で取り囲まれた素子１４８〜１５４
内の回路、点線で取り囲まれた素子１６４〜１７０内の
回路、点線で取り囲まれた素子１８８〜１９４内の回路
及び点線で取り囲まれた素子２０８〜２１４内の回路に
対して行われる。
【０１００】加算器２５４は第３Ｐ／Ｓ変換器１１２の
出力端子１１５から出力された奇数チャネルワ−ドの連
続的なビットにより述べられる＋１または−１項と第４
Ｐ／Ｓ変換器１１４の出力端子１１７から出力された偶
数チャネルワ−ドの連続的なビットにより述べられた＋
１または−１項と合算する。積分器２６２は結果的な和
を以前に記録されたＩ−ＮＲＺＩコ−ドのディジタル合
計値で累積させ、積分器２６２の累積結果、エネルギ−
は２乗して決定され、その結果は加重合計回路２２０に
出力される。
出力端子１１５から出力された奇数チャネルワ−ドの連
続的なビットにより述べられる＋１または−１項と第４
Ｐ／Ｓ変換器１１４の出力端子１１７から出力された偶
数チャネルワ−ドの連続的なビットにより述べられた＋
１または−１項と合算する。積分器２６２は結果的な和
を以前に記録されたＩ−ＮＲＺＩコ−ドのディジタル合
計値で累積させ、積分器２６２の累積結果、エネルギ−
は２乗して決定され、その結果は加重合計回路２２０に
出力される。
【０１０１】減算器２５６は第３Ｐ／Ｓ変換器１１２の
出力端子１１５から出力された奇数チャネルワ−ドの連
続的なビットにより叙述される＋１または−１項を第４
Ｐ／Ｓ変換器１１４の出力端子１１７から出力された偶
数チャネルワ−ドの連続的なビットにより叙述された＋
１または−１項で減算する。その結果として出る差は減
算器２５６から制御スイッチ２６０にその出力信号とし
て頻繁に選択される二つの入力信号中の第１入力信号と
して出力されるが、出力された信号は積分器２６４に入
力信号として印加される。乗算器２５８は加算器２５４
の出力和出力信号を−１で乗算し、その結果は制御スイ
ッチ２６０に第２入力信号として印加される。積分器２
６４は制御スイッチ２６０の出力信号を以前に記録され
たＩ−ＮＲＺＩコ−ドのディジタル合計値で累積させ、
積分器２６４の累積結果、エネルギ−は２乗して決定さ
れ、その結果は加重合計回路２２２に出力される。
出力端子１１５から出力された奇数チャネルワ−ドの連
続的なビットにより叙述される＋１または−１項を第４
Ｐ／Ｓ変換器１１４の出力端子１１７から出力された偶
数チャネルワ−ドの連続的なビットにより叙述された＋
１または−１項で減算する。その結果として出る差は減
算器２５６から制御スイッチ２６０にその出力信号とし
て頻繁に選択される二つの入力信号中の第１入力信号と
して出力されるが、出力された信号は積分器２６４に入
力信号として印加される。乗算器２５８は加算器２５４
の出力和出力信号を−１で乗算し、その結果は制御スイ
ッチ２６０に第２入力信号として印加される。積分器２
６４は制御スイッチ２６０の出力信号を以前に記録され
たＩ−ＮＲＺＩコ−ドのディジタル合計値で累積させ、
積分器２６４の累積結果、エネルギ−は２乗して決定さ
れ、その結果は加重合計回路２２２に出力される。
【０１０２】同期／ランアップ制御信号が現在の入力デ
−タが同期デ−タやランアップデ−タでないことを示す
と、制御スイッチ２６０は加算器２５４から出力された
差を選択して積分器２６４に印加し、その動作は図１６
に対して以前に説明したとおりである。同期／ランアッ
プ制御信号が現在の入力デ−タが同期デ−タやランアッ
プデ−タであるということを示すと、制御スイッチ２６
０は乗算器２５８の出力を選択して積分器２６４に印加
する。積分器２６４は積分器２６２により積分された信
号の‘１’の補数を積分する。
−タが同期デ−タやランアップデ−タでないことを示す
と、制御スイッチ２６０は加算器２５４から出力された
差を選択して積分器２６４に印加し、その動作は図１６
に対して以前に説明したとおりである。同期／ランアッ
プ制御信号が現在の入力デ−タが同期デ−タやランアッ
プデ−タであるということを示すと、制御スイッチ２６
０は乗算器２５８の出力を選択して積分器２６４に印加
する。積分器２６４は積分器２６２により積分された信
号の‘１’の補数を積分する。
【０１０３】前述した実施例以外に本発明を具現する他
の実施例がディジタルレコ−ダ−の設計分野の技術者と
前記明細書を理解する者には明白であり、そのような他
の実施例は本明細書に添加される請求項の範囲内にはい
らなければならない。特定的な例として、図１６の三角
波発生器１３６はこの発生器１３６により発生されるも
のと相補的な三角波を発生する三角波発生器に代替され
ることができ、減算器１３４と１３８は動作の変化なし
に各々の加算器に代替される。特定的な他の一例とし
て、図１６の矩形波発生器１７８及び１８４は、この発
生器により発生されるものと相補的な矩形波を発生する
矩形波発生器に代替されることができ、減算器１７６，
１８２，２００及び２０４は動作の変化なしに各々の加
算器に代替される。偏差エネルギ−をその絶対値から近
似化する方法がその偏差を２乗すること以外にディジタ
ル設計者にはよく知られており、そのような方法を用い
る回路は図１６に示された二乗回路の等価的なものであ
る。一つの前置符号器は本発明の他の例では“正”情報
ＮＲＺＩコ−ドを発生することでなく、“負”情報ＮＲ
ＺＩコ−ドを発生する符号器であり、制御信号発生器で
適切な変形が成される。
の実施例がディジタルレコ−ダ−の設計分野の技術者と
前記明細書を理解する者には明白であり、そのような他
の実施例は本明細書に添加される請求項の範囲内にはい
らなければならない。特定的な例として、図１６の三角
波発生器１３６はこの発生器１３６により発生されるも
のと相補的な三角波を発生する三角波発生器に代替され
ることができ、減算器１３４と１３８は動作の変化なし
に各々の加算器に代替される。特定的な他の一例とし
て、図１６の矩形波発生器１７８及び１８４は、この発
生器により発生されるものと相補的な矩形波を発生する
矩形波発生器に代替されることができ、減算器１７６，
１８２，２００及び２０４は動作の変化なしに各々の加
算器に代替される。偏差エネルギ−をその絶対値から近
似化する方法がその偏差を２乗すること以外にディジタ
ル設計者にはよく知られており、そのような方法を用い
る回路は図１６に示された二乗回路の等価的なものであ
る。一つの前置符号器は本発明の他の例では“正”情報
ＮＲＺＩコ−ドを発生することでなく、“負”情報ＮＲ
ＺＩコ−ドを発生する符号器であり、制御信号発生器で
適切な変形が成される。
【０１０４】
【発明の効果】以上説明したように、２Ｔの前置符号器
はＩ−ＮＲＺＩ変調の発生をパイプライン技法で具現
し、断続的な記録または断続的な読み出しバッファ−貯
蔵の必要性を解消するために並列ビットを基準として各
情報ワ−ドの符号化を遂行する符号器を備え、ビデオ及
びオ−ディオデ−タの記録時だけでなく、同期及びラン
アップデ−タの記録時にもパイロット信号がトラック上
に含まれたテレビ信号の記録にも適合させることができ
る。
はＩ−ＮＲＺＩ変調の発生をパイプライン技法で具現
し、断続的な記録または断続的な読み出しバッファ−貯
蔵の必要性を解消するために並列ビットを基準として各
情報ワ−ドの符号化を遂行する符号器を備え、ビデオ及
びオ−ディオデ−タの記録時だけでなく、同期及びラン
アップデ−タの記録時にもパイロット信号がトラック上
に含まれたテレビ信号の記録にも適合させることができ
る。
【図１】磁気記録媒体の隣接した平行トラック上にチャ
ネルワ−ドの直列デ−タストリ−ムを記録するパタ−ン
を示す。
ネルワ−ドの直列デ−タストリ−ムを記録するパタ−ン
を示す。
【図２】（Ａ）〜（Ｃ）は図１に示されたパタ−ンの周
波数スペクトルを示す。
波数スペクトルを示す。
【図３】アメリカ特許第 5,142,421号に開示された従来
のディジタル信号記録装置のブロック図である。
のディジタル信号記録装置のブロック図である。
【図４】図３に示されたディジタル信号記録装置に使用
される改善された制御信号発生器の一部の詳細回路図で
ある。
される改善された制御信号発生器の一部の詳細回路図で
ある。
【図５】図４に示された制御信号発生器から発生される
制御信号に応じて選択されたチャネルワ−ドの直列デ−
タストリ−ムパタ−ンの周波数スペクトル中の一つを示
す。
制御信号に応じて選択されたチャネルワ−ドの直列デ−
タストリ−ムパタ−ンの周波数スペクトル中の一つを示
す。
【図６】本発明に用いられた既に知られたトラックパタ
−ン図である。
−ン図である。
【図７】図６に示された単一トラック上に記録された情
報の内容を示したものである。
報の内容を示したものである。
【図８】本発明の一実施例によるディジタル信号記録装
置のブロック図である。
置のブロック図である。
【図９】図８に示されたディジタル信号記録装置に含ま
れた前置符号器の詳細回路図である。
れた前置符号器の詳細回路図である。
【図１０】（Ａ）乃至（Ｉ）は同期デ−タ及びランアッ
プデ−タのパタ−ンを示したものである。
プデ−タのパタ−ンを示したものである。
【図１１】図９上の信号挿入器の詳細回路図である。
【図１２】（Ａ）及び（Ｂ）は図９上に示された前置符
号化器の一部詳細回路図である。
号化器の一部詳細回路図である。
【図１３】図９上の第１並直列変換器の詳細回路図であ
る。
る。
【図１４】図９上の第２並直列変換器の詳細回路図であ
る。
る。
【図１５】（Ａ）乃至（Ｉ）は図８及び図９に示された
各ブロックの動作波形図である。
各ブロックの動作波形図である。
【図１６】図８に示された制御信号発生器の詳細回路図
である。
である。
【図１７】図１６に示された三角波発生器から発生され
る三角波信号を示したものである。
る三角波信号を示したものである。
【図１８】図１６に示された三角波発生器から発生され
る三角波信号を示したものである。
る三角波信号を示したものである。
【図１９】（Ａ）乃至（Ｃ）は図１６に示された制御信
号発生器に用いられた正弦波信号と矩形波信号を示す。
号発生器に用いられた正弦波信号と矩形波信号を示す。
【図２０】図１９Ａに示された正弦波信号を貯蔵する奇
数正弦テ−ブル及び偶数正弦テ−ブルの一例である。
数正弦テ−ブル及び偶数正弦テ−ブルの一例である。
【図２１】図１９Ａに示された正弦波信号を貯蔵する奇
数正弦テ−ブル及び偶数正弦テ−ブルの一例である。
数正弦テ−ブル及び偶数正弦テ−ブルの一例である。
【図２２】（Ａ）乃至（Ｃ）は図１６の点線で取り囲ま
れた四角形内の回路の他の実施例である。
れた四角形内の回路の他の実施例である。
１０２ Ｐ／Ｐ（８／２４） １０４ 信号挿入器 １０６ 前置符号器 １０８ 第１Ｐ／Ｓ（２５／１） １１０ 第２Ｐ／Ｓ（２５／１） １１２ 第３Ｐ／Ｓ（１３／１） １１４ 第４Ｐ／Ｓ（１２／１） １１６，１１８ 遅延器 １２０ 制御信号発生器 １２２ 選択器 １２４ レコ−ダ− １１５０，１１７０ マッパー
Claims (30)
- 【請求項１】 インタ−リ−ブＮＲＺＩ変調を記録する
ディジタル信号記録装置において、 ｎ並列ビット情報ワ−ドを入力する入力端子（ｎは偶数
である正の整数）と、 所定のビット値の制御ビットを前記ｎ並列ビット情報ワ
−ドのそれぞれに挿入することにより形成された（ｎ＋
１）並列ビット“正”情報ワ−ドをＩ−ＮＲＺＩ符号化
して二種の（ｎ＋１）チャネルワ−ドのうち第２種では
なく、第１種を発生させる前記制御ビットは前記所定の
ビット値の補数と反対なビット値を持たせ第１制御信号
に応じて初期化される前置符号器と、 前記前置符号器から補数化される各ビットが所定のビッ
ト値の前記制御ビットとして前記所定のビット値の補数
となる第１ビット群及び不変の各ビットが所定のビット
値の前記制御ビットとして前記所定のビット値の補数と
なる第２ビット群に出力された前記（ｎ＋１）チャネル
ワ−ドのそれぞれを分離し、前記第１，２ビット群を同
時に出力する時分割多重化器と、 前記前置符号器から出力された前記第１種の前記（ｎ＋
１）並列ビットチャネルワ−ドのそれぞれを前記第１種
の前記（ｎ＋１）直列ビットチャネルワ−ドに変換させ
て第１直列ビット信号を発生させる第１並直列変換器
と、 前記前置符号器から出力された前記（ｎ＋１）並列ビッ
トチャネルワ−ドにおいて、前記第１ビット群にあるビ
ットのみを補数化して発生される前記第２種の（ｎ＋
１）並列ビットチャネルを前記第２種の（ｎ＋１）直列
ビットチャネルに変換させることにより第２直列ビット
信号を発生させる第２並直列変換器と、 前記第１変換器出力信号と前記第２変換器出力信号中の
一つを第２制御信号に応答して選択することにより発生
されるＩ−ＮＲＺＩコ−ドによる前記Ｉ−ＮＲＺＩ変調
を記録媒体の平行なトラックに記録する記録器と、 前記時分割多重化器により同時に供給される前記第１，
２ビット群に応答して、同時に記録されているトラック
中の一つに対して設定されたスペクトル反応から前記Ｉ
−ＮＲＺＩ変調の偏差を最小化するために、前記第１，
２直列ビット信号が前記Ｉ−ＮＲＺＩコ−ドに含まれる
ように選択されなければならないことを示す前記第１，
２制御信号を発生させる制御信号発生器とを備えること
を特徴とするディジタル信号記録装置。 - 【請求項２】 前記前置符号器は、所定のビット値の前
記制御ビットを前記ｎ並列ビット情報ワ−ドの前に付加
ビットとして付加することにより形成される前記（ｎ＋
１）ビット情報ワ−ドをＩ−ＮＲＺＩ符号化する２Ｔ前
置符号器であることを特徴とする請求項１記載のディジ
タル信号記録装置。 - 【請求項３】 前記（ｎ＋１）ビット情報ワ−ドは、各
付加ビット０ビットを前記ｎ並列ビット情報ワ−ドに付
加することにより形成されることを特徴とする請求項２
記載のディジタル信号記録装置。 - 【請求項４】 前記時分割多重化器は、 前記前置符号器から出力された前記第１種の選択された
（ｎ＋１）並列ビットチャネルワ−ドである前記第１ビ
ット群を直列ビット奇数のチャネルワ−ドに変換させる
第３並直列変換器と、 前記前置符号器から出力された前記第１種の選択された
（ｎ＋１）並列ビットチャネルワ−ドである前記第２ビ
ット群を直列ビット偶数のチャネルワ−ドに変換させる
第４並直列変換器とを備えることを特徴とする請求項２
記載のディジタル信号記録装置。 - 【請求項５】 前記制御信号発生器は、 第２エラ−信号が第１エラ−信号よりさらに大きいか否
かに応答して前記第１，２制御信号を発生する回路と、 極性が前記時分割多重化器から出力される前記直列ビッ
ト奇数チャネルワ−ドのそれぞれのビットにより決定さ
れる単位量を、極性が前記時分割多重化器から出力され
る前記直列ビットの偶数チャネルワ−ドのそれぞれのビ
ットにより決定される追加単位量と付加的に結合される
第１結合回路と、 前記第１結合回路の結果を第１積分器の初期積分値と共
に積分して前記第１種のチャネルワ−ドが次に記録され
るために選択されると得られる第１連続ディジタル合計
値と同一な第１積分器の出力信号を発生させる第１積分
器と、 極性が前記時分割多重化器から出力される前記直列ビッ
ト奇数チャネルワ−ドのそれぞれのビットにより決定さ
れる単位量を、極性が前記時分割多重化器から出力され
る前記直列ビットの偶数チャネルワ−ドのそれぞれのビ
ットにより決定される追加単位量と差動結合する第２結
合回路と、 前記第２結合回路の結果を第２積分器の初期積分値と共
に積分して前記第２種のチャネルワ−ドが次に記録され
るために選択されると得られる第２連続４ディジタル合
計値と同一な第２積分器の出力信号を発生させるが、前
記第１，２積分器の初期積分値は等しく、記録のために
以前に選択されたチャネルワ−ドに対する前記第１，２
積分器出力信号の一つと同一な第２積分器と、 現在記録されている前記トラックの一つに対する所定の
連続ディジタル合計値から前記第１連続ディジタル合計
値の偏差エネルギ−を計算するが、第１連続ディジタル
合計値の偏差エネルギ−の計算結果は前記第１エラ−信
号に含まれる回路と、 現在記録されている前記トラックの一つに対する前記所
定の連続ディジタル合計値から前記第２連続ディジタル
合計値の偏差エネルギ−を計算するが、第２連続ディジ
タル合計値の偏差エネルギ−の計算結果は前記第２エラ
−信号に含まれる回路とを備えることを特徴とする請求
項２記載のディジタル信号記録装置。 - 【請求項６】 前記制御信号発生器は、 第１セットの各トラックの記録時、前記所定の連続ディ
ジタル合計値として所定の第１周波数の三角波を発生さ
せる回路をさらに備えることを特徴とする請求項５記載
のディジタル信号記録装置。 - 【請求項７】 前記第１セットの各トラックを実際的及
び仮想的な位相を有する第２周波数におけるスペクトル
ノットを有するＩ−ＮＲＺＩ変調で記録するためのディ
ジタル信号記録装置において、前記制御信号発生器は、 前記第２周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて、極性が前記時分割多重化器から出力された前
記直列ビット偶数チャネルワ−ドのそれぞれのビットに
より決定される各単位量と乗算して第１積ストリ−ムを
発生する回路と、 前記第２周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて、極性が前記時分割多重化器から出力された前
記直列ビット奇数チャネルワ−ドのそれぞれのビットに
より決定される各単位量と乗算して第２積ストリ−ムを
発生する回路と、 前記第３結合結果を第３積分器の初期積分値と共に積分
して第３積分器出力信号を発生する第３積分器と、 前記第３積分器出力信号のエネルギ−を計算するが、前
記第３積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第１，２積ストリ−ムを差動結合して第３結合を発
生する第４結合回路と、 前記第４結合回路の結果を第４積分器の初期積分値と共
に積分して第４積分器出力信号を発生させるが、前記第
３，４初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第３，４積分器出力信号中の一
つと同一な第４積分器と、 前記第４積分器出力信号のエネルギ−を計算するが、前
記第４積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路と、 前記第２周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて、極性が前記時分割多重化器から出力された前
記直列ビット偶数チャネルワ−ドのそれぞれのビットに
より決定される各単位量と乗算して第３積ストリ−ムを
発生する回路と、 前記第２周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続なサンプル中から奇数番目のものを発生
させて、極性が前記時分割多重化器から出力された前記
直列ビット奇数チャネルワ−ドのそれぞれのビットによ
り決定される各単位量と乗算して第４積ストリ−ムを発
生する回路と、 前記第３，４積ストリ−ムを付加的に結合して第５結合
結果を発生させる第１結合回路と、 前記第５結合結果を第５積分器の初期積分値と共に積分
して第５積分器出力信号を発生させる第５積分器と、 前記第５積分器出力信号のエネルギ−を計算するが、前
記第５積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第３，４積ストリ−ムを差動結合して第６結合結果
を発生させる第６結合回路と、 前記第６結合回路の結果を第６積分器の初期積分値と共
に積分して第６積分器の出力信号を発生するが、前記第
５，６初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第５，６積分器出力信号中の一
つと同一な第６積分器と、 前記第６積分器出力信号のエネルギ−を計算するが、前
記第６積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路とをさらに備えることを特徴
とする請求項６記載のディジタル信号記録装置。 - 【請求項８】 前記第１セットの各トラックを第１周波
数の両端にスペクトルディップを有するＩ−ＮＲＺＩ変
調で記録するためのディジタル信号記録装置において、
前記制御信号発生器は、 前記第１周波数の矩形波システム関数の連続的なサンプ
ル中から偶数番目のものを発生させて、極性が前記時分
割多重化器から出力された前記直列ビット偶数チャネル
ワ−ドのそれぞれのビットにより決定される各単位量と
乗算して第１被乗数ストリ−ムを発生する回路と、 前記第１周波数の矩形波システム関数の連続的なサンプ
ル中から奇数番目のものを発生させて、極性が時分解多
重化器から出力された前記直列ビット奇数チャネルワ−
ドのそれぞれのビットにより決定される各単位量と乗算
して第２被乗数ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて、前記第１被乗数ストリ−ムの各サンプルと乗
算して第５積ストリ−ムを発生させる回路と、 前記第１周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて前記第１被乗数ストリ−ムの各サンプルと乗算
して第６積ストリ−ムを発生させる回路と、 前記第５，６積ストリ−ムを付加的に結合して第７結合
結果を発生させる第７結合回路と、 前記第７結合結果を第７積分器の初期積分値と共に積分
して第７積分器出力信号を発生させる第７積分器と、 前記第７積分器出力信号のエネルギ−を計算するが、前
記第７積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第５，６積ストリ−ムを差動結合して第８結合結果
を発生させる第８結合回路と、 前記第８結合回路の結果を第８積分器の初期積分値と共
に積分して第８積分器出力信号を発生させるが、前記第
７，８初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第７，８積分器出力信号中の一
つと同一な第８積分器と、 前記第８積分器出力信号のエネルギ−を計算するが、前
記第８積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路と、 前記第１周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて前記第２被乗数ストリ−ムの各サンプルと乗算
して第７積ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて前記第２被乗数ストリ−ムの各サンプルと乗算
して第８積ストリ−ムを発生する回路と、 前記第７，８積ストリ−ムを付加的に結合して第９結合
結果を発生する第９結合回路と、 前記第９結合結果を第９積分器の初期積分値と共に積分
して第９積分器出力信号を発生する第９積分器と、 前記第９積分器出力信号のエネルギ−を計算するが、前
記第９積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第７，８積ストリ−ムを差動結合して第１０結合結
果を発生する第１０結合回路と、 前記第１０結合回路の結果を第１０積分器の初期積分値
と共に積分して第１０積分器出力信号を発生するが、前
記第９，１０初期積分値は記録のために以前に選択され
たチャネルワ−ドに対して前記第９，１０積分器出力信
号中の一つと同一な第１０積分器と、 前記第１０積分器出力信号のエネルギ−を計算するが、
前記第１０積分器出力信号のエネルギ−計算結果は前記
第２エラ−信号に含まれる回路とをさらに備えることを
特徴とする請求項７記載のディジタル信号記録装置。 - 【請求項９】 前記第１セットの各トラックを第１周波
数の両端にスペクトルディップを有するＩ−ＮＲＺＩ変
調で記録するためのディジタル信号記録装置において、
前記制御信号発生器は、 前記第１周波数の矩形波システム関数の連続的なサンプ
ル中から偶数番目のものを発生させて、極性が前記時分
割多重化器から出力された前記直列ビット偶数チャネル
ワ−ドのそれぞれのビットにより決定される各単位量と
乗算して第１被乗数ストリ−ムを発生する回路と、 前記第１周波数の矩形波システム関数の連続的なサンプ
ル中から奇数番目のものを発生させて、極性が前記時分
割多重化器から出力された前記直列ビット奇数チャネル
ワ−ドのそれぞれのビットにより決定される各単位量と
乗算して第２被乗数ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて第１被乗数ストリ−ムの各サンプルと乗算して
第１積ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて第１被乗数ストリ−ムの各サンプルと乗算して
第２積ストリ−ムを発生する回路と、 前記第１，２積ストリ−ムを付加的に結合して第３結合
結果を発生させる第３結合回路と、 前記第３結合結果を第３積分器の初期積分値と共に積分
して第３積分器出力信号を発生させる第３積分器と、 前記第３積分器出力信号のエネルギ−を計算するが、前
記第３積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第１，２積ストリ−ムを差動結合して第４結合結果
を発生させる第４結合回路と、 前記第４結合回路の結果を第４積分器の初期積分値と共
に積分して第４積分器出力信号を発生させるが、前記第
３，４初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して第３，４積分器出力信号の一つと同
一な第４積分器と、 前記第４積分器出力信号のエネルギ−を計算するが、前
記第４積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路と、 前記第１周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて前記第２被乗数ストリ−ムの各サンプルと乗算
して第３積ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて前記第２被乗数ストリ−ムの各サンプルと乗算
して第４積ストリ−ムを発生する回路と、 前記第３，４積ストリ−ムを付加的に結合して第５結合
結果を発生させる第５結合回路と、 前記第５結合結果を第５積分器の初期積分値と共に積分
して第５積分器出力信号を発生する第５積分器と、 前記第５積分器出力信号のエネルギ−を計算するが、前
記第５積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第３，４積ストリ−ムを差動結合して第６結合結果
を発生する第６結合回路と、 前記第６結合回路の結果を第６積分器の初期積分値と共
に積分して第６積分器出力信号を発生させるが、前記第
５，６初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第５，６積分器出力信号中の一
つと同一な第６積分器と、 前記第６積分器出力信号のエネルギ−を計算するが、前
記第６積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路とをさらに備えることを特徴
とする請求項６記載のディジタル信号記録装置。 - 【請求項１０】 前記制御信号発生器は、 第２エラ−信号が第１エラ−信号より大きいか否かに応
答して前記第１，２制御信号を発生する回路と、 ノッチ周波数のサンプリングされたデ−タ正弦波システ
ム関数の連続的なサンプル中から偶数番目のものを発生
させて、極性が前記時分割多重化器から出力された前記
直列ビット偶数チャネルワ−ドのそれぞれのビットによ
り決定される各単位量と乗算して第１積ストリ−ムを発
生する回路と、 前記ノッチ周波数のサンプリングされたデ−タ正弦波シ
ステム関数の連続的なサンプル中から奇数番目のものを
発生させて、極性が前記時分割多重化器から出力された
前記直列ビット奇数チャネルワ−ドのそれぞれのビット
により決定される各単位量と乗算して第２積ストリ−ム
を発生する回路と、 前記第１，２積ストリ−ムを付加的に結合して第３結合
結果を発生させる第３結合回路と、 前記第３結合結果を第３積分器の初期積分値と共に積分
して第３積分器出力信号を発生させる第３積分器と、 前記第３積分器出力信号のエネルギ−を計算するが、前
記第３積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第１，２積ストリ−ムを差動結合して第４結合結果
を発生させる第４結合回路と、 前記第４結合回路の結果を第４積分器の初期積分値と共
に積分して第４積分器出力信号を発生させるが、前記第
３，４初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第３，４積分器出力信号中の一
つと同一な第４積分器と、 前記第４積分器出力信号のエネルギ−を計算するが、前
記第４積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路と、 前記ノッチ周波数のサンプリングされたデ−タ余弦波シ
ステム関数の連続的なサンプル中から偶数番目のものを
発生させて、極性が前記時分割多重化器から出力された
前記直列ビット偶数チャネルワ−ドのそれぞれのビット
により決定される各単位量と乗算して第３積ストリ−ム
を発生する回路と、 前記ノッチ周波数のサンプリングされたデ−タ余弦波シ
ステム関数の連続的なサンプル中から奇数番目のものを
発生させて、極性が前記時分割多重化器から出力された
前記直列ビット奇数チャネルワ−ドのそれぞれのビット
により決定される各単位量と乗算して第４積ストリ−ム
を発生する回路と、 前記第３，４積ストリ−ムを付加的に結合して第５結合
結果を発生する第５結合回路と、 前記第５結合結果を第５積分器の初期積分値と共に積分
して第５積分器出力信号を発生する第５積分器と、 前記第５積分器出力信号のエネルギ−を計算するが、前
記第５積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第３，４積ストリ−ムを差動結合して第６結合結果
を発生する第６結合回路と、 前記第６結合回路の結果を第６積分器の初期積分値と共
に積分して第６積分器出力信号を発生するが、前記第
５，６初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第５，６積分器出力信号中の一
つと同一な第６積分器と、 前記第６積分器出力信号のエネルギ−を計算するが、前
記第６積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路とをさらに備えることを特徴
とする請求項５記載のディジタル信号記録装置。 - 【請求項１１】 Ｉ−ＮＲＺＩ変調を記録媒体の平行な
トラック上に記録し、トラックのそれぞれは最初にプリ
アンブル情報が記録される第２トラック部と、その次に
ビデオ情報が記録される第１トラック部と、次にオ−デ
ィオ情報が記録される第３トラック部と、その次にラン
アップ情報が記録される第４トラック部と、最後にポス
トアンブル情報が記録される第５トラック部とを有し、
同期デ−タはビデオ情報及びオ−ディオ情報が記録され
る第１，３トラック部の各ラインの前半部に記録されて
おり、ランアップデ−タ情報ワ−ドは前記記録媒体から
再生時にビット検索用の位相同期ル−プ回路を制御する
前記第４トラック部に記録されるディジタル信号記録装
置において、 ｎ並列ビット情報ワ−ドを入力する入力端子（ｎは偶数
である正の整数）と、 所定のビット値の制御ビットを前記ｎ並列ビット情報ワ
−ドのそれぞれに流入することにより形成された（ｎ＋
１）並列ビット情報ワ−ドをＩ−ＮＲＺＩ符号化する
が、２ビット初期化信号に応じて初期化される前置符号
器と、 前記前置符号器から出力された前記（ｎ＋１）並列ビッ
トワ−ドのそれぞれを補数化される２ビットが前記所定
のビット値の補数化される前記制御ビットの所定値であ
る第１ビット群及び不変の各ビットが所定のビット値の
補数となる前記制御ビットの所定値である第２ビット群
に分離し、前記第１，２ビット群を同時に出力する時分
割多重化器と、 前記前置符号器から出力された前記第１種の前記（ｎ＋
１）並列ビットチャネルワ−ドのそれぞれを前記第１種
の前記（ｎ＋１）直列ビットチャネルワ−ドに変換させ
て第１直列ビット信号を発生させる第１並直列変換器
と、 前記前置符号器から出力された前記（ｎ＋１）並列ビッ
トチャネルワ−ドにおいて、前記第１ビット群にあるビ
ットのみを補数化して発生される前記第２種の（ｎ＋
１）並列ビットチャネルを前記第２種の（ｎ＋１）直列
ビットチャネルに変換させることにより第２直列ビット
信号を発生させる第２並直列変換器と、 前記第１変換器出力信号と前記第２変換器出力信号中の
一つを第２制御信号に応答して選択することにより発生
されるＩ−ＮＲＺＩコ−ドによる前記Ｉ−ＮＲＺＩ変調
を記録媒体の平行なトラックに記録する記録器と、 前記時分割多重化器により同時に出力される前記第１，
２ビット群に応答して、同時に記録されているトラック
中の一つに対して設定されたスペクトル反応における前
記Ｉ−ＮＲＺＩ変調の偏差を最小化するために前記第
１，２直列ビット信号中のいずれかが選択されて前記Ｉ
−ＮＲＺＩコ−ドに含まれるようにするか否かを示すよ
うに前記第１，２制御信号を発生させる制御信号発生器
とを備えることを特徴とするディジタル信号記録装置。 - 【請求項１２】 前記前置符号器は初期値を“００”と
した後、前記（ｎ＋１）ビット情報ワ−ドのそれぞれに
応答して各（ｎ＋１）ビットチャネルワ−ドを発生させ
ることにより前記（ｎ＋１）ビット情報ワ−ドをＩ−Ｎ
ＲＺＩ符号化するために初期化される２Ｔ前置符号器で
あることを特徴とする請求項１１記載のディジタル信号
記録装置。 - 【請求項１３】 前記時分割多重化器は、 前記前置符号器から出力された前記第１種の選択された
（ｎ＋１）並列ビットチャネルワ−ドである前記第１ビ
ット群を直列ビット奇数チャネルワ−ドに変換させる第
３並直列変換器と、 前記前置符号器から出力された前記第１種の選択された
（ｎ＋１）並列ビットチャネルワ−ドである前記第２ビ
ット群を直列ビット偶数チャネルワ−ドに変換させる第
４並直列変換器とを備えることを特徴とする請求項１２
記載のディジタル信号記録装置。 - 【請求項１４】 前記制御信号発生器は、 同期デ−タまたはランアップデ−タのビットが前記第４
並直列変換器から出力されている時を指示する手段と、 第２エラ−信号が第１エラ−信号よりさらに大きいか否
かに応答して前記制御信号を発生する回路と、 極性が前記時分割多重化器から出力される前記直列ビッ
ト奇数チャネルワ−ドのそれぞれのビットにより決定さ
れる単位量を、極性が前記時分割多重化器から出力され
る前記直列ビット偶数チャネルワ−ドのそれぞれのビッ
トにより決定される追加単位量と付加的に結合する第１
結合回路と、 前記第１結合回路の結果を第１積分器の初期積分値と共
に積分して前記第１種のチャネルワ−ドが次に記録され
るために選択されると得られる第１連続ディジタル合計
値と同一な第１積分器出力信号を発生させる第１積分器
と、 極性が前記時分割多重化器から出力される前記直列ビッ
ト奇数チャネルワ−ドのそれぞれのビットにより決定さ
れる単位量を、極性が前記時分割多重化器から出力され
る前記直列ビット偶数チャネルワ−ドのそれぞれのビッ
トにより決定される追加単位量と差動結合して第２結合
結果を発生するが、その結合が同期デ−タまたはランア
ップデ−タのビットが前記第４並直列変換器から出力さ
れていることを示す表示がある時には付加的な結合であ
り、その結合が同期デ−タまたはランアップデ−タのビ
ットが前記第４並直列変換器から出力されていることを
示す表示がない時には差動的な結合である第２結合回路
と、 前記第２結合回路の結果を第２積分器の初期積分値と共
に積分して前記第２種のチャネルワ−ドが次に記録され
るために選択されると得られる第２連続ディジタル合計
値と同一な第２積分器出力信号を発生させるが、前記第
１，２積分器の初期積分値は、記録のために以前に選択
されたチャネルワ−ドに対する前記第１，２積分器出力
信号中の一つと同一な第２積分器と、 現在記録されている前記トラックの一つに対する所定の
連続ディジタル合計値から前記第１連続ディジタル合計
値の偏差エネルギ−を計算するが、第１連続ディジタル
合計値の偏差エネルギ−計算の結果は前記第１エラ−信
号に含まれる回路と、 現在記録されている前記トラックの一つに対する所定の
連続ディジタル合計値から前記第２連続ディジタル合計
値の偏差エネルギ−を計算するが、第２連続ディジタル
合計値の偏差エネルギ−計算の結果は前記第２エラ−信
号に含まれる回路とを備えることを特徴とする請求項１
３記載のディジタル信号記録装置。 - 【請求項１５】 前記制御信号発生器は、 第１セットの各トラックの記録時、前記所定の連続ディ
ジタル合計値として所定の第１周波数の三角波を発生さ
せる回路をさらに備えることを特徴とする請求項１４記
載のディジタル信号記録装置。 - 【請求項１６】 前記第１セットの各トラックを実際的
及び仮想的な位相を有する第２周波数におけるスペクト
ルノッチを有するＩ−ＮＲＺＩ変調で記録するためのデ
ィジタル信号記録装置において、前記制御信号発生器
は、 前記第２周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて、極性が前記時分割多重化器から出力された前
記直列ビット偶数チャネルワ−ドのそれぞれのビットに
より決定される各単位量と乗算して第１積ストリ−ムを
発生する回路と、 前記第２周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて、極性が前記時分割多重化器から出力された前
記直列ビット奇数チャネルワ−ドのそれぞれのビットに
より決定される各単位量と乗算して第２積ストリ−ムを
発生する回路と、 前記第１，２積ストリ−ムを付加的に結合して第３結合
結果を発生させる第３結合回路と、 前記第３結合結果を第３積分器の初期積分値と共に積分
して第３積分器出力信号を発生する第３積分器と、 前記第３積分器出力信号のエネルギ−を計算するが、前
記第３積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第１，２積ストリ−ムを差動結合して第３結合結果
を発生するが、その結合が同期デ−タまたはランアップ
デ−タのビットが前記第４並直列変換器から出力されて
いることを示す表示がある時には付加的な結合であり、
同期デ−タまたはランアップデ−タのビットが前記第４
並直列変換器から出力されていることを示す表示がない
時には差動的な結合である第４結合回路と、 前記第４結合回路の結果を第４積分器の初期積分値と共
に積分して第４積分器出力信号を発生させるが、前記第
３，４初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第３，４積分器の出力中の一つ
と同一な第４積分器と、 前記第４積分器の出力信号のエネルギ−を計算するが、
前記第４積分器の出力信号のエネルギ−計算の結果は前
記第２エラ−信号に含まれる回路と、 前記第２周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて、極性が前記時分割多重化器から出力された前
記直列ビット偶数チャネルワ−ドのそれぞれのビットに
より決定される各単位量と乗算して第３積ストリ−ムを
発生する回路と、 前記第２周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて、極性が前記時分割多重化器から出力された前
記直列ビット奇数チャネルワ−ドのそれぞれのビットに
より決定される各単位量と乗算して第４積ストリ−ムを
発生する回路と、 前記第３，４積ストリ−ムを付加的に結合して第５結合
結果を発生させる第５結合回路と、 前記第５結合結果を第５積分器の初期積分値と共に積分
して第５積分器出力を発生させる第５積分器と、 前記第５積分器出力信号のエネルギ−を計算するが、前
記第５積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第３，４積ストリ−ムを差動結合して第６結合結果
を発生させるが、その結合が同期デ−タまたはランアッ
プデ−タのビットが前記第４並直列変換器から出力され
ていることを示す表示がある時には付加的な結合であ
り、同期デ−タまたはランアップデ−タのビットが前記
第４並直列変換器から出力されていることを示す表示が
ない時には差動的な結合である第６結合回路と、 前記第６結合回路の結果を第６積分器の初期積分値と共
に積分して第６積分器出力を発生させるが、前記第５，
６初期積分値は記録のために以前に選択されたチャネル
ワ−ドに対して前記第５，６積分器の出力信号中の一つ
と同一な第６積分器と、 前記第６積分器出力信号のエネルギ−を計算するが、前
記第６積分器出力信号のエネルギ−計算の結果は前記第
２エラ−信号に含まれる回路とをさらに備えることを特
徴とする請求項１５記載のディジタル信号記録装置。 - 【請求項１７】 前記第１セットの各トラックを第１周
波数の両端にスペクトルディップを有するＩ−ＮＲＺＩ
変調で記録するためのディジタル信号記録装置におい
て、前記制御信号発生器は、 前記第１周波数の矩形波システム関数の連続的なサンプ
ル中から偶数番目のものを発生させて、極性が前記時分
割多重化器から出力された前記直列ビット偶数チャネル
ワ−ドのそれぞれのビットにより決定される各単位量と
乗算して第１被乗数ストリ−ムを発生する回路と、 前記第１周波数の矩形波システム関数の連続的なサンプ
ル中から奇数番目のものを発生させて、極性が前記時分
割多重化器から出力された前記直列ビット奇数チャネル
ワ−ドのそれぞれのビットにより決定される各単位量と
乗算して第２被乗数ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて前記第１被乗数ストリ−ムの各サンプルと乗算
して第５積ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて第１被乗数ストリ−ムの各サンプルと乗算して
第６積ストリ−ムを発生する回路と、 前記第５，６積ストリ−ムを付加的に結合して第７結合
結果を発生させる第７結合回路と、 前記第７結合結果を第７積分器の初期積分値と共に積分
して第７積分器出力信号を発生させる第７積分器と、 前記第７積分器出力信号のエネルギ−を計算するが、前
記第７積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第５，６積ストリ−ムを差動結合して第８結合結果
を発生させるが、その結合が同期デ−タまたはランアッ
プデ−タのビットが前記第４並直列変換器から出力され
ていることを示す表示がある時には付加的な結合であ
り、同期デ−タまたはランアップデ−タのビットが前記
第４並直列変換器から出力されていることを示す表示が
ない時には差動的な結合である第８結合回路と、 前記第８結合回路の結果を第８積分器の初期積分値と共
に積分して第８積分器出力信号を発生させるが、前記第
７，８初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第７，８積分器出力信号中の一
つと同一な第８積分器と、 前記第８積分器出力信号のエネルギ−を計算するが、前
記第８積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路と、 前記第１周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて前記第２被乗数ストリ−ムの各サンプルと乗算
して第７積ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて前記第２被乗数ストリ−ムの各サンプルと乗算
して第８積ストリ−ムを発生する回路と、 前記第７，８積ストリ−ムを付加的に結合して前記第９
結合結果を発生する第９結合回路と、 前記第９結合結果を前記第９積分器の初期積分値と共に
積分して第９積分器出力信号を発生する第９積分器と、 前記第９積分器出力信号のエネルギ−を計算するが、前
記第９積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第７，８積ストリ−ムを差動結合して第１０結合結
果を発生させるが、その結合が同期デ−タまたはランア
ップデ−タのビットが前記第４並直列変換器から出力さ
れていることを示す表示がある時には付加的な結合であ
り、同期デ−タまたはランアップデ−タのビットが前記
第４並直列変換器から出力されていることを示す表示が
ない時には差動的な結合である第１０結合回路と、 前記第１０結合回路の結果を第１０積分器の初期積分値
と共に積分して第１０積分器の出力信号を発生させる
が、前記第９，１０初期積分値は記録のために以前に選
択されたチャネルワ−ドに対して前記第９，１０積分器
出力信号中の一つと同一な第１０積分器と、 前記第１０積分器出力信号のエネルギ−を計算するが、
前記第１０積分器出力信号のエネルギ−計算の結果は前
記第２エラ−信号に含まれる回路とをさらに備えること
を特徴とする請求項１６記載のディジタル信号記録装
置。 - 【請求項１８】 前記第１セットの各トラックを第１周
波数の両端にスペクトルディップを有するＩ−ＮＲＺＩ
変調で記録するためのディジタル信号記録装置におい
て、前記制御信号発生器は、 前記第１周波数の矩形波システム関数の連続的なサンプ
ル中から偶数番目のものを発生させて、極性が前記時分
割多重化器から出力された前記直列ビット偶数チャネル
ワ−ドのそれぞれのビットにより決定される各単位量と
乗算して第１被乗数ストリ−ムを発生する回路と、 前記第１周波数の矩形波システム関数の連続的なサンプ
ル中から奇数番目のものを発生させて、極性が前記時分
割多重化器から出力された前記直列ビット奇数チャネル
ワ−ドのそれぞれのビットにより決定される各単位量と
乗算して第２被乗数ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて前記第１被乗数ストリ−ムの各サンプルと乗算
して第１積ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて前記第１被乗数ストリ−ムの各サンプルと乗算
して第２積ストリ−ムを発生する回路と、 前記第１，２積ストリ−ムを付加的に結合して第３結合
結果を発生させる第３結合回路と、 前記第３結合結果を第３積分器の初期積分値と共に積分
して第３積分器出力信号を発生させる第３積分器と、 前記第３積分器出力信号のエネルギ−を計算するが、前
記第３積分器出力信号のエネルギ−計算の結果は前記第
１エラ−信号に含まれる回路と、 前記第１，２積ストリ−ムを差動結合して第４結合結果
を発生させるが、その結合が同期デ−タまたはランアッ
プデ−タのビットが前記第４並直列変換器から出力され
ていることを示す表示がある時には付加的な結合であ
り、同期デ−タまたはランアップデ−タのビットが前記
第４並直列変換器から出力されていることを示す表示が
ない時には差動的な結合である第４結合回路と、 前記第４結合回路の結果を第４積分器の初期積分値と共
に積分して第４積分器の出力信号を発生させるが、前記
第３，４初期積分値は記録のために以前に選択されたチ
ャネルワ−ドに対して前記第３，４積分器出力信号中の
一つと同一な第４積分器と、 前記第４積分器出力信号のエネルギ−を計算するが、前
記第４積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路と、 前記第１周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて前記第２被乗数ストリ−ムの各サンプルと乗算
して第３積ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて前記第２被乗数ストリ−ムの各サンプルと乗算
して第４積ストリ−ムを発生する回路と、 前記第３，４積ストリ−ムを付加的に結合して第５結合
結果を発生する第５結合回路と、 前記第５結合結果を第５積分器の初期積分値と共に積分
して第５積分器出力信号を発生する第５積分器と、 前記第５積分器出力信号のエネルギ−を計算するが、前
記第５積分器出力信号のエネルギ−計算の結果は前記第
１エラ−信号に含まれる回路と、 前記第３，４積ストリ−ムを差動結合して第６結合結果
を発生させるが、その結合が同期デ−タまたはランアッ
プデ−タのビットが前記第４並直列変換器から出力され
ていることを示す表示がある時には付加的な結合であ
り、同期デ−タまたはランアップデ−タのビットが前記
第４並直列変換器から出力されていることを示す表示が
ない時には差動的な結合である第６結合回路と、 前記第６結合回路の結果を第６積分器の初期積分値と共
に積分して第６積分器出力信号を発生させるが、前記第
５，６初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第５，６積分器出力信号中の一
つと同一な第６積分器と、 前記第６積分器出力信号のエネルギ−を計算するが、前
記第６積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路とをさらに備えることを特徴
とする請求項１５記載のディジタル信号記録装置。 - 【請求項１９】 前記制御信号発生器は、 第２エラ−信号が第１エラ−信号より大きいか否かに応
答して前記第１，２制御信号を発生する回路と、 ノッチ周波数のサンプリングされたデ−タ正弦波システ
ム関数の連続的なサンプル中から偶数番目のものを発生
させて、極性が前記時分割多重化器から出力された前記
直列ビット偶数チャネルワ−ドのそれぞれのビットによ
り決定される各単位量と乗算して第１積ストリ−ムを発
生する回路と、 前記ノッチ周波数のサンプリングされたデ−タ正弦波シ
ステム関数の連続的なサンプル中から奇数番目のものを
発生させて、極性が前記時分割多重化記から出力された
前記直列ビット奇数チャネルワ−ドのそれぞれのビット
により決定される各単位量と乗算して第２積ストリ−ム
を発生する回路と、 前記第１，２積ストリ−ムを付加的に結合して第３結合
結果を発生させる第３結合回路と、 前記第３結合結果を第３積分器の初期積分値と共に積分
して第３積分器出力信号を発生させる第３積分器と、 前記第３積分器出力信号のエネルギ−を計算するが、前
記第３積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第１，２積ストリ−ムを差動結合して第４結合結果
を発生させるが、その結合が同期デ−タまたはランアッ
プデ−タのビットが前記第４並直列変換器から出力され
ていることを示す表示がある時には付加的な結合であ
り、同期デ−タまたはランアップデ−タのビットが前記
第４並直列変換器から出力されていることを示す表示が
ない時には差動的な結合である第４結合回路と、 前記第４結合回路の結果を前記第４積分器の初期積分値
と共に積分して第４積分器出力信号を発生させるが、前
記第３，４初期積分値は記録のために以前に選択された
チャネルワ−ドに対して前記第３，４積分器出力信号中
の一つと同一な第４積分器と、 前記第４積分器出力信号のエネルギ−を計算するが、前
記第４積分器出力信号のエネルギ−計算の結果は前記第
２エラ−信号に含まれる回路と、 前記ノッチ周波数のサンプリングされたデ−タ余弦波シ
ステム関数の連続的なサンプル中から偶数番目のものを
発生させて、極性が前記偶数チャネルワ−ド並直列変換
器から出力された前記直列ビット偶数チャネルワ−ドの
それぞれのビットにより決定される各単位量と乗算して
第３積ストリ−ムを発生する回路と、 前記ノッチ周波数のサンプリングされたデ−タ余弦波シ
ステム関数の連続的なサンプル中から奇数番目のものを
発生させて、極性が前記偶数チャネルワ−ド並直列変換
器から出力された前記直列ビット奇数チャネルワ−ドの
それぞれのビットにより決定される各単位量と乗算して
第４積ストリ−ムを発生する回路と、 前記第３，４積ストリ−ムを付加的に結合して第５結合
結果を発生する第５結合回路と、 前記第５結合結果を第５積分器の初期積分値と共に積分
して第５積分器出力信号を発生する第５積分器と、 前記第５積分器出力信号のエネルギ−を計算するが、前
記第５積分器出力信号のエネルギ−計算の結果は前記第
１エラ−信号に含まれる回路と、 前記第３，４積ストリ−ムを差動結合して第６結合結果
を発生させるが、その結合が同期デ−タまたはランアッ
プデ−タのビットが前記第４並直列変換器から出力され
ていることを示す表示がある時には付加的な結合であ
り、同期デ−タまたはランアップデ−タのビットが前記
第４並直列変換器から出力されていることを示す表示が
ない時には差動的な結合である第６結合回路と、 前記第６結合回路の結果を第６積分器の初期積分値と共
に積分して第６積分器出力信号を発生するが、前記第
５，６初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第５，６積分器出力信号中の一
つと同一な第６積分器と、 前記第６積分器出力信号のエネルギ−を計算するが、前
記第６積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路とをさらに備えることを特徴
とする請求項１４記載のディジタル信号記録装置。 - 【請求項２０】 Ｉ−ＮＲＺＩ変調を記録するディジタ
ル信号記録装置は、 Ｉ−ＮＲＺＩコ−ドを受信した記録器に応答して前記Ｉ
−ＮＲＺＩ変調を記録媒体上に記録する記録器と、 情報ワ−ドのソ−スと、 単一ビット付加語を各情報ワ−ドに付加するが、前記単
一ビット付加語は各々他のものと同一なビット値を有す
るビット挿入器と、 第１前置符号器の出力信号として第１制御信号により特
定化された初期値から進められる前記単一ビット付加語
を有する前記情報ワ−ドに応答して第１種のＩ−ＮＲＺ
Ｉコ−ドを発生させるが、各チャネルワ−ドは所定の連
続されるチャネルワ−ド間隔の毎周期中に発生され、前
記第１前置符号器出力信号の各チャネルワ−ドの一つの
セットの輪番ビットは各偶数チャネルワ−ドを形成する
前記第１前置符号器出力信号の各チャネルワ−ドの輪番
ビットの各奇数チャネルワ−ドを形成する第２Ｔ前置符
号器と、 前記第１前置符号器出力信号の奇数チャネルワ−ドのそ
れぞれのビットに対するビット補数化回路は、 前記偶数チャネルワ−ドのビットを前記奇数チャネルワ
−ドの補数化されたビットとインタ−リ−ビングして前
記第１前置符号器の出力信号から第２種のＩ−ＮＲＺＩ
コ−ドである前置符号器出力信号を発生させる手段と、 前記第１前置符号器出力信号に応答して前記第１制御信
号と第２制御信号を発生させるが、前記第１，２制御信
号は現在の記録に対するスペクトル周波数から前記Ｉ−
ＮＲＺＩ変調の偏差を最小化するために、前記第１，２
前置符号器出力信号中からいずれか一つが選択されて前
記Ｉ−ＮＲＺＩコ−ドに含まれるかを示し、前記第２制
御信号値の変化は前記チャネルワ−ド区間間隔の倍数に
のみ発生される制御信号発生器と、 前記Ｉ−ＮＲＺＩコ−ドに含まれるために前記第１，２
制御信号中からいずれか一つが選択されるべきかを示す
前記第２制御信号に応答して前記示された前置符号器の
出力信号を選択して前記記録器に直列ビットフォ−マッ
トで印加させる手段とを含むことを特徴とするディジタ
ル信号記録装置。 - 【請求項２１】 前記２Ｔ前置符号器は並列ビット型で
あることを特徴とする請求項２０記載のディジタル信号
記録装置。 - 【請求項２２】 前記２Ｔ前置符号器は並列ビットの第
１前置符号器の出力信号として前記第１前置符号器の出
力信号を発生させるように動作し、前記第２前置符号器
の出力信号発生手段は並列ビットの第２前置符号器の出
力信号として前記第２前置符号器の出力信号を発生させ
るように動作し、前記記録器に直列ビットフォ−マット
で印加されるように前記示された前置符号器の出力信号
を選択する手段は、 前記並列ビットの第１前置符号器の出力信号を直列ビッ
トの第１前置符号器の出力信号に変換させる第１並直列
変換器と、 前記並列ビットの第２前置符号器の出力信号を直列ビッ
トの第２前置符号器の出力信号に変換させる第２並直列
変換器と、 前記第２制御信号に応答して前記直列ビットの第１，２
前置符号器の出力信号中の一つを選択して前記記録器に
印加させる選択器とを備えることを特徴とする請求項２
０記載のディジタル信号記録装置。 - 【請求項２３】 前記並列ビットの第１前置符号器の出
力信号から抽出された前記偶数チャネルワ−ドのそれぞ
れを第１入力信号として前記制御信号発生器に出力され
た直列ビット偶数チャネルワ−ドに変換させる第３並直
列変換器と、 前記並列ビットの第１前置符号器の出力信号から抽出さ
れた前記奇数チャネルワ−ドのそれぞれを第２入力信号
として前記制御信号発生器に出力された直列ビット奇数
チャネルワ−ドに変換させる第４並直列変換器とをさら
に備えることを特徴とする請求項２２記載のディジタル
信号記録装置。 - 【請求項２４】 前記並列ビットの第１前置符号器の出
力信号から抽出された前記偶数チャネルワ−ドのそれぞ
れを第１入力信号として前記制御信号発生器に出力され
た直列ビット偶数チャネルワ−ドに変換させる偶数チャ
ネルワ−ド並直列変換器と、 前記並列ビットの第１前置符号器の出力信号から抽出さ
れた前記奇数チャネルワ−ドのそれぞれを第１入力信号
として前記制御信号発生器に出力された直列ビット奇数
チャネルワ−ドに変換させる奇数チャネルワ−ド並直列
変換器とを更に備えることを特徴とする請求項２１記載
のディジタル信号記録装置。 - 【請求項２５】 前記制御信号発生器は、 第２エラ−信号が第１エラ−信号よりさらに大きい否か
に応答して前記制御信号を発生する回路と、 極性が前記奇数チャネルワ−ド並直列変換器から出力さ
れる前記直列ビット奇数チャネルワ−ドのそれぞれのビ
ットにより決定される単位量を、極性が前記偶数チャネ
ルワ−ド並直列変換器から出力される前記直列ビット偶
数チャネルワ−ドのそれぞれのビットにより決定される
追加単位量と付加的に結合して第１結合結果を発生させ
る第１結合回路と、 前記第１結合回路の結果を第１積分器の初期積分値と共
に積分して前記第１種のチャネルワ−ドが次に記録され
るために選択されると得られる第１連続ディジタル合計
値と同一な第１積分器の出力信号を発生させる第１積分
器と、 極性が前記偶数チャネルワ−ド並直列変換器から出力さ
れる前記直列ビット奇数チャネルワ−ドのそれぞれのビ
ットにより決定される単位量を、極性が前記奇数チャネ
ルワ−ド並直列変換器から出力される前記直列ビット偶
数チャネルワ−ドのそれぞれのビットにより決定される
追加単位量と差動結合して第２結合結果を発生する第２
結合回路と、 前記第２結合回路の結果を第２積分器の初期積分値と共
に積分して前記第２種のチャネルワ−ドが次に記録され
るために選択されると得られる第２連続ディジタル合計
値と同一な第２積分器の出力信号を発生するが、前記第
１，２積分器の初期積分値は記録のために以前に選択さ
れたチャネルワ−ドに対する前記第１，２積分器の出力
信号中の一つと同一な第２積分器と、 現在記録されている前記トラックの一つに対する所定の
連続ディジタル合計値から前記第１連続ディジタル合計
値の偏差エネルギ−を計算するが、第１連続ディジタル
合計値の偏差エネルギ−の計算結果は前記第１エラ−信
号に含まれる回路と、 現在記録されている前記トラックの一つに対する前記所
定の連続ディジタル合計値から前記第２連続ディジタル
合計値の偏差エネルギ−を計算するが、第２連続ディジ
タル合計値の偏差エネルギ−の計算結果は前記第２エラ
−信号に含まれる回路とを備えることを特徴とする請求
項２４記載のディジタル信号記録装置。 - 【請求項２６】 前記制御信号発生器は、 第１セットの各トラックの記録時、前記所定の連続ディ
ジタル合計として所定の第１周波数の三角波を発生させ
る回路をさらに備えることを特徴とする請求項２５記載
のディジタル信号記録装置。 - 【請求項２７】 前記第１セットの各トラックを実際的
及び仮想的な位相を有する第２周波数におけるスペクト
ルノッチを有するＩ−ＮＲＺＩ変調で記録するためのデ
ィジタル信号記録装置において、前記制御信号発生器
は、 前記第２周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプリング中から偶数番目のもの
を発生させて、極性が前記偶数チャネルワ−ド並直列変
換器から出力された前記直列ビット偶数チャネルワ−ド
のそれぞれのビットにより決定される各単位量と乗算し
て第１積ストリ−ムを発生する回路と、 前記第２周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプリング中から奇数番目のもの
を発生させて、極性が前記奇数チャネルワ−ド並直列変
換器から出力された前記直列ビット奇数チャネルワ−ド
のそれぞれのビットにより決定される各単位量と乗算し
て第２積ストリ−ムを発生する回路と、 前記第１，２積ストリ−ムを付加的に結合して第３結合
結果を発生させる第３結合回路と、 前記第３結合結果を第３積分器の初期積分値と共に積分
して第３積分器出力信号を発生する第３積分器と、 前記第３積分器の出力信号のエネルギ−を計算するが、
前記第３積分器出力信号のエネルギ−計算結果は前記第
１エラ−信号に含まれる回路と、 前記第１，２積ストリ−ムを差動結合して第３結合結果
を発生させる第４結合回路と、 前記第４結合回路の結果を第４積分器の初期積分値と共
に積分して第４積分器出力信号を発生するが、第３，４
初期積分値は記録のために以前に選択されたチャネルワ
−ドに対する前記第３，４積分器出力信号の一つと同一
な第４積分器と、 前記第４積分器出力信号のエネルギ−を計算するが、前
記第４積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路と、 前記第２周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプリング中から偶数番目のもの
を発生させて、極性が前記偶数チャネルワ−ド並直列変
換器から出力された前記直列ビット偶数チャネルワ−ド
のそれぞれのビットにより決定される各単位量と乗算し
て第３積ストリ−ムを発生する回路と、 前記第２周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプリング中から奇数番目のもの
を発生させて、極性が前記奇数チャネルワ−ド並直列変
換器から出力された前記直列ビット奇数チャネルワ−ド
のそれぞれのビットにより決定される各単位量と乗算し
て第４積ストリ−ムを発生する回路と、 前記第３，４積ストリ−ムを付加的に結合して第５結合
結果を発生させる第１結合回路と、 前記第５結合結果を第５積分器の初期積分値と共に積分
して第５積分器出力信号を発生させる第５積分器と、 前記第５積分器出力信号のエネルギ−を計算するが、前
記第５積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第３，４積ストリ−ムを差動結合して第６結合結果
を発生させる第６結合回路と、 前記第６結合回路の結果を第６積分器の初期積分値と共
に積分して第６積分器出力信号を発生するが、前記第
５，６初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第５，６積分器出力信号中の一
つと同一な第６積分器と、 前記第６積分器出力信号のエネルギ−を計算するが、前
記第６積分器出力信号のエネルギ−計算の結果は前記第
２エラ−信号に含まれる回路とをさらに備えることを特
徴とする請求項２６記載のディジタル信号記録装置。 - 【請求項２８】 前記第１セットの各トラックを第１周
波数の両端にスペクトルディップを有するＩ−ＮＲＺＩ
変調で記録するためのディジタル信号記録装置におい
て、前記制御信号発生器は、 前記第１周波数の矩形波システム関数の連続的なサンプ
ル中から偶数番目のものを発生させて、極性が前記偶数
チャネルワ−ド並直列変換器から出力された前記直列ビ
ット偶数チャネルワ−ドのそれぞれのビットにより決定
される各単位量と乗算して第１被乗数ストリ−ムを発生
する回路と、 前記第１周波数の矩形波システム関数の連続的なサンプ
ル中から奇数番目のものを発生させて、極性が前記奇数
チャネルワ−ド並直列変換器から出力された前記直列ビ
ット奇数チャネルワ−ドのそれぞれのビットにより決定
される各単位量と乗算して第２被乗数ストリ−ムを発生
する回路と、 前記第１周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて第１被乗数ストリ−ムの各サンプルと乗算して
第５積ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて第１被乗数ストリ−ムの各サンプルと乗算して
第６積ストリ−ムを発生する回路と、 前記第５，６積ストリ−ムを付加的に結合して第７結合
結果を発生させる第７結合回路と、 前記第７結合結果を第７積分器の初期積分値と共に積分
して第７積分器出力信号を発生させる第７積分器と、 前記第７積分器出力信号のエネルギ−を計算するが、前
記第７積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第５，６積ストリ−ムを差動結合して第８結合結果
を発生させる第８結合回路と、 前記第８結合回路の結果を第８積分器の初期積分値と共
に積分して第８積分器出力信号を発生するが、前記第
７，８初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第７，８積分器出力信号中の一
つと同一な第８積分器と、 前記第８積分器出力信号のエネルギ−を計算するが、前
記第８積分器出力信号のエネルギ−計算の結果は前記第
２エラ−信号に含まれる回路と、 前記第１周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて前記第２被乗数ストリ−ムの各サンプルと乗算
して第７積ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて前記第２被乗数ストリ−ムの各サンプルと乗算
して第８積ストリ−ムを発生する回路と、 前記第７，８積ストリ−ムを付加的に結合して第９結合
結果を発生させる第９結合回路と、 前記第９結合結果を第９積分器の初期積分値と共に積分
して第９積分器出力信号を発生する第９積分器と、 前記第９積分器出力信号のエネルギ−を計算するが、前
記第９積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第７，８積ストリ−ムを差動結合して第１０結合結
果を発生させる第１０結合回路と、 前記第１０結合回路の結果を第１０積分器の初期積分値
と共に積分して第１０積分器出力信号を発生するが、前
記第９，１０初期積分値は記録のために以前に選択され
たチャネルワ−ドに対して前記第９，１０積分器出力信
号中の一つと同一な第１０積分器と、 前記第１０積分器出力信号のエネルギ−を計算するが、
前記第１０積分器出力信号のエネルギ−計算の結果は前
記第２エラ−信号に含まれる回路とをさらに備えること
を特徴とする請求項２７記載のディジタル信号記録装
置。 - 【請求項２９】 前記第１セットの各トラックを第１周
波数の両端にスペクトルディップを有するＩ−ＮＲＺＩ
変調で記録するためのディジタル信号記録装置におい
て、前記制御信号発生器は、 前記第１周波数の矩形波システム関数の連続的なサンプ
ル中から偶数番目のものを発生させて、極性が前記偶数
チャネルワ−ド並直列変換器から出力された前記直列ビ
ット偶数チャネルワ−ドのそれぞれのビットにより決定
される各単位量と結合して第１被乗数ストリ−ムを発生
する回路と、 前記第１周波数の矩形波システム関数の連続的なサンプ
ル中から奇数番目のものを発生させて、極性が前記奇数
チャネル並直列変換器から出力された前記直列ビット奇
数チャネルワ−ドのそれぞれのビットにより決定される
各単位量と結合して第２被乗数ストリ−ムを発生する回
路と、 前記第１周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて第１被乗数ストリ−ムの各サンプルと乗算して
第１積ストリ−ムを発生する回路と、 前記第１周波数のサンプリングされたデ−タ正弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて第１被乗数ストリ−ムの各サンプルと乗算して
第２積ストリ−ムを発生する回路と、 前記第１，２積ストリ−ムを付加的に結合して第３結合
結果を発生させる第３結合回路と、 前記第３結合結果を第３積分器の初期積分値と共に積分
して第３積分器出力信号を発生させる第３積分器と、 前記第３積分器出力信号のエネルギ−を計算するが、前
記第３積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第１，２積ストリ−ムを差動結合して第４結合結果
を発生させる第４結合回路と、 前記第４結合回路の結果を第４積分器の初期積分値と共
に積分して第４積分器出力信号を発生させるが、前記第
３，４初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対する前記第３，４積分器出力信号中の一
つと同一な第４積分器と、 前記第４積分器出力信号のエネルギ−を計算するが、前
記第４積分器出力信号のエネルギ−計算の結果は前記第
２エラ−信号に含まれる回路と、 前記第２周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から偶数番目のものを発
生させて、極性が前記偶数チャネルワ−ド並直列変換器
から出力された前記直列ビット偶数チャネルワ−ドのそ
れぞれのビットにより決定される各単位量と乗算して第
３積ストリ−ムを発生する回路と、 前記第２周波数のサンプリングされたデ−タ余弦波シス
テム関数の連続的なサンプル中から奇数番目のものを発
生させて、極性が前記偶数チャネルワ−ド並直列変換器
から出力された前記直列ビット奇数チャネルワ−ドのそ
れぞれのビットにより決定される各単位量と乗算して第
４積ストリ−ムを発生する回路と、 前記第３，４積ストリ−ムを付加的に結合して第５結合
結果を発生させる第１結合回路と、 前記第５結合結果を第５積分器の初期積分値と共に積分
して第５積分器出力信号を発生させる第５積分器と、 前記第５積分器出力信号のエネルギ−を計算するが、前
記第５積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第３，４積ストリ−ムを差動結合して第６結合結果
を発生させる第６結合回路と、 前記第６結合回路の結果を第６積分器の初期積分値と共
に積分して第６積分器出力信号を発生するが、前記第
５，６初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第５，６積分器出力信号中の一
つと同一な第６積分器と、 前記第６積分器出力信号のエネルギ−を計算するが、前
記第６積分器出力信号のエネルギ−計算の結果は前記第
２エラ−信号に含まれる回路とをさらに備えることを特
徴とする請求項２６記載のディジタル信号記録装置。 - 【請求項３０】 前記制御信号発生器は、 第２エラ−信号が第１エラ−信号よりさらに大きいか否
かに応答して前記制御信号を発生する回路と、 ノッチ周波数のサンプリングされたデ−タ正弦波システ
ム関数の連続的なサンプル中から偶数番目のものを発生
させて、極性が前記偶数チャネルワ−ド並直列変換器か
ら出力された前記直列ビット偶数チャネルワ−ドのそれ
ぞれのビットにより決定される各単位量と乗算して第１
積ストリ−ムを発生する回路と、 前記ノッチ周波数のサンプリングされたデ−タ正弦波シ
ステム関数の連続的なサンプル中から奇数番目のものを
発生させて、極性が前記奇数チャネルワ−ド並直列変換
器から出力された前記直列ビット奇数チャネルワ−ドの
それぞれのビットにより決定される各単位量と乗算して
第２積ストリ−ムを発生する回路と、 前記第１，２積ストリ−ムを付加的に結合して第３結合
結果を発生させる第３結合回路と、 前記第３結合結果を第３積分器の初期積分値と共に積分
して第３積分器出力信号を発生させる第３積分器と、 前記第３積分器出力信号のエネルギ−を計算するが、前
記第３積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記第１，２積ストリ−ムを差動結合して前記第４結合
結果を発生させる第４結合回路と、 前記第４結合回路の結果を第４積分器の初期積分値と共
に積分して第４積分器出力信号を発生するが、前記第
３，４初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第３，４積分器出力信号中の一
つと同一な第４積分器と、 前記第４積分器出力信号のエネルギ−を計算するが、前
記第４積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路と、 前記ノッチ周波数のサンプリングされたデ−タ余弦波シ
ステム関数の連続的なサンプル中から偶数番目のものを
発生させて、極性が前記偶数チャネルワ−ド並直列変換
器から出力された前記直列ビット偶数チャネルワ−ドの
それぞれのビットにより決定される各単位量と乗算して
第３積ストリ−ムを発生する回路と、 前記ノッチ周波数のサンプリングされたデ−タ余弦波シ
ステム関数の連続的なサンプル中から奇数番目のものを
発生させて、極性が前記偶数チャネルワ−ド並直列変換
器から出力された前記直列ビット奇数チャネルワ−ドの
それぞれのビットにより決定される各単位量と乗算して
第４積ストリ−ムを発生する回路と、 前記第３，４積ストリ−ムを付加的に結合して前記第５
結合結果を発生させる第５結合回路と、 前記第５結合結果を第５積分器の初期積分値と共に積分
して第５積分器出力信号を発生する第５積分器と、 前記第５積分器出力信号のエネルギ−を計算するが、前
記第５積分器出力信号のエネルギ−計算結果は前記第１
エラ−信号に含まれる回路と、 前記３，４積ストリ−ムを差動結合して第６結合結果を
発生させる第６結合回路と、 前記第６結合回路の結果を第６積分器の初期積分値と共
に積分して第６積分器出力信号を発生させるが、前記
５，６初期積分値は記録のために以前に選択されたチャ
ネルワ−ドに対して前記第５，６積分器出力信号中の一
つと同一な第６積分器と、 前記第６積分器出力信号のエネルギ−を計算するが、前
記第６積分器出力信号のエネルギ−計算結果は前記第２
エラ−信号に含まれる回路とをさらに備えることを特徴
とする請求項２５記載のディジタル信号記録装置。
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