KR0160732B1

KR0160732B1 - 디지탈 신호 기록장치

Info

Publication number: KR0160732B1
Application number: KR1019950039052A
Authority: KR
Inventors: 김순태
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1994-10-31
Filing date: 1995-10-31
Publication date: 1999-01-15
Also published as: KR960015390A

Abstract

I-NRZI 변조를 이용해 기록하는 디지탈 신호 장치에 있어서, 채널워드를 발생하여 그 중 하나를 기록용으로 선택하기 위해 병렬 비트 전치부호화를 이용하게 되면 간헐적인 기입동작과 간헐적인 독출 동작을 수행하는 버퍼 기억 장치는 필요없게 된다. 전치부호기는 각 채널워드를 형성하기 위해 교대로 연속되는 비트를 리플 스루 적분하여 가속적으로 전치부호화한다. 두 개의 전치부호기는 I-NRZI 변조를 위한 시스템 클럭율 보다 인자 (n+1)만큼 더 느린 채널워드율로 (n+1) 병렬 비트 채널워드를 발생한다. 이렇게 되면, 각 채널워드 간격동안에, 두 개의 전치부호기에 발생된 채널워드중 하나를 기록용으로 선택하는 결정과정을 수행하는데 여분의 시간이 생기게 된다. 또한, 채널워드가 선택되지 않은 전치부호기에 저장된 전치부호 정보는 채널워드가 선택된 전치부호기에 저장된 전치부호 정보와 일치되도록 변경되는 후속 갱신과정을 완료하는데도 여분의 시간이 생기게 된다. 전치부호기의 병렬 비트 채널워드는 시스템 클럭과 동일한 비트율로 기록되도록 직렬 형태로 변환된다. 결정, 갱신 과정을 적시에 실행하기 위한 신호를 제공하기 위해, 전치부호기의 병렬 비트 채널워드는 시스템 클럭보다 훨씬 더 높은 효과적인 비트율로 직렬 비트 포맷으로 변환된다.

Description

디지탈 신호 기록 장치

제1도는 자기 기록 매체의 인접한 평행 트랙상에 채널워드의 직렬 데이타 스트림을 기록하는 패턴을 나타낸다.

제2a, 2b, 2c도는 제1도에 도시된 패턴의 주파수 스펙트럼을 나타낸다.

제3도는 미국 특허 제5,142,421호에 개시된 종래의 디지탈 신호 기록 장치의 블럭도이다.

제4도는 제3도에 도시된 디지탈 신호 기록 장치에 사용되는 개선된 제어 신호 발생기 일부의 상세 회로도이다.

제5도는 제4도에 도시된 제어 신호 발생기에서 발생되는 제어 신호에 의해 선택된 채널워드의 직렬 데이타 스트림 패턴의 주파수 스펙트럼 중 하나를 나타낸다.

제6도는 본 발명의 일실시예에 따른 디지탈 신호 기록 장치의 블럭도이다.

제7도는 본 발명의 다른 실시예에 따른 디지탈 신호 기록 장치의 블럭도이다.

제8도는 제6도의 디지탈 신호 기록 장치 일부의 상세 블럭도이다.

제9도는 제8도에 도시된 0 비트 삽입기의 상세 회로도이다.

제10도는 제8도에 도시된 2T 전치부호기의 상세 회로도이다.

제11도는 제8도에 도시된 병직렬 변환기의 상세 회로도이다.

제12도는 제6도의 디지탈 신호 기록장치에 사용되는 제어신호 발생기의 블럭도이다.

제13도는 제12도에 도시된 제어신호 발생기 일부인 경로0의 상세 회로도이다.

제14a도는 제13도에 도시된 삼각파 발생기에서 발생되는 신호의 파형도이다.

제14b도는 상기 삼각파 발생기의 실행을 위해 ROM에 저장된 데이타 테이블을 나타낸다.

제15a, 15b, 15c도는 제13도에서 사용된 정현파 신호와 구형파 신호를 나타낸다.

제16a도 내지 제16g도는 제6도에 도시된 블럭들의 동작 파형도이다.

제17도는 제13도와는 다른 방법으로 구성된, 제6도의 제어 신호 발생기 일부인 경로0의 상세 회로도이다.

제18도는 본 발명의 또 다른 실시예에 따른 디지탈 신호 기록장치를 나타낸다.

제19a도 내지 제19d도는 제18도에 도시된 블럭들의 동작 파형도이다.

본 발명은 재생시 헤드 트래킹을 위해 사용되는 파일럿 신호를 포함하는 I-NRZI 변조 데이타를 기록하는 디지탈 신호 기록 장치에 관한 것이다.

비데오카세트 레코더와 같은 자기 기록/재생 장치에 있어서, 헤드가 재생시에 자기 기록 매체의 트랙에서 이탈하는 경우, 헤드 출력은 감속하고 오류는 증가한다. 이렇게 되면, 정상적인 영상 재생이 블가능해지므로, 헤드가 목표 트랙을 정확하게 추적해야 한다. 즉. 정확한 헤드 트래킹이 이루어져야 한다. 가정용 디지탈 비데오카세트 레코더의 기록 시간을 연장하기 위해서, 트랙의 폭이 특히 좁은데, 이는 만족스러운 영상 재생을 위해 필요한 헤드 트래킹의 정확성을 증가시키기 때문이다. 헤드 트래킹의 오류나 이상적인 트래킹에서의 이탈을 검출하는 방법에는, 연속되는 트랙들에 각각 다른 파일럿 신호를 사용하여 헤드가 가장 가까이 추적하는 트랙의 전후 트랙들의 파일럿 신호의 간섭신호(크로스토크)를 용이하게 비교함으로써, 헤드 트래킹이 전치 트랙 혹은 후치 트랙으로 이탈하고 있는가를 파악하는 방법이 있다. 두 가지 I-NRZI 변조 방식중 하나를 선택해서 트랙상에 기록되어 있는 디지탈 신호의 주파수 스펙트럼에서, 상기 파일럿 신호는 피크와 노치형태를 가진다. 동일 정보가 두 개의 직렬 공급 채널워드 병렬시간군으로 부호화되고, 각 트랙의 기준 파일럿 신호로부터 I-NRZI 변조의 어긋남을 최소화하기 위해서 I-NRZI 변조를 제어하는 상기 두 개의 채널워드군중 어느 하나로부터 채널워드가 선택된다.

채널워드 선택이 완료되면, 채널워드가 선택되지 않은 전치부호기에 저장된 전치부호 정보는 채널워드가 선택된 전치부호기에 저장된 전치부호 정보와 일치되도록 변경된다. 이는 재생시 기록 매체에서 재생되고 복조되는 I-NRZI 변조 이후의 전치부호화 과정과 복호화 과정의 지속성을 확보하기 위해 이루어진다. 채널워드의 선택이 완료되면, 채널워드의 선택을 결정하는 회로의 적분기 내용은 기록용으로 선택된 채널워드를 반영하기 위해 갱신되어야 한다. 그와 같은 방법은 DEVICE FOR RECORDING A DIGITAL INFORMATION SIGNAL ON A RECORD CARRIER라는 제목으로 Kahlman et alii의 1992년 8월 25일자 미국 특허 제 5,142,421호에 개시되어 있으며, 참조를 위해 여기 인용된다.

Kahlman 특허에서는, I-NRZI 변조가 직렬 비트로 이루어진다. 이는 선택 회로를 위한 소정의 고정 시간이 지난 후에 직렬 비트 전치부호기에서 선택된 채널워드가 자기 기록매체에 기록되는 파이프라인 동작에 별 도움이 되지 않는다. 한 쌍의 채널워드가 발생된 후, 기록될 채널워드를 결정하는데 얼마간의 시간이 걸리고, 상기 결정이 이루어진 후, 전치부호기에 저장된 정보를 갱신하는데 약간 더 많은 시간이 소요된다. 이러한 결정, 갱신 과정은 더 이상의 전치부호화가 가능해지기 전에 완료되어야 한다. 그래서 이런 결정, 갱신 과정에 의한 시간 지연으로 인해, 동기 클럭킹 방법에 의해 규칙적으로 클럭 동기되는 비트의 연속 흐름에 갭이 생기게 된다. 결정 과정에서는, 리드-온리-메모리(ROM)에 저장되어 있는 룩업 테이블을 이용하여 제곱계산 시간이 줄어들 수는 있지만, 디지탈 곱셈, 가산, 적분, 제곱계산의 실행을 위해 상당한 시간 지연이 있게 된다. 따라서, 간헐적인 독출 동작을 수행하는 선입선출(FIFO) 버퍼 기억 장지가 직렬 비트 전치부호기 앞에 설치되어야 하고, 직렬 비트 전치부호기에서 발생되는 채널워드의 처리를 위해서는, 선택된 채널워드를 간헐적으로 기입하고 이후 계속적으로 독출 동작을 수행하는 버퍼 기억장치가 있어야 한다.

I-NRZI 변조를 이용하여 기록하는 디지탈 신호 기록장치에서 간헐적인 독출이나 기입 동작을 하는 버퍼 기억장치가 필요하지만, 본 발명에서는 필요없게 된다. I-NRZI 변조를 제어하는 코드를 발생하기 위한 전치부호화는 직렬 워드, 워드당 병렬 비트로 이루어진다. 전치부호기는 각각의 채널워드를 형성하기 위해 사용되는 교대 연속 비트의 리플 스루 적분을 이용하여 가속적인 전치 부호화를 수행하기 위해서 변경된다. 그렇게 되면 두 개의 전치부호기는 시스템 클럭 비율보다 인자 (n+1) 만큼 더 느린 채널워드 비율로 (n+1) 병렬 비트 채널워드를 발생하게 된다. 기록할 채널워드의 결정이 이루어지는 각 채널워드 간격 동안 여분의 시간이 남게 된다. 또한, 채널워드가 선택되지 않은 전치부호기에 저장된 전치부호화 정보가 채널워드가 선택된 전치부호기에 저장된 전치부호화 정보와 일치하도록 변화시키는 후속 갱신 과정이 완료될 수 있는 여분의 시간이 생긴다. 자기 기록 매체에 기록하기 위해 선택된 전치부호기의 직렬, 병렬 비트 채널워드는 기록되고 있는 I-NRZI 변조를 위한 시스템 클럭과 동일한 비율로 직렬 비트 포맷으로 변환된다. 전치부호기의 직렬 워드, 워드당 병렬 비트, 코드 스트림은 시스템 클럭보다 훨씬 더 높은 효과적인 비트율로 직렬 비트 포맷으로 변환되어, 적시에 결정, 갱신 과정을 수행하기 위한 신호를 출력하게 된다.

본 발명의 바람직한 실시예에서, 전치부호기의 채널워드는 직렬 비트 포맷으로 변환되었을 때, 두 개의 성분 서브워드나 분할 채널워드로 각각 분리되어, 기록중인 I-NRZI 변조 제어를 위해 사용되는 클럭 시스템과 동일한 비율을 가지는 두 개의 병렬 비트 스트림을 형성한다. 상기 두개의 병렬 비트 스트림은 기록될 채널워드의 선택과 상기 시스템 클럭의 두배의 비트율을 가진 입력 결정 계산 처리를 위해 입력된다.

본 발명의 다른 실시예에서는, 기록될 채널워드의 결정을 위해 수행되는 계산의 근거가 되는 신호를 발생하기 위해, 전치부호기의 채널워드는 기록중인 I-NRZI 변조 제어를 위해 사용되는 시스템 클럭의 실제 2배인 비트율을 가지는 직렬 비트 포맷으로 변환된다. 시스템 클럭의 2배 비트율을 가지는 직렬 비트 채널워드는 기록될 채널워드를 결정하기 위한 계산과정에 입력된다.

제1도는 용이한 헤드 트래킹을 위해, 자기 기록매체의 연속 평행 트랙상에 채널워드의 직렬 데이타 스트림을 F0, F1, F2 세 개의 스펙트랄 응답 패턴으로 기록하는 헬리컬 주사 디지탈 기록 장치의 기록 방식을 보여준다. 통상, 트랙은 실제 경우보다 더 짧고 또 테이프의 주행 방향으로부터 더 경사진 상태로 도신된다. 파일럿 신호는 자기 기록매체의 각 트랙상에 F0, F1, F0, F2 패턴 순서로 기록되어 있는 디지탈 신호의 스펙트럼에 나타난다. 트랙상에 기록되어 있는 신호를 푸리에 변환하여 주파수 영역 스펙트랄 에너지 응답을 구했을 때, 상기 파일럿 신호는 특정 주파수에서 피크나 노치 형태를 가진다. 이러한 트랙들 중 특정 패턴을 가진 어느 하나를 재생할 때, 주파수 영역 스펙트랄 에너지 응답의 기대치 이탈 여부가 확인된다. 헤드의 트래킹 오류를 결정하기 위한 방법으로서, 전, 후 트랙과 헤드의 상대적 근접성을 측정하려고 전, 후 트랙의 디지탈 신호를 픽업할 때, 이탈이 일어난다. F0, F1, F0, F2의 순서대로 도시된 패턴은 단지 일례에 불과하고, 실제로는 패턴의 수나 기록 순서가 미국 특허 제 5,142,421호에 개시된 것과는 다를 수 있다.

제2a, 2b, 2c도는 제1도에 도시된 패턴 F0, F1, F2를 가지는 채널워드의 직렬 비트 데이타 스트림의 주파수 스펙트럼을 각각 나타낸다. 패턴 F0의 주파수 스펙트럼에서는, 스펙트랄 에너지가 상대적으로 작은 주파수 f1과 f2에 노치가 형성되어 있다. F1 패턴의 주파수 스펙트럼에서는, 스펙트랄 에너지가 상대적으로 큰 주파수 f1=ω₁/2π에 파일럿 신호 (피크)가 있고 스펙트랄 에너지가 상대적으로 작은 f2=ω₁/2π에는 노치가 있다. 패턴 F2의 주파수 스펙트럼에서는, 스펙트랄 에너지가 상대적으로 작은 주파수 f1에는 노치가, 스펙트랄 에너지가 상대적으로 큰 주파수 f2에는 파일럿 신호(피크)가 있다.

패턴 F0의 재생시, 인접 트랙들의 패턴 F1과 F2의 파일럿 신호(피크 f1과 f2)간의 크로스토크 효과는 트래킹 오류를 파악하는데 이용된다. 한편, 헤드가 패턴 F0의 중심에서 벗어나 패턴 F1으로 향할 경우, 패턴 F1의 파일럿 신호 크로스토크는 패턴 F2의 것보다 커진다. 결과적으로, 재생 신호의 주파수 성분 f1은 더 커지는 반면에, 주파수 성분 f2는 더 작아진다. 다른 한편으로, 헤드가 패턴 F0의 중심에서 벗어나 F2로 향하게 되면, 패턴 F2의 파일럿 신호 크로스토크가 패턴 F1의 것보다 더 커진다. 이로 인해, 평균적으로, 재생 신호의 주파수 성분 f2는 더 커지고 주파수 성분 f1은 더 작아진다. 다음, 패턴 F0를 재생할 때, 주파수 f1과 f2에서의 재생 신호들의 평균 스펙트랄 에너지를 비교하면, 헤드 트래킹의 이탈 여부를 파악할 수 있게 된다. 이 결과를 이용하여, 압전소자에 전압을 인가함으로써 압전 소자상에 장착된 헤드의 높이를 조절하거나, 혹은 자기 기록 매체, 즉 테이프의 주행 속도를 조절하면 정확한 트래킹이 실현될 수 있다.

제3도는 Kahlman 특허에 의해 기록 캐리어상에 디지탈 정보 신호를 기록하는 장치라는 제목으로 1992년 8월 25일자 미국 특허 제 5,142,421호에 개시되어 여기에 참조된 디지탈 신호 기록 장치의 블럭도이다.

제3도에서, 8 직렬 비트 디지탈 워드는 입력 단자 1을 통해 병직렬(P/S) 변환기 2에 입력된다. P/S 변환기 2는, 예를 들어, 8 직렬 비트 디지탈 워드로 구성된 세 개의 군 각각을 연속적으로 단일 24 직렬 비트 디지탈 정보 워드로 변환하여 변환기 출력 단자 3을 통해 출력한다. 신호 삽입부 4는 0 비트 삽입기 4.1과 1비트 삽입기 4.2를 포함하며, 각각의 삽입기는 P/S 변환기 2의 출력 단자 3에 입력되는 24 직렬 디지탈 정보 워드 스트림을 입력 신호로서 입력한다. 0비트 삽입기 4.1은 각 24 직렬 비트 정보 워드의 최상위 비트 앞에 0으로 된 1 비트 디지탈 부가 비트를 삽입함으로써 각각의 25 직렬 비트 정 정보 워드를 발생하여 출력 단자 5를 통해 출력한다. 1비트 삽입기 4.2는 각각의 24 직렬 비트 정보 워드의 최상위 비트 앞에 1로 구성된 1 비트 디지탈 부가 비트를 삽입함으로써, 각각의 25 직렬 비트 부 정보 워드를 발생시켜 출력 단자 7을 통해 출력한다.

엔코더 6은 전치부호기 6.1을 포함하며, 전치부호기 6.1은 정 정보 워드를 각각의 25 직렬 비트 채널워드로 변환하여 접속선 9로 출력한다. 엔코더 6은 또한 전치부호기 6.2를 포함하고, 전치부호기 6.2는 부 정보 워드를 각각의 25 직렬 비트 채널워드로 변환하여 연결선 11을 통해 출력한다. 전치부호기 6.1에서 출력되는 채널워드와 전치부호기 6.2에서 출력되는 채널워드를 구분하기 위해서, 전치부호기 6.1의 채널워드는 이하 정 정보 채널워드로, 전치부호기 6.2의 채널워드는 부 정보 채널워드로 명명한다. 전치부호기 6.1과 6.2가 2T 전치부호기일 경우, 1 비트 부가 비트 코드에 의해 해당 우수 비트는 서로 동일하고 해당 기수 비트는 비트 상보적인 두개의 25 직렬 비트 채널워드가 발생된다. 2T 전치부호기는 두개의 입력 배타적 논리합 (XOR) 게이트와, XOR 게이트의 출력 접속선과 제 1입력 접속선을 적분 궤환 접속하는 2단계 시프트 레지스터 하나로 구성되어 있다. 전치부호기 입력 신호는 XOR 게이트의 제 2 입력선에 입력되고, 전치부호기 출력 신호는 XOR 게이트의 출력선으로 출력되며, 상기 2단계 시프트 레지스터를 통해 2T 지연된 전치부호기 출력 신호는 XOR 게이트의 제 1입력선으로 입력된다. 간격 T는 전치부호기 입력 신호의 샘플링 간격과, 2-단계 시프트 레지스터를 통한 비트 클럭에 동기된 시프트간의 간격이다. 2-단계 시프트 레지스터에 의해 이루어지는 XOR 게이트의 궤환 접속은 적분 궤환 접속 혹은 더 간단히 말해서 적분 접속이라고 한다.

전치부호기 6.1은 출력 신호로서 25 직렬 비트 정 정보 채널워드를 접속선 9를 통해 출력하고, 전치부호기 6.2는 출력 신호로서 25 비트 직렬 비트 부 정보 채널워드를 접속선 11을 통해 출력한다. 전치부호기 6.1과 6.2에서 병렬로 제공된 이들 25 직렬 비트 채널워드에 근거하여, 제어 신호 발생기 10에서는 각 워드의 주파수 영역 스펙트랄 에너지 특성과 디지탈 레코더 14에 의해 기록될 트랙에 대한 소정의 스펙트랄 에너지 특성이 비교되어 어느 채널워드가 상기 소정의 스펙트랄 응답에서 가장 적게 이탈하는지 결정된다. 제어 신호 발생기 10은 제어 신호 CS를 발생하는데, 이 제어 신호 CS는 전치부호기 6.1과 6.2에서 출력된 채널워드중 상기 소정의 스펙트랄 응답에서의 이탈이 가장 적어 기록 목적으로 선택되어야 할 채널워드를 나타낸다. 제어 신호 CS는 접속선 17을 통해 선택기 12의 선택 제어 단자에 입력된다. 선택기 12는 (시간 보상기 8에 의해 지연된) 전치부호기 6.1과 6.2의 출력 신호중 상기 소정의 스펙트랄 응답과의 이탈이 가장 적은 출력 신호를 선택하여 디지탈 레코더 14에 출력한다. 시간 보상부 8의 지연기 8.1과 8.2는 제어 신호 발생기 10에서 제어 신호 CS가 발생되는 선택기 12로 출력되는데 필요한 시간을 보상하기 위해 필요하다. 제어 신호 CS는 접속선 17을 통해 전치부호기 6.1과 6.2 각각의 제어 단자에 출력되어, 부호화의 연속성을 확보하기 위해서, 전치부호기 6.1과 6.2중 기록 목적으로 출력이 선택된 전치부호기의 시프트 레지스터 내용이 나머지 전치부호기의 레지스터로 이송되도록 제어한다.

지연기 8.1에 의해 지연되 전치부호기 6.1의 정 정보 출력은 접속선 13을 통해 선택기 12로 출력되고, 자연기 8.2에 의해 지연된 전치부호기 6.2의 부 정보 출력은 접속선 15를 통해 선택기 12로 출력된다. 제어 신호 CS에 반응하여, 선택기 12는 전치부호기 6.1과 6.2의 지연된 출력 신호들 중에서 선택된 신호를 접속선 19를 통해 디지탈 레코더 1에 출력한다. 디지탈 레코더 14에서 비트 변조가 일정한 비트율로 기록되기 위해서는 일정 레이트 버퍼링이 요구된다. 지연기 8.1과 8.2는 선택기 12의 동작 이후 상기 레이트 버퍼링이 되는 고정 지연기이거나, 전치부호기 6.1과 6.2의 출력 신호들중 어느 신호를 기록할 지를 결정하기 위한 계산을 완료하기 위해 항상 충분한 지연 시간을 제공하는 것외에 필요한 레이트 버퍼링을 수행하는 선입선출(FIFO) 레이트 버퍼 기억장치가 될 수도 있다.

제4도는 제3도의 디지탈 신호 기록 장치에 사용되는 개선된 제어 신호 발생기의 상세 회로도로서, 상기 개선된 제어 신호 발생기는 제5도에 도시된 주파수 응답 스펙트럼을 가진 채널워드의 직렬 데이타 스트림을 발생시킨다. 제2b도에 도시된 패턴 F1의 스펙트럼과 비교해볼 때, 제5도에 도시된 스펙트럼에서는 f1의 양측에 딥(dip)이 생긴다. 이들 딥은 상기 스펙트럼의 잡음 전력이 거의 파일럿 신호 주파수 f1에까지 감소됨으로써 주파수 f1에서 파일럿 신호의 검출을 위한 신호대 잡음비가 증가한다는 것을 의미한다.

제4도의 개선된 제어 신호 발생기는 부호-산술 맵퍼 10.1과 10.2를 포함하고 있다는 점에서 Kahlman 특허의 제어 신호 발생기와는 다르다. 부호-산술 맵퍼 10.1은 전치부호기 6.1의 정 정보 출력 0과 1을 유사한 진폭을 가진 양수값과 음수값 사이에서 스위치되고 직류값이 수반되지 않는 I-NRZI 변조 산술치로 변환한다. 부호-산술 맵퍼 10.2는 부호-산술 맵퍼 10.1과 구조가 유사하다. 부호-산술 맵퍼 10.2는 전치부호기 6.2의 부 정보 출력 0과 1을 유사한 진폭을 가진 양수값과 음수값 사이에서 스위치되고 직류값이 수반되지 않는 I-NRZI 변조 산술치로 변환한다. 예들 들어, 변환기 10.1과 10.2 각각은 입력되는 1과 0을 불변하는 1앞에 가변 표시 비트로 사용하여, 변조가 2의 보수 수치로 표현될 수 있다.

도시되어 있지 않지만, ROM에 저장되어 있는 정현/여현 룩업 테이블은, 각주파수 ω₁을 가지며 정현 신호(sinω₁t)와 여현 신호(cosω₁t) 성분으로 구성된, 주파수 f1의 복합 캐리어를 발생시킨다. 역시 도시되어 있지 않지만, ROM에 저장된 정현/여현 룩업 테이블은 각주파수 ω₂를 가지며 정현 신호(sinω₂t)와 여현 신호(cosω₂t) 성분으로 구성된, 주파수 f2의 복합 캐리어를 발생시킨다. 삼각파 발생기 18에서는, 채널워드의 직렬 데이타 스트림의 소정 주파수 f1의 디지탈 합산치에 해당하는 삼각신호가 발생되고, 구형파 발생기 38에서는, 주파수 f1의 구형파가 발생된다. 삼각파 발생기 18과 구형파 발생기 38에도 ROM에 저장된 룩업 테이블이 제공된다. ROM의 모든 시스템 기능이 발휘됨으로써 노말 비트외의 순서로 채널워드를 처리하는 과정이 단순화된다.

전치부호기 6.1의 정 정보 채널워드에 근거해서 지속적으로 I-NRZI 변조할 때, 필터 회로 경로0은 주파수 f1에서 피크를 가지고 주파수 f1의 양측에 딥이 형성되며 주파수 f2에서 노치가 있는 패턴 F1으로 기록된 트랙에 대하여 원하는 스펙트랄 에너지 분포로부터 상기 I-NRZI 변조 스펙트랄 에너지 분포의 이탈 정도를 결정한다. 가중합계회로 52.1은 제곱회로 22.1에서 출력된 주파수 0에서 원하는 노치와 주파수 f1에서 원하는 피크와의 이탈치와 그외의 다른 특성들과의 이탈치를 적절하게 가중 합계한다. 제곱회로 28.1과 34.1에 의해서, 주파수 f2의 직교 위상을 위해 제공된 주파수 f2의 원하는 노치로부터의 이탈치도 마찬가지로 가중 합계 회로 52.1에서 서로 가중된다. 제곱회로 44.1과 50.1에 의해서 주파수 f1의 직교 위상을 위해 재공된 주파수 f1 양측의 원하는 딥과의 이탈치도 마찬가지로 가중 합계 회로 52.1에서 서로 가중된다. 제곱 회로 28.1과 34.1에서 가중 합계 회로 52.1로의 입력을 가중하는 것이 제곱회로 22.1에서 가중합계회로 52.1로의 입력을 가중 처리하는 것에 비해 상대적으로 효과적이다. 이는 재생시 사용되는 트래킹 보정 회로에 의해 부정확한 파일럿 주파수 f2를 이용하는 것보다 차라리 정확한 파일럿 신호 f1이 없는 편이 낫기 때문이다. 제곱회로 44.1과 50.1에서 가중합계회로 52.1로의 입력을 가중하는 것이 제곱회로 22.1에서 가중합계회로 52.1로의 입력을 가중 처리하는 것에 비해 상대적으로 효과가 떨어진다. 필터 회로 경로0는 제 1오류 신호 e1을 가중합계회로 52.1의 가중 합계 출력 신호로서 제공한다.

전치부호기 6.1의 정 정보 채널워드에 근거하여 지속적으로 I-NRZI 변조할 때, 주파수 0에서의 원하는 노치와 주파수 f1에서의 피크으로부터 상기 I-NRZI 변조 스펙트랄 에너지 분포의 이탈 정도는 경로0 시스템에서 다음과 같은 방식으로 산출된다. 적분회로 16.1은 부호-산술 맵퍼 10.1에서 수치화된 전치부호기 6.1의 정 정보 채널워드를 입력하여 미리 저장된 값과 적분한다. 감산기 20.1은 적분회로 16.1의 출력으로 부터 삼각파 발생기 18의 출력 신호를 감산한다. 제곱 회로 22.1은 감산치를 제곱한다. 그리고 산출된 제곱값은 가중 합계 회로 52.1로 출력되어 제 1 오류 신호 e1 성분을 제공한다. 삼각파 발생기 18.1과 감산기 20.1은 원하는 파일럿 신호를 유지하기 위해 필요한 소정의 디지탈 합계로부터 적분 회로 16.1에서 출력되는 디지탈 합계치의 이탈을 검출하는 검출 회로를 제공한다. 제곱회로 22.1에서는 그러한 이탈 에너지가 계산된다.

전치부호기 6.1의 정 정보 채널워드에 근거하여 지속적으로 I-NRZI 변조할 때, 주파수 f2에서의 노치로부터 상기 I-NRZI 변조 스펙트랄 에너지 분포의 이탈 정도는 경로0 시스템에서 다음과 같은 방식으로 산출된다. 곱셈기 24.1은 전치부호기 6.1의 출력과 주파수 f2의 정현파 시스템 함수 sinω₂t를 곱한다. 적분 회로 26.1은 곱셈기 24.1의 출력을 적분한다. 제곱 회로 28.1은 가중 합계 회로 52.1로 출력시키기 위해 적분 회로 26.1의 적분 결과를 제곱한다. 곱셈기 30.1은 전치부호기 6.1의 출력을 주파수 f2의 여현파 시스템 함수 cosω₂t와 곱하고, 적분회로 32.1은 곱셈기 30.1의 값을 적분하며, 제곱 회로 34.1은 가중 합계 회로 52.1에 적용하기 위해 적분 회로 34.1의 적분 결과를 재곱한다. (시스템 함수라는 말은 디지탈 전자공학에서 디지탈 샘플에 의해 샘플링된 데이타를 바탕으로 기술되는 아날로그 방식의 함수를 이른다).

전치부호기 6.1의 정 정보 채널워드에 근거하여 I-NRZI 변조할 때, 주파수 f1의 피크 양측의 원하는 딥으로부터 상기 I-NRZI 변조 스펙트랄 에너지 분포의 이탈 정도는 경로0 시스템에서 다음과 같은 방식으로 산출된다. 감산기 36.1은 구형파 발생기 38에서 출력된 주파수 f1의 구형파를 전치부호기 6.1의 출력 신호에서 감산한다. 구형파 발생기 38과 감산기 36.1은 부호-산술 맵퍼 10.1에서 수치화된 전치부호기 6.1의 정 정보 직렬 비트 채널워드로부터의 어긋남을 검출하기 위한 검출회로를 제공한다. 곱셈기 40.1은 감산기 36.1의 차값인 출력 신호를 주파수 f1의 정현파 시스템 함수 sinω₁t와 곱한다. 적분 회로 42.1은 곱셈기 40.1의 값을 적분한다. 제곱 회로 44.1은 가중 합계 회로 52.1로 출력하기 위해 적분 회로 42.1의 적분 결과를 제곱한다. 곱셈기 46.1은 감산기 36.1의 차값인 출력 신호를 주파수 f1의 여현파 시스템 함수 cosω₁t와 곱하고, 적분 회로 48.1은 곱셈기 46.1의 값을 적분하며, 제곱 회로 50.1은 가중 합계 회로 52.1로 출력하기 위해 적분 회로 48.1의 적분 결과를 제곱한다.

전치부호기 6.2의 부 정보 채널워드에 근거해서 지속적으로 I-NRZI 변조할 때, 필터 회로 경로1은 주파수 f1에서 피크를 가지고 주파수 f1의 양측에 딥이 형성되며 주파수 f2에서 노치가 있는 패턴 F1으로 기록된 트랙에 대하여 원하는 스펙트랄 에너지 분포로부터 상기 I-NRZI 변조 스펙트랄 에너지 분포의 이탈 정도를 결정한다. 필터 회로 경로1의 가중합계 회로 52.2에서는, 제곱회로 22.2에서 출력된, 주파수 0에서 원하는 노치와 주파수 f1에서 원하는 피크와의 이탈치와 제곱 회로 28.2, 34.2, 44.2, 50.2 에서 출력된 그외의 다른 특성들과의 이탈치를 적절하게 가중 합계한다. 가중합계회로 52.2는 합계 출력 신호로서 제 2 오류 신호 e2를 제공한다. 비교기 54는 오류 신호 e1과 e2를 비교하여 제어 신호 CS를 발생시켜 선택기 12의 선택 제어 단자로 출력한다. 그리고 선택기 12는 더 작은 값의 오류 신호를 가지는 채널워드를 선택한다.

전치부호기 6.2의 부 정보 채널워드에 근거하여 지속적으로 I-NRZI 변조할 때, 주파수 0에서의 원하는 노치와 주파수 f1에서의 피크으로부터 상기 I-NRZI 변조 스펙트랄 에너지 분포의 이탈의 정도는 경로1 시스템에서 다음과 같은 방식으로 산출된다. 적분회로 16.2은 부호-산술 맵퍼 10.2에서 수치화된 전치부호기 6.2의 부 정보 채널워드를 입력하여 미리 저장된 값으로 적분한다. 감산기 20.2는 적분회로 16.2의 출력으로 부터 삼각파 발생기 18의 출력 신호를 감산한다. 제곱 회로 22.2는 차값을 제곱한다. 그리고 제 2 오류 신호 e2 성분을 제공하기 위해, 산출된 제곱값은 가중 합계 회로 52.2로 출력된다. 삼각파 발생기 18과 감산기 20.2는 원하는 파일럿 신호를 유지하기 위해 필요한 소정의 디지탈 합계로부터 적분 회로 16.2에서 출력되는 디지탈 합계치 의 어긋남을 검출하는 검출 회로를 제공한다. 제곱회로 22.2에서는 그러한 이탈 에너지가 계산된다.

전치부호기 6.2의 부 정보 채널워드에 근거하여 지속적으로 I-NRZI 변조할 때, 주파수 f2에서의 노치로부터 상기 I-NRZI 변조 스펙트랄 에너지의 이탈 정도는 경로0 시스템에서 다음과 같은 방식으로 산출된다. 곱셈기 24.2는 전치부호기 6.2의 출력과 주파수 f2의 정현파 시스템 함수 sinω₂t를 곱한다. 적분 회로 26.2는 곱셈기 24.2의 출력을 적분한다. 제곱 회로 28.2는 적분 회로 26.2의 적분 결과를 제곱하여 가중 합계 회로 52.2에 출력한다. 곱셈기 30.2는 전치부호기 6.2의 출력을 주파수 f2의 여현파 시스템 함수 cosω₂t와 곱하고, 적분 회로 32.2는 곱셈기 30.2의 값을 적분하며, 제곱 회로 34.2는 적분 회로 34.2의 적분 결과를 재곱하여 가중 합계 회로 52.2에 출력한다.

전치부호기 6.2의 부 정보 채널워드에 근거하여 지속적으로 I-NRZI 변조할 때, 주파수 f1의 피크 양측의 원하는 딥으로부터 상기 I-NRZI 변조 스펙트랄 에너지의 분포 이탈 정도는 경로1 시스템에서 다음과 같은 방식으로 산출된다. 감산기 36.2는 구형파 발생기 38에서 출력된 주파수 f1의 구형파를 전치부호기 6.2의 출력 신호에서 감산한다. 구형파 발생기 38과 감산기 36.2은 부호-산술 맵퍼 10.2에서 수치화된 전치부호기 6.2의 부 정보 직렬 비트 채널워드로부터의 어긋남을 검출하기 위한 검출 회로를 제공한다. 곱셈기 40.2는 감산기 36.2의 차값인 출력 신호를 주파수 f1의 정현파 시스템 함수 sinω₁t와 곱한다. 적분 화로 42.2는 곱셈기 40.2의 값을 적분한다. 제곱 회로 44.2는 적분 회로 42.2의 적분 결과를 제곱하여 가중 합계 회로 52.2에 출력한다. 곱셈기 46.2는 감산기 36.2의 차값인 출력 신호를 주파수 f1의 여현파 시스템 함수 cosω₁t와 곱하고, 적분 회로 48.1은 곱셈기 46.2의 값을 적분하며, 제곱 회로 50.2는 적분 회로 48.2의 적분 결과를 제곱하여 가중 합계 회로 52.2에 출력한다.

F1 패턴을 발생할 때, 제어 신호 발생기 10의 동작은 상기와 같았다. F2 패턴을 발생할 때, 제어 신호 발생기 10의 동작은 f1과 f2의 치환을 통해 변경되며, 이에 따라, ω₁과 ω₂도 치환된다. F0 패턴을 발생할 때, 제어 신호 발생기 10의 동작은 변경되어 삼각파 발생기 18과 구형파 발생기 38이 작동하지 않게 된다. F0, F1, F2 패턴중 어느 것이 발생되든지 상관없이, 기록할 I-NRZI 변조 결정을 위하여, 전치부호기의 정 정보 채널워드와 전치부호기 6.2의 부 정보 채널워드중 하나를 선택하는 결정을 내린 후에 소정의 재초기화 과정이 수반되어야 한다. 이러한 재초기화는 부호화의 연속성을 확보하고, 제어 신호 발생기에서 다음에 입력되는 한 쌍의 채널워드중 기록될 채널워드가 선택되는 근거를 제공하기 위해 이루어진다.

후자의 경우, 다음에 기록될 채널워드가 결정되었을 때, 적분 회로 16.1, 26.1, 32.1, 42.1, 48.1의 내용이나 적분 회로 16.2, 26.2, 32.2, 42.2, 48.2의 내용이 변경되어야 한다. 새로이 선택된 워드가 부 정보 형태라면, 적분 회로 16.1, 26.1, 32.1, 42.1, 48.1의 내용은 적분 회로 16.2, 26.2, 32.2, 42.2, 48.2 각각의 내용과 일치하도록 변경되어야 한다. 새로이 선택된 워드가 정 정보 형태라면, 적분 회로 16.2, 26.2, 32.2, 42.2, 48.2의 내용이 적분 회로 16.1, 26.1, 32.1, 42.1, 48.1 각각의 내용과 일치하도록 변경되어야 한다. 주지하는 바와 같이, 다음에 기록될 채널워드가 결정되었을 때, 전치부호기 6.1과 6.2중 기록용으로 선택된 채널워드를 출력하는 전치부호기에 있는 적분 궤환 접속선의 전치부호 정보는 나머지 전치부호기의 적분 궤환 접속선으로 전송되어야 한다. 다음에 기록용으로 선택된 채널워드가 전치부호기 6.1에서 출력되었다면, 전치부호기 6.1에 있는 XOR 게이트와 적분 궤환 접속되어 있는 시프트 레지스터의 내용은 전치부호기 6.2에 있는 XOR 게이트와 적분 접속되어 있는 시프트 레지스터의 해당 위치로 이송된다. 한편, 다음 기록용으로 선택된 채널워드가 전치부호기 6.2에서 출력되었다면, 전치부호기 6.2에 있는 XOR 게이트와 적분 궤환 접속되어 있는 시프트 레지스터의 내용은 전치부호기 6.1에 있는 XOR 게이트와 적분 접속되어 있는 시프트 레지스터의 해당 위치로 이송된다.

그러나, 실제적으로는, 미국 특허 제 5,142,421호에 개시된 종래의 디지탈 신호 기록 장치에서 이러한 이송이 완전히 끝나는데는 상당한 지연 시간이 소요된다. 상기 디지탈 신호 기록 장치에서는, 제어 신호 발생기 10의 디지탈 곱셈기, 적분 회로, 제곱 회로에서 시간 지연이 일어난다. 이런 지연으로 인해, 부호기 6 다음에 간헐적인 기록을 수행하는 버퍼 기옥 장치가 필요하며, 이는 시간 보상기 8에 의해 제공될 수 있다. 또 부호기 6 앞에서 간헐적인 독출을 수행하는 버퍼 기록장치 역시 필요하며, 이는 병직렬 변환기 2에 의해 제공될 수 있다. 실제적으로는, 버퍼 기억 장치의 이러한 간헐적인 기입과 독출 동작의 배열에 따라 클럭 동기를 배열한다는 것은 어려우므로, 본 발명에서는 병직렬 워드를 근거로 전치부호화를 실행함으로써 이러한 번거로움을 피하고 있다.

제6도를 참조하면, 8 병렬 비트 워드를 입력하는 입력 단자 101은 병병렬 (P/P) 변환기 102의 입력 단자와 연결되어 있다. P/P 변환기 102는 입력 단자에 입력되는 세개의 직렬 8 병렬 비트 워드로 구성되어 연속하는 각각의 군을 세개의 병렬 8병렬 비트 디지탈 워드, 즉 24 비트 정보 워드로 변환하여, 상기 변환된 워드를 병렬 비트 형태로 출력 단자 103을 통해 출력한다.

신호 삽입부 104는 P/P변환기 102의 출력 단자 103에서 병렬 비트 형태로 입력되는 각각의 24 비트 정보 워드에 1 비트 디지탈 워드 부가 비트를 삽입한다. 상기 신호 삽입부는 24 비트 정보 워드에 부가 비트로서 0 비트를 삽입하는 0 비트 삽입기 104.1과 24 비트 정보 워드에 부가 비트로서 1 비트를 삽입하는 1 비트 삽입기 104.2로 구성된다.

이렇게 얻어진 25 비트 정보 워드는 출력 단자 105와 107을 통해 엔코더 106의 전치부호기 106.1과 106.2에 각각 입력된다. 25 비트 정보 워드를 25 비트 채널워드로 변환시키기 위한 전치부호기 106.1과 106.2로서 2T 전치부호기를 사용하는 것이 바람직하다. 이들 2T 전치부호기는 병렬 비트 워드 처리에 적합하며, 구성은 미국 특허 제 5,142,421호에 개시된 것과는 다른다. 각각 25개의 XOR 게이트를 가지고 있는 이들 전치부호기가 106.1과 106.2의 구성은 신호 삽입부 104가 엔코더 106에 포함되어 있는 제8도와 제10도를 참조하여 상세하게 설명될 것이다. 전치부호화를 위해서는 이전에 기록된 비트를 근거해서 이후에 기록될 비트가 결정되어야 한다. 따라서, 전치부호화시에는 초기화 비트와, 각 채널워드를 형성하기 위해 사용되는 연속되는 비트의 리플스루 적분 시간이 요구된다. 그러나 이들 비트의 리플 스루 적분을 위해 전치부호화시에 필요한 시간은 단지 채널워드 간격의 일부에 불과하다.

제 1 신호 변환부 108의 병직렬(P/S) 변환기 108.1과 108.2는 전치부호기 106.1과 106.2의 출력 단자 109와 111에 각각 연결되어 있다. 변환기 108.1과 108.2의 출력 단자 각각은 시간 보상기 114의 지연기 114.1과 114.2의 입력 단자와 연결되어 있다. 변환기 108.1과 108.2 각각은 입력되는 각 25 병렬 비트 채널워드를 자기 기록 매체상에 기록되는 I-NRZI 변조 비트율로 출력되는 25 직렬 비트 채널워드로 변환한다.

제 2 신호 변환부 110의 P/S 변환기 110.1과 110.2는 전치부호기 106.1가 106.2에서 병렬로 입력되는 25 비트 채널워드 각각의 기수번째 비트 자리들(이하 기수 채널 워드라고 함)을 직렬 비트 형태로 변환한다. 제 3 신호 변환부 112의 P/S 변환기 112.1과 112.2는 전치부호기 106.1과 106.2에서 병렬로 입력되는 25 비트 채널워드 각각의 우수번째 비트 자리들(이하 우수 채널 워드로 함)을 직렬 비트 형태로 변환한다.

시간 보상부 114의 지연기 114.1가 114.2에 의한 고정 지연은, 제어 신호 발생기 116가 전치부호기 106.1과 106.2에 의해 각각 발생되고 지연기 114.1과 114.2에 의해 지연된 채널워드중 기록부 120에 선택될 채널워드를 선택기 118에 알려주는 제어 신호를 발생하는데 걸린 시간을 보상한다.

제어 신호 발생기 116에서는, P/S 변환기 110.1, 110.2, 112.1, 112.2 각각의 출력 단자 117, 119, 121에서 출력되는 채널워드 신호를 근거로 하여 제 1, 2, 3 제어 신호 CS1, CS2, CS3가 발생된다. 제어 신호 발생기 116에서 전치부호기 106.1과 106.2에 의해 발생된 채널워드중 기록될 채널워드를 결정하는 회로는 P/S 변환기 110.1에서 제공된 기수 채널워드와 P/S 변환기 112.1에서 제공된 우수 채널워드를 병렬로 처리하며, 또한 P/S 변환기 110.2에서 제공된 기수 채널워드와 P/S 변환기 112.2에서 제공된 우수 채널워드를 병렬로 처리한다. 이러한 병렬 처리 과정은 결정 과정을 완료하기 위해 요구되는 시간과 기록될 I-NRZI 신호와 동일한 비트율로 클럭 동기를 통해 수행되는 계산의 수를 반으로 줄인다. 따라서, 계산 과정은 기록될 I-NRZI 신호의 25/1 비트율 마다 일어나는 직렬 워드 채널워드 클럭들간 시간 간격의 절반 남짓한 시간만에 완료될 수 있다. 이러한 계산 과정에 소요되는 시간과 엔코더 106의 전치부호기 106.1과 106.2의 리플 스루 적분에 소요되는 시간을 합한다해도 채널워드 클럭간의 시간 간격에 훨씬 못 미치며, 이는 제어 신호 발생기 116내의 적분기의 재초기화와, 후속 직렬 워드가 전치부호기 106.1과 106.2에 클럭 동기될 때 실행되는 리플 스루 적분의 초기화를 할 수 있는 충분한 시간이 된다. 제어 신호 발생기 116에서 출력 단자 125와 127을 통해 출력되는 제 1, 2 제어 신호 CS1와 CS2는 각각 전치부호기 106.1과 106.2의 제어 단자에 입력된다. 제어 신호 발생기 116에서 출력 단자 127을 통해 출력되는 제 3 제어 신호인 CS3는 선택기 118의 선택 제어 단자에 입력된다.

제 3 제어 신호 CS3에 따라, 선택기 118은 P/S 변환기 108.1에 의해 제공된 25 직렬 비트 정 정보 채널워드와 P/S 변환기 108.2에 의해 제공되는 25 직렬 비트 기수 정보 채널워드중에서 의도한 주파수 특성에 보다 가까운 값을 가진 채널워드를 선택하여, 선택된 워드를 기록부 120으로 이송한다.

제6도의 디지탈 신호 기록 장치에서 리덕션이 일어날 수 있다. 전치부호기 106.1과 106.2가 2T 전치부호기이고, 1 비트 부가 비트가 사용되면, 이들 전치부호기로부터 병렬로 출력되는 우수 채널워드의 해당 비트 자리는 동일하다. 따라서, P/S 변환기 112.1과 112.2 중 어는 하나가 없어도 되며, 출력 단자로부터 제어 신호 발생기 116으로 제공되는 신호는 변환기 112.1과 112.2 중 남아있는 어느 하나의 출력 단자로부터 제공될 수 있다. 전치부호기 106.1과 106.2가 2T 전치부호기이고, 1 비트 부가 비트가 사용되면, 이들 전치부호기로부터 병렬로 출력되는 기수 채널워드의 해당 비트 자리는 비트 상보적이다. 따라서, P/S 변환기 110.1과 110.2중 어느 하나가 없어도 되며, 출력 단자로부터 제어 신호 발생기 116으로 제공되는 신호는 그 대신에 변환기 110.1과 110.2중 남아 있는 변환기의 출력 단자로부터 출력되는 신호를 비트 상보하여 제공될 수 있다.

제7도는 본 발명의 디지탈 신호 기록 장치의 다른 실시예의 블럭도이다. 도면에서, 동일 참조 번호는 제6도의 장치와 동일한 구성요소를 나타낸다. 따라서 동일한 구성과 동작은 설명을 생략한다. 제7도에 따르면, 제 1신호 변환부 108의 출력 단자 117', 119', 121', 123'은 변경된 제어 신호 발생기 116'의 입력 단자들과 연결되어 있어, 제6도의 제 2, 3 신호 변환부 110과 112는 상기 회로에서 제외된다.

제7도의 동작에서. 전치부호기 106.1에서 출력되는 25 병렬 비트 정 정보 채널워드에 반응하여, 제 1신호 변환부 108의 P/S 변환기 108.3은 출력 단자 117'을 통해 제어 신호 발생기 116'으로 채널워드의 첫번째 비트에서 13번째 비트(이하, 리딩 비트군(leading bit group)이라 함)를 출력한다. 동시에, P/S 변환기 108.3은 이들 비트중 14번째 비트에서 20번째 비트(이하, 트레일링 비트군(trailing bit group)이라 함)를 출력 단자 121'을 통해 제어 신호 발생기 116'으로 출력한다.

전치부호기 106.2에서 출력되는 25 병렬 비트 부 정보 채널워드에 반응하여, 제 1 신호 변환부 108의 P/S 변환기 108.4는 출력 단자 119'을 통해 제어 신호 발생기 116'으로 채널워드의 첫번째 비트에서 13번째 비트(이하, 리딩 비트군이라 함)를 출력한다. 동시에, P/S 변환기 108.4는 이들 비트중 14번째 비트에서 20번째 비트(이하, 트레일링 비트군이라 함)를 출력 단자 123'을 통해 제어 신호 발생기 116'으로 출력한다.

변경된 제어 신호 발생기 116'은 제어 신호 발생기 116과 동일한 일반적인 계산을 약간 다른 순서로 수행하며, 변경된 제어 신호 발생기 116'에 따라 삼각파 발생기 18, 구형파 발생기 38, 그리고 정현, 여현파 발생기 역시 제4도의 필터 회로에서 변경되어야 한다. 디지탈 시스템 디자인 분야의 통상적인 기술로 이러한 변경은 이루어질 수 있다. 다양한 시스템 기능중 각 샘플의 순차적인 읽기 순서는 쉽게 바뀌는데, 이러한 발생기들이 ROM을 이용하여 실행될 때는 더욱 그러하다.

제8도는 제6도에 도시된 0 비트 삽입기 104.1, 전치부호기 106.1, 그리고 P/S 변환기 108.1, 110.1, 112.1의 블럭도이다. 제8도를 참조하면, 0 비트 삽입기 104.1은 25개의 래취 104.a-104.y로 구성되어 있다. 0 비트는 시스템 클럭 CLOCK1과 로드 명령 신호 LOAD에 따라 최상위 비트를 저장하는 래취 104.a에 인가된다. 나머지 래취 104.b 내지 104.y는 P/P 변환부 102의 출력 단자 103으로부터 병렬로 출력되는 24비트 정보 워드를 입력한다.

0 비트 삽입기 104.1의 상세 회로도인 제9도에 도시되어 있듯이, 상기 25개의 래취 각각은 한 개의 D 플립플롭, 두 개의 AND 게이트와 한 개의 OR 게이트로 구성되어 있다. 삽입기 104.1의 동작에서, LOAD 명령신호가 로직 하이이면, 래취 104a의 데이타 단자에 인가된 0 비트와 P/P변환부 102에서 출력된 24 비트 정보 워드가 래취되어 각각의 D 플립플롭의 Q출력에서 출력된다. LOAD 명령 신호가 로직 로우이면, 상기 래취들은 각 D 플립플롭의 출력을 유지한다.

제6도에 도시된 전치부호기 106.1에 있는 XOR 게이트 106.a내지 106.y의 제 1 입력 단자 각각은 0 비트 삽입기 104.1의 래취 104.a내지 104.y의 각 출력 단자와 연결되어 있다. XOR 게이트 106.a와 106.b의 제 2 입력은 래취 106.3과 106.4 104.y의 각 출력과 연결되어 있다. XOR 게이트 106.a 내지 106.w의 각 출력은 XOR 게이트 106.c 내지 106.y의 제 2 입력과 연결되어 있다. XOR 게이트 106.x와 106.y의 출력은 래취 106.3과 106.4의 각 입력과 연결되어 있다.

전치부호기 106의 동작을 설명하기로 한다.

선행 채널워드의 두번째 최하위 비트와 현재의 25 비트 채널워드의 최상위 비트 (여기서는, 삽입된 0 비트)는 XOR 게이트 106.a에 입력된다. 선행 채널워드의 최하위 비트와 현재의 25 비트 채널워드의 두번째 최상위 비트 (여기서는, 입력 데이타의 첫째 비트)는 XOR 게이트 106.b에 입력된다. XOR 게이트 106.a의 출력과 입력 데이타의 두번째 비트는 XOR 게이트 106.c에 입력된다. XOR 게이트 106.b의 출력과 입력 데이타의 세째 비트는 XOR 게이트 106.d에 입력된다.

XOR 게이트 106.e 내지 106.y는 25 비트 채널워드의 나머지 데이타를 동일한 방법으로 전치부호화한다. XOR 게이트 106.a 내지 106.y의 출력은 전치부호기 106.1에서 병렬로 출력되는 25 비트 채널워드 (전치부호화된 데이타)이다.

제10도는 전치부호기 106.1의 래취 106.3과 106.4의 상세회로도이다. 제10도를 참조하여, LOAD신호가 로직 하이이면, 게이트 G8과 G9을 통해 D 플립플롭의 데이타 단자에 입력된 XOR 게이트 106.x의 출력 신호 24는 선행 채널워드의 둘째 LSB 24'로서 시스템 클럭 CLOCK1에 따라 제8도의 XOR 게이트 106a의 제 2입력에 인가된다. 동시에 게이트 G2, G3, G5, G6를 통해 D 플립플롭 D1의 데이타 단자에 인가된 XOR게이트 106.y의 출력 신호 25는 선행 채널워드의 LSB 25'로서 시스템 클럭 신호 CLOCK1에 따라, 제8도의 XOR 게이트 106.b의 둘째 입력 단자에 입력된다. LOAD 명령 신호가 로우(이고 그 신호가 하이가 될 때까지)이면, D 플립플롭 D1과 D2의 Q출력이 유지된다.

D플립플롭 D1의 출력은 제6도에 도시된 제어 신호 발생기 116의 제 1 제어 신호 출력 단자 125로부터 제공되는 제 1 제어 신호 CS1의 영향을 받게 되므로, 제 1 제어 신호 CS1이 하이이면, XOR게이트 106.y의 출력 25는 아무런 변화없이 게이트 G2로 출력된다. 제 1 제어 신호 CS1이 로우이면 XOR 게이트 106.y의 출력은 반전된다.

예를 들어, XOR 게이트 106.y의 출력 25가 로직 하이이고, 제 1 제어 신호 CS1이 로직 로우이면, D 플립플롭 D1의 출력은 로우가 된다. 제 1 제어 신호 CS1과 출력 25 둘다 하이이면, D 플립플롭 D1의 출력은 하이가 된다.

제 1제어 신호 CS1이 로직 로우이면, 정 정보 채널워드가 선택됨을 뜻하며, 전치부호기 106.1의 래치 106.3의 초기치는 불변한다. 상기 제어 신호 CS1이 로직 로우이면, 부 정보 채널워드가 선택됨을 뜻하며, 전치부호기 106.1의 래취 106.3의 초기치는 반전된다.

제8도의 P/S 변환기 108.1은 시스템 클럭과 직렬 25 비트 채널워드에 따라, XOR 게이트 106.a 내지 106.y의 각 출력을 병렬로 입력하여 직렬 25 비트 채널워드로 출력한다. 제8도는 25개의 래취 108.a 내지 108.y로 구성된 P/S 변환기 108.1을 나타내며, 상기 변환기는 제11도에 상세하게 도시되어 있다. 제11도는 두 개의 AND게이트, 한 개의 OR 게이트, 그리고 한 개의 D 플립플롭으로 구성된 각 래취를 보여준다.

LOAD 명령 신호가 로직 하이이면, D 플립플롭 각각은 전치부호기 106.1의 해당 XOR 게이트의 출력을 입력하여 다음에 오는 상기 비트의 래취에 있는 첫째 AND 게이트의 입력으로 출력한다. LOAD명령 신호가 로직 로우이면, 각 D 플립플롭은 LOAD명령 신호가 하이가 될 때 까지 Q 출력을 유지한다. 마지막 출력으로서, 직렬 25 비트 채널워드가 출력 단자 113으로부터 제공된다.

제7도의 P/S 변환기 108.3은 래취 108.a의 출력 단자 117'과 래취 108.n의 출력 단자 121'이 제어 신호 발생기 116에 연결되어 있는 점을 제외하고는 제11도의 P/S 변환기 108.1과 동일한 구성을 가지고 있다.

제8도의 P/S 변환기 110.1은 13개의 래취 110.a, 110.c,....,110.y로 구성되어 있다. 이들의 구성은 제11도에 도시된 P/S 변환기 108.1의 각 래취와 동일하다. 동시에 발생하는 LOAD 명령 신호와 클럭 신호에 응답하여, 기수 채널워드는 (전치부호기 106.1에서 병렬로 입력된) 25 비트 채널워드에서 선택되어 이들 13개의 110.a, 110.c,....,110.y에 병렬로 실림으로써, 13 비트 기수 채널워드는 래취 110.a의 출력 단자 117에서 직렬로 출력된다.

제8도의 P/S 변환기 112.1은 래취 112.b, 112.d,..., 112.x를 가진다. 이들의 구성은 제11도에 도시된 P/S 변환기 108.1의 래취와 동일하다. 동시에 발생하는 LOAD 명령 신호와 클럭 신호에 응답하여, 우수 채널비트가 (전치부호기 106.1에서 병렬로 출력된) 25 비트 채널워드에서 선택되어 이들 12개의 래취 112.b, 112.d,...112.x에 병렬로 실림으로써, 12 비트 우수 채널워드는 래취 112.a의 출력 단자 121로부터 직렬로 출력된다.

제12도는 제6도에 도시된 제어 신호 발생기 116의 블럭도로서, 상기 제어 신호 발생기에는 경로0의 유니트 116.1, 경로1의 유니트 116.2, 검출기 116.3, 그리고 부호-산술 맵퍼 116.4-116.7이 포함되어 있다. 상기 부호-산술 맵퍼 116.4는 제6도의 P/S 변환기 110.1의 출력 단자 117에서 출력되는 1과 0을 유사한 진폭을 가진 양수값과 음수값사이에서 스위치되고 직류값이 수반되지 않는 NRZI 변조 산술치로 변환하여 부호-산술 맵퍼 116.5의 출력 단자 121'에서 출력한다. 부호-산술 맵퍼 116.6은 제6도의 P/S 변환기 110.2의 출력 단자 119'에서 출력되는 1과 0을 유사한 진폭을 가진 양수값과 음수값사이에서 스위치되고 직류값이 수반되지 않는 NRZI 변조 산술치로 변환하여 부호-산술 맵퍼 116.6의 출력 단자 119'에서 출력한다. 부호-산술 맵퍼 116.7은 제6도의 P/S 변환기 110.2의 출력 단자 123'에서 출력되는 1과 0을 유사한 진폭을 가진 양수값과 음수값 사이에서 스위치되고 직류값이 수반되지 않는 NRZI 변조 산술치로 변환하여 부호-산술 맵퍼 116.6의 출력 단자 123'에서 출력한다.

경로0의 유니트 116.1의 제 1, 2 입력 단자는 부호-산술 맵퍼 116.4와 116.5의 출력 단자 117'과 121'에 연결되어 있다. 경로1의 유니트 116.2의 프리셋 신호 출력 단자 137은 경로0의 유니트 116.1의 프리셋 입력 단자에 연결되어 있다. 오류 신호 e1을 출력하는 경로0의 유니트 116.1의 출력 단자는 검출기 116.3의 제 1입력단자와 연결되어 있다. 경로1의 유니트 116.2의 제 1, 2 입력단자는 부호-산술 맵퍼 116.6과 116.7의 각 출력단자 119'와 123'에 연결되어 있다. 경로0의 유니트 116.1의 프리셋 신호 출력단자 135는 경로1의 유니트 116.2의 프리셋 입력과 연결되어 있다. 오류 신호 e2를 출력하는 경로1의 유니트 116.2의 출력단자는 검출기 116.3의 제 2입력단자에 연결되어 있다. 검출기 116.3의 제 1, 2 신호 출력 단자 125와 127은 제6도의 전치부호기 106.1과 106.2의 각 제어 단자와 유니트 116.1과 116.2의 각 제어 단자에 연결되어 있다. 제 3제어 신호 출력 단자 129는 선택기 118의 선택 제어 단자에 연결되어 있다.

제13도는 제12도에 도시된 제어 신호 발생기에 있는 경로0의 유니트 116.1의 상세 회로도이다. 경로0의 유니트 116.1의 제 1, 2 입력 단자는 제12도의 부호-산술 맵퍼 116.4와 116.5의 각 출력 단자 117'과 121'에 연결되어 산술기 122, 124, 134, 138, 146, 150, 158, 174의 입력 신호로 사용되는 I-NRZI 변조를 나타내는 2의 보수를 입력한다. 유니트 116.1은, 주파수 0에서 노치를 형성하는 동시에 제곱 회로 156을 통해 25 비트 직렬 데이타 스트림의 주파수 스펙트럼상에 의도한 주파수(여기서는 f1)에 노치를 형성하기 위한 적분 회로 122와 124, 제곱 회로 156을 통해 의도한 주파수(여기서는, f2)에서 노치를 형성하기 위한 곱셈기 134과 138, 제곱 회로 188을 통해 파일럿 신호(f1) 주변에 딥을 형성하기 위한 감산기 158과 174, 제곱 회로 132, 144, 156, 172, 188의 출력을 합산하여 오류 신호 e1을 발생하기 위한 가중합계 회로 190으로 구성되어 있다.

출력 단자 117'으로 부터 입력된 기수 채널워드와 출력 단자 121'으로부터 입력된 우수 채널워드는 각각의 적분 회로 122와 124에 미리 저장되어 있는 값(선행 25 비트 채널워드의 디지탈 합계치)에 가산된다. 적분 회로 122와 124의 각 출력은 가산기 126에서 합산되어 감산기 130의 제 1입력 단자로 출력된다.

삼각파 발생기 128은 ROM으로 구성되어 있고, 소정의 주파수(여기서는, f1)를 나타내고 삼각파 신호의 기본 주파수 성분에 해당하는 채널워드의 직렬 데이타 스트림의 디지탈 합산치(DSV)에 해당하는 삼각파 신호를 발생한다. 상기 ROM에서 발생된 신호가 제14a도에 도시된 주파수 f1 (예를 들면, 1/90T)의 삼각파라면, 8 비트 데이타(예를 들면, 90A 내지 90L)가 제14b도에 도시된 ROM 테이블에서 값 0에서 16을 나타내는 5 비트 어드레스를 이용하여 저장된다. 감산기 130은 가산기 126의 출력으로 삼각파 발생기 128의 출력을 감산한다. 차값은 제곱 회로 132에서 제곱 계산되어, 가중합계 회로 190에 인가된다. 삼각파 발생기 128과 감산기 130은 원하는 파일럿 신호를 유지하기 위해 필요한 소정의 디지탈 합계로부터 가산기 126에서 출력되는 디지탈 합계의 어긋남을 검출하기 위한 검출 회로를 제공한다. 그리고 제곱 회로 132는 그러한 이탈 에너지를 계산한다. 이들 계산은 f=OHz(즉, DC 성분)에서 형성되는 노치와 주파수 f1에서 형성되는 파일럿 신호를 실행하기 위함이다.

전치부호기 106.1에 의해 제공되는 정 정보 채널워드의 스펙트럼의 있는 주파수 f2(ω₂/2π)에서 에너지가 있을 때마다, 가중 합계 회로 190에 적용하기 위해 가수입력 신호를 발생함으로써 상기 주파수에서 노치를 형성시키기 위해 계산 처리를 수행한다. 이는 다음과 같이 수행된다.

곱셈기 134는 기수 정현 신호 O_sinω₂t와 기수 채널워드를 곱하고 값은 적분 회로 136에서 적분된다. 곱셈기 138은 우수 정현 신호 e_sinω₂t와 우수 채널워드를 곱하고 그 값은 적분 회로 140에서 적분된다. 적분 회로 136과 140의 적분 결과는 가산기 142에서 합산된다. 합계는 제곱회로 144에서 제곱 계산되고 그 값은 가중 합계 회로 190에 인가된다.

곱셈기 146은 기수 여현 신호 O_cosinω₂t와 기수 여현 채널워드를 곱하고 그 값은 적분 회로 148에서 적분된다. 우수 채널워드와 우수 여현 신호 e_cosinω₂t는 곱셈기 150에서 곱해지고 그 값은 적분 회로 152에서 적분된다. 가산기 152는 적분 회로 148과 152의 적분 결과를 합산하고 그 합계는 제곱 회로 156에서 제곱계산되며, 그 값은 가중 합계 회로 190에 가수로서 출력된다.

ROM(도시되지 않음)은 곱셈기 134과 138에 적용하기 위하여 정현 신호 입력을 발생한다. ROM에 저장된 정현 테이블은 기수 샘플 정현 테이블과 우수 샘플 정현 테이블로 나누어져 있다. 정현 신호의 파형이, 예를 들어, 제15a도에 도시된 것처럼, 주파수 f2에 1/60T라면, 정현 신호의 한 주기는 60개의 어드레스로 나누어지며, 샘플링된 정현 신호의 진폭에 해당하는 데이타는 정현 테이블의 각 어드레스에 저장된다. 상기 샘플링된 정현 신호의 기수 어드레스에 해당하는 데이타는 기수 샘플 정현 테이블에 저장된다. 우수 샘플 정현 테이블은 상기 샘플링된 정현 신호의 우수 어드레스에 해당하는 데이타를 저장한다. 제15도에 도시된 바와 같이, (점으로 표현된) 비트에 해당하는 포인트들은 25비트 채널워드 주기로 샘플링된 정현 신호의 기수 어드레스나 우수 어드레스가 된다. 도면에서, 문자 EB (여분의 비트)는 0 비트가 삽입된 곳, 즉 최상위 비트를 나타낸다. 마찬가지로, 곱셈기 146과 150에 입력된 여현 신호는 기수 샘플 여현 테이블과 우수 샘플 여현 테이블을 가지고 있는 ROM에 의해 발생될 수 있다. 정현 신호와 여현 신호가 단일 ROM에 의해 발생되도록 설계된다면, 정현 신호에 대해 45°시프트되고 해당 값(여현)이 독출된다.

전치부호기 106.1에 의해 제공되는 정 정보 채널워드의 주파수 스펙트럼에서 주파수 f1=(ω1/2π) 옆에 있는 부분들에 에너지가 있을 때마다, 가중 합계 회로 190에 적용하기 위해 가수 입력 신호를 발생함으로써 상기 부분들에 딥이 도입된다. 이는 다음과 같이 수행된다.

감산기 158은 구형파 발생기 160에 의해 발생된, 샘플링된 구형파 신호(제15c도)의 기수 샘플을 기수 채널워드에서 감산한다. 구형파 발생기 160과 감산기 158에는 부호-산술 맵퍼 116.4에서 수치화되어 P/S 변환기 110.1에서 출력된 정 정보 직렬 비트기수 채널워드의 상기 소정의 구형파로부터의 이탈을 검출하기 위한 검출 회로가 제공되어 있다. 곱셈기 162는 감산기 158의 출력과 기수 정현 신호 O_sinω₁t와 곱하고 그 값은 적분 회로 164에서 적분된다. 곱셈기 166은 감산기 158의 출력과 기수 여현 신호 O_cosinω₁t와 곱하고 그 값은 적분회로 168에서 적분된다.

감산기 174는 구형파 발생기 176에 의해 발생된 샘플링된 구형파 신호의 우수 샘플에서 우수 채널워드를 감산한다. 구형파 발생기 176과 감산기 174는 부호-산술 맵퍼 116.5에 의해 수치화되고 P/S 변환기 112.1에서 출력되는 정 정보 직렬 비트 기수 채널워드의 상기 소정의 구형파에서의 이탈을 검출하는 검출 회로를 제공한다. 곱셈기 178은 감산기 174의 출력과 우수 샘플 정현 신호 O_sinω₁t와 곱하고 그 값은 적분 회로 180에서 적분된다. 곱셈기 182는 감산기 174의 출력과 우수 샘플 여현 신호 O_cosinω₁t와 곱하고 그 값은 적분 회로 184에서 적분된다.

가산기 170은 적분 회로 164와 180 각각의 출력을 합산하고 그 값은 제곱 회로 172에 의해 제곱 계산된다. 그리고 그 제곱 값은 가중 합계 회로 190에 인가된다. 가산기 186은 적분 회로 168과 184의 각 출력을 합산하고 그 값은 제곱 회로 188에 의해 제곱 계산된다. 그리고 그 제곱값은 가중합계 회로 190에 인가된다. 다음으로, 가중합계 회로 190은 제곱 회로 132, 144, 156, 172, 188의 출력을 합산하여 오류 신호 e1을 발생한다.

제13도에 도시된 동작은 유니트 116.2의 각 적분 회로(도시되어 있지 않음)로 입력되는 제어 신호는 제 2제어 신호 CS2이고 오류 신호 e2는 유니트 116.2의 가중합계 회로(미도시)에서 발생한다는 점을 제외하고는 제12도의 경로1의 유니트 116.2의 동작과 유사하다. 전치부호기 106.1과 106.2가 2T형태일 경우, 적분 과정 이전에 경로0과 경로1에서 처리되는 게산은, 원한다면, 하드웨어를 어느 정도 동일하게 갖출 경우, 그 성질은 동일하게 된. 오류 신호 e1은 이후 정 정보 워드를 선택함으로써 형성되는 직렬 데이타 스트림에서 DSV가 소정의 DSV에서 얼마나 어긋나는가를 나타낸다. 오류 신호 e2은 이후 부 정보 워드를 선택함으로써 형성되는 직렬 데이타 스트림에서 DSV가 소정의 DSV에서 얼마나 어긋나는가를 나타낸다. 오류 신호 e1이 오류 신호 e2보다 작다면, 전치부호기 106.1의 정 정보 워드가 기록용으로 선택될 것이다. 오류 신호 e2가 오류 신호 e1보다 작다면, 전치부호기 106.2의 부 정보 워드가 기록용으로 선택될 것이다. 오류 신호 e1과 e2가 동일하다면, 전치부호기 106.1의 정 정보 워드를 기록하는 것이 바람직하다.

제12도의 검출기 116.3에는 오류 신호 e1과 e2중 보다 작은 값을 선택하고 제3제어 신호 CS3을 출력하는 비교기가 포함되어 있다. 상기 비교기는 통상 피감수(被減數)와 감수(減數)로서 0 비트 부호를 가지고 오류 신호 e1과 e2를 입력하는 2의 보수 감산기로 형성되며, 차값의 부호 비트는 제 3 제어 신호 CS3로 사용된다. 제 3제어 신호 CS3는 제 1, 2 제어 신호 CS1과 CS2중 어느 것이 채널워드 간격 말미와 가까운 시간에 발생하는가를 결정한다.

제12도의 검출기 116.3에서 발생되는 제 1, 2 제어 신호 CS1과 CS2에 따라, 즉, 제 1 제어 신호 CS1이 하이이고 제2 제어 신호 CS2가 로우이면, 경로0의 각 적분 회로값이 프리세트 출력 단자 131을 통해 제13도에 도시되어 있는 경로1의 각 해당 적분회로 122, 124, 136, 140, 148, 152, 164, 168, 182, 184에 저장되어 있는 값으로 대체되도록 오류 신호 e1을 가지고 있는 경로0이 선택된다.

제16a도 내지 16g도는 제6도 블럭의 동작 파형도이다.

제16a도는 제16d도에 도시된 시스템 클럭(CLOCK1)에 따라 엔코더 106에서 출력된 정 정보 25 직렬 비트 채널워드를 25 직렬 비트 채널워드로 변환하기 위한 제 1 변환부 108의 P/S 변환기 108.1의 출력 파형을 보여준다. 제16b도는 시스템 클럭(제16d)에 따라 동기된, 엔코더 106에서 출력된 정 정보 25 직렬 비트 채널워드를 입력하여 선택된 기수 채널워드만 직렬로 출력하는 제 2 변환부 110의 P/S 변환기 110.1의 출력 파형을 보여준다. 제16c도는 시스템 클럭에 따라 동기된, 엔코더 106에서 출력된 정 정보 25 직렬 비트 채널워드를 입력하여 선택된 우수 채널워드를 직렬로 출력하는 제 3변환부 112의 P/S 변환기 12.1의 파형을 보여준다.

제16e, 16f, 16g도는 제어 신호 발생기 116에서 발생된 제 1, 2, 3 제어 신호 CS1, CS2, CS3를 보여준다.

제 1, 2제어 신호 CS1과 CS2는 25 비트 길이의 주기 말미에 하이가 된다. 제 1, 2제어 신호 CS1과 CS2는 각각 제 1전치부호기 106.1과 제 2전치부호기 106.2로 출력된다. 제 3제어 신호 CS3은 선택기 118로 출력된다. 제 3제어 신호 CS3이 하이이면, 선택기 118은 후속 25비트 길이 주기에 걸쳐 지연기 114.1에 의해 지연된, P/S 변환기 108.1의 출력을 선택한다. 제 3제어 신호 CS3가 로우이면, 선택기 118은 후속 25비트 길이 주기에 걸쳐 지연기 114.2에 의해 지연된, P/S 변환기 108.2의 출력을 선택한다.

따라서, 데이타가 시분할 다중화되어 제16b도와 제16c도에 도시된 기수 채널워드와 우수 채널워드가 되면, 비록 제13도에 도시된 제어 신호 발생기의 적분 회로, 곱셈기, 제곱 회로 에 의해 지연된다 해도, 채널워드당 25 시스템 클럭의 기간에 비교해서 적어도 12개의 시스템 클럭이 제어 신호를 계산하는데 소요되는 시간에서 감소된다. 데이타가 시분할 다중화되어 리딩, 트레일링군이 되면, 제어 신호를 계산하는데 요구되는 시간에서 상기와 유사한 시간 절감이 일어난다. 이렇게 되면, 하나의 출력, 즉, P/S 변환기 108.1과 108.2의 출력에서 의도한 스펙트럴 에너지를 가지는 출력을 선택하기 위해 실시간으로 제어 신호가 발생할수 있게 된다.

제17도는 제12도에 도시된 경로0의 다른 상세 회로도로서, 제13도의 경로 회로에서 이루어질 수 있는 리덕션을 보여준다. 제13도에서 점선으로 표시된 두개의 적분 회로 122와 124, 한 개의 가산기 126은 제17도에서는 한 개의 가산기 192와 한 개의 적분 회로 194로 이루어진 보다 간단한 등가 회로로 대체된다. 제13도에서 점선으로 표시된 두 개의 적분 회로 136과 140, 그리고 한 개의 가산기 142는 제17도에서는 한 개의 가산기 206과 한 개의 적분 회로 208로 이루어진 보다 간단한 등가 회로로 대체된다. 제13도에서 점선으로 표시된 두 개의 적분 회로 148과 152, 그리고 한 개의 가산기 154는 제17도에서 한 개의 가산기 216과 한 개의 적분 회로 218로 이루어진 보다 간단한 등가 회로로 대체된다. 제13도에서 점선으로 표시된 두 개의 적분 회로 164과 180, 그리고 한 개의 가산기 154는 제17도에서 한 개의 가산기 230과 한 개의 적분 회로 232로 이루어진 보다 간단한 등가 회로로 대체된다. 제13도에서 점선으로 표시된 두 개의 적분 회로 168과 184, 그리고 한 개의 가산기 186는 제17도에서 한 개의 가산기 244과 한 개의 적분 회로 246로 이루어진 보다 간단한 등가 회로로 대체된다. 전치부호기 106.1과 106.2가 2T형태라면, 적분 처리 과정이전의 경로0와 경로1에서 수행되는 계산과정은, 어느 정도 동일 하드웨어를 사용할 경우, 그 성질면에서 유사하다.

제18도는 전치부호기에서 출력된 직렬 비트 워드가 디지탈 기록시 상용되는 비트율의 1배수 비트율로 직렬 비트 포맷으로 변환되는 본 발명의 다른 실시예에 따른 디지탈 신호 기록 장치를 보여준다. 제6도와 동일한 구성 요소에는 동일한 참조 번호가 표시되어 있으며, 그들 구성요소들의 동작은 생략하기로 한다.

엔코더 106에서 병렬로 출력되는 25 비트 채널워드를 시스템 클럭 신호(CLOCK1) 주파수의 2배의 주파수를 가지는 제 2클럭(CLOCK2)에 따라 직렬 25 비트 채널워드로 변환하는 제 2변환기 310을 제외하고는 제18도의 구성은 제6도의 구성과 동일하다. 제 2변환기 310은 제6도의 엔코더 106에서 출력되는 25 병렬 비트 채널워드의 기수 채널워드를 직렬 비트 채널워드로 변환하는 제 2변환기 110과 엔코더 106으로부터 출력되는 25 병렬 비트 채널워드의 우수 채널워드를 직렬 비트 채널워드로 변환하는 제 3변환기 112를 대체한다.

제18도의 동작은 제19a도 내지 제19d도를 참조하여 설명하기로 한다.

제18도에서, P/P 변환부 102, 신호 삽입부 104, 엔코더 106, 그리고 제 1변환기 108의 상세한 구성과 동작은 제8도 내지 제11도의 것과 동일하다.

제19a도는 제1 P/S 변환부 108의 P/S 변환기 108.1의 출력 파형을 보이는 도면으로서, 상기 제 1 P/S 변환기 108.1은 (전치부호기 106.1에서 출력된) 25 병렬 비트 정 정보 채널워드를 25 직렬 비트 정 정보 채널워드로 변환한다.

제19b도는 제 1변환부 108의 직렬 비트 신호가 클럭 동기되는 제 1클럭 신호(CLOCK1)을 도시한다.

제19c도는 (전치부호기 106.1에서 출력된) 25 병렬 비트 정 정보 채널워드를 P/S 변환기 108.1에서 출력된 25 직렬 비트 채널워드의 2배의 비트율로 출력되는 25 직렬 비트 채널워드로 변환하는 제 2변환부의 P/S 변환기 310.1의 출력 파형을 도시한다.

제19d도는 제 2변환기 310의 직렬 비트 신호가 클럭 동기되는 제 2클럭 신호(CLOCK2)를 도시한다.

제18도의 디지탈 신호 기록 장치에서, 제어 신호 발생기 116'에서는 제 2클럭 신호에 따라 시간이 절반으로 절감되어 25 병렬 비트 채널워드의 원래 주기의 절반에 해당되는 제 2변환부 310의 출력을 입력한다. 시간 축약된 정 정보 25 직렬 비트 채널워드의 주파수 성분과 병렬로 출력된 부 정보 25 직렬 비트 채널워드의 주파수 성분은 제13도나 제17도에 도시된 것과 유사한 제어 신호 발생기 116'의 적분 회로, 곱셈기, 제곱 회로의 계산 처리에 도입된 지연에도 불구하고 한 개의 25 병렬 비트 채널워드 간격내에서 비교된다. 따라서, 의도한 채널의 25 병렬 비트 채널워드를 선택하기 위한 제어 신호는 채널워드의 파이프라인 처리와 유리될 필요없이 발생될 수 있다. 일반적으로 2배의 시간 축약으로도 충분하고 또 그것이 바람직하다. 왜냐하면, 2:1 비율의 클럭 신호는 간단한 카운터 회로를 사용하여 쉽게 발생될 수 있고 클럭킹율을 배가해도 반드시 높은 클럭율이 요구되지는 않기 때문이다.

상기 본 발명의 실시예외의 다른 실시예도 디지탈 테이프 레코더 설계 분야에서 통상의 지식이 있고 상기 설명을 이해하는 자에 의해 실시될 수 있음은 명백하다. 구체적인 한 예로서, 제 1 변환부 108이후에, 선택기 118에 인가되는 전치부호기 106.1과 106.2의 출력 신호를 지연시키기 위한 시간 보상부 114는 본 발명에서 처럼 고정 지연기가 될 수도 있고 제6도에 도시된 종류의 고안에서처럼, 시간 보상이 2T 전치부호기 106.1과 106.2의 채널워드를 P/S 변환기 108.1과 108.2로의 래취를 지연함으로써 적어도 부분적으로 이루어질 수 있다. 보다 더 구체적인 예로서, 본 발명의 다른 실시예에서, 선택기 118에 인가된 전치부호기 106.1과 106.2의 출력 신호의 지연은 제 1변환부 108이후에 보다는 이전에 (즉, 각각의 워드 래취에 의해서) 이루어진다. 본 발명의 또 다른 실시예에서는, 전치부호기 106.1과 106.2의 출력 신호중 어느 하나를 선택하는 과정은 상기 신호가 여전히 25 병렬 비트 포맷을 취하고 기록용으로 직렬 비트 포멧이 채널워드의 선택이 완료된 후에까지 연기된 상태에서 이루어진다.

제13도의 삼각파 발생기는 발생기 128에 의해 발생된 삼각파를 보상하는 삼각파를 발생하는 삼각파 발생기에 의해 대체될 수 있고, 감산기 130은 동작 변화없이 가산기로 대체될 수 있다. 제13도의 구형파 발생기 160과 176은 발생기 160과 176에 의해 발생되는 구형파를 상보하는 구형파를 발생하는 구형파 발생기에 의해 대체될 수 있고, 감산기 158과 174는 동작 변화없이 각각의 가산기로 대체될 수 있다. 제4도와 7도에 도시된 제어 신호 발생기의 부분들에 유사한 변경을 가할 수 있다.

이탈치를 제곱하지 않고 절대치에서 어긋난 에너지를 검출하는 방법은 디지탈 고안자에게 알려져 있고 그런 방법을 사용하는 회로는 제13도와 17도에 도시된 제곱 회로와 동일하다. 3T 혹은 그 이상의 T라도 상관없는 T 형태의 전치부호기 106.1과 106.2가 사용되는 본 발명의 실시예도 고안될 수 있다.

Claims

기록 매체의 평행 트랙상에 변조된 디지탈 신호를 기록하기 위한 레코더; n 비트 정보 워드를 직렬로 입력하는 입력 단자; 0 비트를 상기 입력된 각 n 비트 정보 워드에 삽입하고 (n+1) 병렬 비트 정 정보 워드를 시스템 클럭율보다 인자 (n+1) 만큼 더 느린 정보 워드율로 발생하는 회로; 1 비트를 상기 입력된 각 n 비트 정보 워드에 삽입하고, (n+1) 병렬 비트 부 정보 워드를 상기 정보 워드율로 발생하며, 상기 (n+1) 병렬 비트 부 정보 워드는 상기 (n+1) 병렬 비트 정 정보 워드와 상기 동일 n 비트 정보 워드에서 동시에 발생하는 회로; 상기 시스템 클럭율 보다 인자 (n+1) 만큼 더 느린 채널워드율로 발생되는 해당 정 정보 (n+1) 병렬 비트 채널워드로 변환되도록 각 (n+1) 병렬 비트 정 정보 워드를 부호화하는 제 1전치부호기; 상기 채널워드율로 발생되는 해당 부 정보 (n+1) 병렬 비트 채널워드로 변환되도록 각 (n+1) 병렬 비트 부 정보 워드를 부호화하는 제 2전치부호기; 제어 신호에 반응하여, 상기 시스템 클럭율에서 직렬 비트 형태로 상기 레코더에 출력할 신호를 선택하는 선택기 스위치와, 상기 시스템 클럭율로 직렬 기록하기 위해, 상기 선택기 스위치에 의해 발생되는 (n+1) 병렬 비트 채널워드를 직렬 비트 형태로 변환함으로써 제 1병직렬 변환 결과를 발생하는 제1 병직렬 변환 수단으로 구성되어, 동시 발생되는 한 쌍의 (n+1) 병렬 비트 채널워드중 기록될 채널워드를 선택하는 선택 수단을 포함하는 상기 시스템 클럭율로 직렬 기록하기 위해2 동시 발생하는 정 정보 (n+1) 병렬 비트 채널워드와 부 정보 (n+1) 병렬 비트 채널워드중 하나를 선택하는 수단; 동시 발생하는 (n+1) 병렬 비트 채널워드 한 쌍중 적어도 하나를 직렬 비트 형태로 변환함으로써 제 2병직렬 변환 결과를 발생하는 제 2병직렬 변환 수단; 그리고 상기 자기 기록 매체상의 평행 트랙중 현재 기록되고 있는 트랙의 소정 스펙트랄 응답을 선택하고, NRZI 포맷으로 기록될 경우 상기 소정의 스펙트랄 응답으로부터 상기 제 1, 2전치부호기에서 가장 새로이 발생된 정, 부 정보 (n+1) 병렬 비트 채널워드 각각의 스펙트랄 응답의 이탈정도를 상기 제 2병직렬 변환 결과를 이용하여 졀정하며, 상기 정, 부 정보 (n+1) 병렬 비트 채널워드중, 상기 소정의 스펙트랄 응답과의 이탈이 가장 적은 스펙트랄 응답을 가진 채널워드를 나타내는 제어 신호를 발생하기 위해, 상기 제 1, 2 전치부호기에 의해 가장 새로이 발생된 정, 부 정보 (n+1) 병렬 비트 채널워드에 대한 각각의 이탈 결과의 진폭을 비교하는 제어 신호 발생기로 구성된 디지탈 신호 기록 장치.
제1항에 있어서, 상기 제 1 전치부호기는 각 (n+1) 병렬 비트 정 정보 워드를 1T 부호화하는 제 1 aT 부호기로 구성되고, 상기 제 2 전치부호기는 각 (n+1) 병렬 비트 정 정보 워드를 aT 부호화하는 제 2 aT 부호기로 구성되며, 상기 디지탈 신호 기록 장치는 상기 제어 신호 발생기가 상기 소정의 스펙트랄 응답과 어긋남이 가장 적은 스펙트랄 응답을 가지고 있는 채널워드가 상기 정 정보 (n+1) 비트 채널워드임을 나타낼 때, 상기 제 1 전치부호기에 의해 지속되는 aT 부호화의 조건과 동일한 조건을 제 2 전치부호기에 의해 지속되는 aT 부호화에 설정해주는 회로와 상기 제어 신호 발생기가 상기 소정의 스펙트랄 응답과 어긋남이 가장 적은 스펙트랄 응답을 가지고 있는 채널워드가 상기 부 정보 (n+1) 비트 채널워드임을 나타낼 때, 상기 제 2 전치부호기에 의해 지속되는 aT 부호화의 조건과 동일한 조건을 제 1 전치부호기에 의해 지속되는 aT 부호화에 설정해주는 회로를 더 포함하는 디지탈 신호 기록 장치.
제2항에 있어서, 상기 제어 신호 발생기는 소정의 디지탈 합계치를 발생하는 회로; 상기 제 1, 2 이탈 결과의 차이에 따라 상기 제어 신호를 발생하는 비교기; 제 1 검출 결과를 얻기 위해, 상기 제 2 병직렬 변환 수단에서 현재 출력되는 상기 제 2 병직렬 변환 결과에 있어서 기록 목적으로 이전에 선택된 채널워드와 후속 비트 채널워드의 디지탈 합계치가 상기 소정의 디지탈 합계치에서 이탈됨을 검출하는 제 1 검출 회로; 상기 제 1 이탈 결과에 포함시키기 위해 상기 제 1 검출 결과를 계산하는 회로; 제 2 검출 결과를 얻기 위해, 상기 제 2 병직렬 변환 수단에서 현재 출력되는 상기 제 2 병직렬 변환 결과에 있어서 기록 목적으로 이전에 선택된 채널워드와 후속 비트 채널워드의 디지탈 합계치가 상기 소정의 디지탈 합계치에서 이탈됨을 검출하는 제 2 검출 회로; 그리고 상기 제 2 이탈 결과에 포함시키기 위해 상기 제 2 검출 결과를 계산하는 회로를 더 포함하는 것을 특징으로 하는 디지탈 신호 기록 장치.
제3항에 있어서, 상기 제어 신호 발생기는 노치 주파수의 여현파 시스템 함수 샘플과 상기 노치 주파수의 여현파 시스템 함수의 샘플을 발생하는 회로; 제 1 군의 곱을 발생하기 위해, 정 정보 채널워드를 나타내는 상기 제 2 병직렬 변환 수단에 의해 현재 출력되는 상기 제 2 병직렬 변환 결과의 비트와 상기 노치 주파수의 정현파 함수의 각 샘플을 승산하는 제 1 승산 수단; 상기 제 1 군의 곱을 합산함으로써 제 1 합산 결과를 발생하는 제 1 합산회로; 상기 제 1 이탈 결과에 포함시키기 위해 상기 제 1 합산 결과의 에너지를 계산하는 회로; 제 2 군의 곱을 발생하기 위해, 정 정보 채널워드를 나타내는 상기 제 2 병직렬 변환 수단에 의해 현재 출력되는 상기 제 2 병직렬 변환 결과의 비트와 상기 노치 주파수의 여현파 함수의 각 샘플을 승산하는 제 2 승산 수단; 상기 제 2 군의 곱을 합산함으로써 제 2 합산 결과를 발생하는 제 2 합산회로; 상기 제 1 이탈 결과에 포함시키기 위해 상기 제 2 합산 결과의 에너지를 계산하는 회로; 제 3 군의 곱을 발생하기 위해, 부 정보 채널워드를 나타내는 상기 제 2 병직렬 변환 수단에 의해 현재 출력되는 상기 제 2 병직렬 변환2결과의 비트와 상기 노치 주파수의 정현파 함수의 각 샘플을 승산하는 제 3 승산 수단; 상기 제 3 군의 곱을 합산함으로써 제 3 합산 결과를 발생하는 제 3 합산회로; 상기 제 2 이탈 결과에 포함시키기 위해 상기 제 3 합산 결과의 에너지를 계산하는 회로; 제 4 군의 곱을 발생하기 위해, 부 정보 채널워드를 나타내는 상기 제 2 병직렬 변환 수단에 의해 현재 출력되는 상기 제 2 병직렬 변환 결과의 비트와 상기 노치 주파수의 여현파 함수의 각 샘플을 승산하는 제 4 승산 수단; 상기 제 4 군의 곱을 합산함으로써 제 4 합산 결과를 발생하는 제 4 합산회로; 상기 제 2 이탈 결과에 포함시키기 위해 상기 제 4 합산 결과의 에너지를 계산하는 회로; 정 정보 채널워드가 기록용으로 선택될 때 마다, 상기 제 3, 4 합산 결과를 상기 제 1, 2 합산 결과에 일치시키는 회로; 그리고 부 정보 채널워드가 기록용으로 선택될 때 마다, 상기 제 1, 2 합산 결과를 상기 제 3, 4 합산 결과에 일치시키는 회로를 더 포함하는 것을 특징으로 하는 디지탈 신호 기록 장치.
제3항에 있어서, 상기 소정의 디지탈 합계치는 상기 평행되는 트랙들중 제 1 소정의 스펙트랄 응답을 가지는 제 1 트랙들을 기록하는 동안에는, 제 1 주파수의 삼각파 시스템 함수임을 특징으로 하는 디지탈 신호 기록 장치.
제5항에 있어서, 상기 소정의 디지탈 합계치는 상기 평행되는 트랙들중 제 2 소정의 스펙트랄 응답을 가지는 제 2 트랙들을 기록하는 동안에는, 제 2 주파수의 삼각파 시스템 함수이고, 상기 소정의 디지탈 합계치는 상기 평행되는 트랙들중 제 0 소정의 스펙트랄 응답을 가지는 제 1, 2 트랙이외의 트랙들을 기록하는 동안에는 0인 특징을 가지는 디지탈 신호 기록 장치.
제6항에 있어서, 상기 제어 신호 기록 장치는 제 2 주파수의 정현파 시스템 함수 샘플과 상기 제 2 주파수의 여현파 시스템 함수의 샘플을 발생하는 회로; 제 1 군의 곱을 발생하기 위해서, 정 정보 채널워드를 나타내는 상기 제 2 병직렬 변환 수단에 의해 현재 출력되는 상기 제 2 병직렬 변환 결과의 비트와 제 1 곱함수의 각 샘플을 승산하고, 상기 제 1 곱함수의 샘플은 상기 제 1 평행 트랙들을 기록하는 동안에는 상기 제 2 주파수의 상기 정현파 함수의 샘플에 해당하는 제 1 곱셈 수단; 상기 제 1 군의 곱을 합산함으로써 제 1 합산 결과를 발생하는 제 1 합산회로; 상기 제 1 이탈 결과에 포함시키기 위해 상기 제 1 합산 결과의 에너지를 계산하는 회로; 제 2 군의 곱을 발생하기 위해서, 정 정보 채널워드를 나타내는 상기 제 2 병직렬 변환 수단에 의해 현재 출력되는 상기 제 2 병직렬 변환 결과의 비트와 제 2 곱함수의 각 샘플을 승산하고, 상기 제 2 곱함수의 샘플은 상기 제 1 평행 트랙들을 기록하는 동안에는 상기 제 2 주파수의 상기 정현파 함수의 샘플에 해당하는 제 2 곱셈 수단; 상기 제 2 군의 곱을 합산함으로써 제 2 합산 결과를 발생하는 제 2 합산회로; 상기 제 1 이탈 결과에 포함시키기 위해 상기 제 2 합산 결과의 에너지를 계산하는 회로; 제 3 군의 곱을 발생하기 위해서, 부 정보 채널워드를 나타내는 상기 제 2 병직렬 변환 수단에 의해 현재 출력되는 상기 제 2 병직렬 변환 결과의 비트와 제 1 곱함수의 각 샘플을 곱하는 제 3 승산 수단; 상기 제 3 군의 곱을 합산함으로써 제 3 합산 결과를 발생하는 제 3 합산회로; 상기 제 2 이탈 결과에 포함시키기 위해 상기 제 3 합산 결과의 에너지를 계산하는 회로; 제 4 군의 곱을 발생하기 위해서, 부 정보 채널워드를 나타내는 상기 제 2 병직렬 변환 수단에 의해 현재 출력되는 상기 제 2 병직렬 변환 결과의 비트와 상기 제 2 곱함수의 각 샘플을 곱하는 제 4 곱셈 수단; 상기 제 4 군의 곱을 합산함으로써 제 4 합산 결과를 발생하는 제 4 합산회로; 상기 제 2 이탈 결과에 포함시키기 위해 상기 제 4 합산 결과의 에너지를 계산하는 회로; 정 정보 채널워드가 기록용으로 선택될 때 마다, 상기 제 3, 4 합산 결과를 상기 제 1, 2 합산 결과에 일치시키는 회로; 그리고 부 정보 채널워드가 기록용으로 선택될 때 마다, 상기 제 1, 2 합산 결과를 상기 제 3, 4 합산 결과에 일치시키는 회로를 더 포함하는 것을 특징으로 하는 디지탈 신호 기록 장치.
제7항에 있어서, 상기 제어 신호 발생기는 상기 제 1 주파수의 정현파 시스템 함수의 샘플과 상기 제 1 주파수의 여현파 시스템 함수의 샘플을 발생하고, 상기 제 1 곱함수의 샘플은 상기 제 2 평행 트랙들을 기록하는 동안에는 상기 제 1 주파수의 상기 정현파 시스템 함수에 해당하여, 상기 제 2 곱함수의 샘플은 상기 제 2 평행 트랙들을 기록하는 동안에는 상기 제 1 함수의 상기 여현파 시스템 함수의 샘플에 해당하는 회로를 더 포함하는 것을 특징으로 하는 디지탈 신호 기록 장치.
제8항에 있어서, 상기 제어 신호 발생기는 소정의 구형파 시스템 함수의 샘플을 발생하고, 상기 소정의 구형파 시스템 함수는 상기 제 1 트랙들의 기록시에는 상기 제 1 주파수를 가지고, 상기 제 2 트랙들의 기록시에는 상기 제 2 주파수를 가지는 회로; 상기 정 정보 채널워드의 비트가 상기 소정의 구형파 시스템 함수로부터 이탈함을 나타내는 제 3 검출 결과를 발생하기 위해, 상기 제 2 병직렬 변환 수단에 의해 현재 출력되는 상기 제 2 병직렬 변환 결과의 비트가 상기 소정의 구형파 시스템의 함수로부터 이탈됨을 검출하는 제 3 검출회로; 상기 부 정보 채널워드 비트가 상기 소정의 구형파 시스템 함수로부터 이탈함을 나타내는 제 4 검출 결과를 발생하기 위해, 상기 제 2 병직렬 변환 수단에 의해 현재 출력되는 상기 제 2 병직렬 변환 결과의 비트가 상기 소정의 구형파 시스템 함수로부터 이탈됨을 검출하는 제 4 검출회로; 제 5군의 곱을 발생하기 위해, 상기 제 3 검출 결과의 비트와 제 3 곱함수의 각 샘플을 승산하고, 상기 제 3 곱함수의 샘플은 상기 제 1 평행 트랙들을 기록하는 동안에는 상기 제 1 주파수의 상기 정현파 시스템 함수의 샘플에 해당하고, 상기 제 2 평행 트랙들을 기록하는 동안에는 상기 제 2 주파수의 상기 정현파 시스템 함수의 샘플에 해당하는 제 5 승산 수단; 상기 제 5군의 곱을 합산함으로써 제 5 합산 결과를 발생하기 위한 제 5 합산 회로; 상기 제 1 이탈 결과에 포함시키기 위해, 상기 제 5 합산 결과의 에너지를 계산하는 회로; 제 6군의 곱을 발생하기 위해, 상기 제 3 검출 결과의 비트와 제 4 곱함수의 각 샘플을 승산하고, 상기 제 4 곱함수의 샘플은 상기 제 1 평행 트랙들을 기록하는 동안에는 상기 제 1 주파수의 상기 여현파 시스템 함수의 샘플에 해당하고, 상기 제 2 평행 트랙들을 기록하는 동안에는 상기 제 2 주파수의 상기 여현파 시스템 함수의 샘플에 해당하는 제 6 곱셈 수단; 상기 제 6군의 곱을 합산함으로써 제 6 합산 결과를 발생하기 위한 제 6 합산 회로; 상기 제 1 이탈 결과에 포함시키기 위해, 상기 제 6 합산 결과의 에너지를 계산하는 회로; 제 7군의 곱을 발생하기 위해, 상기 제 4 검출 결과의 비트와 제 3 곱함수의 각 샘플을 승산하는 제 7 승산 수단; 상기 제 7군의 곱을 합산함으로써 제 7 합산 결과를 발생하기 위한 제 7 합산 회로; 상기 제 2 이탈 결과에 포함시키기 위해, 상기 제 7 합산 결과의 에너지를 계산하는 회로; 제 8군의 곱을 발생하기 위해, 상기 제 4 검출 결과의 비트와 제 4 곱함수의 각 샘플을 승산하는 제 8 승산 수단; 상기 제 8군의 곱을 합산함으로써 제 8 합산 결과를 발생하기 위한 제 8 합산 회로; 상기 제 2 이탈 결과에 포함시키기 위해, 상기 제 8 합산 결과의 에너지를 계산하는 회로; 정 정보 채널워드가 기록용으로 선택될 때마다, 상기 제 7, 8 합산 결과를 상기 제 5, 6 합산 결과에 일치시키는 회로; 그리고 부 정보 채널워드가 기록용으로 선택될 때마다, 상기 제 5, 6 합산 결과를 상기 제 7, 8 합산 결과에 일치시키는 회로를 더 포함하는 것을 특징으로 하는 디지탈 신호 기록 장치.
제1항에 있어서, 상기 제 2 병직렬 변환 수단은, 상기 시스템 클럭 비율로, 상기 정 정보 (n+1) 병렬 비트 채널워드를 상기 제어 신호 발생기에 제공되는 최소한 2 이상인 양수인 복수 m개의 각 직렬 비트 채널워드로 변환하고, 상기 시스템 클럭 비율로, 상기 부 정보 (n+1) 병렬 비트 채널워드를 상기 제어 신호 발생기에 제공되는 m개의 각 직렬 비트 채널워드로 변환하는 것을 특징으로 하는 디지탈 신호 기록 장치.
제10항에 있어서, 상기 m은 2인 디지탈 신호 기록 장치.
제1항에 있어서, 상기 제 2 병직렬 변환 수단은 상기 정 정보와 부 정보 (n+1) 병렬 비트 채널워드를 각각의 (n+1) 직렬 비트 채널워드로 변환하고, 상기 각 채널워드는 상기 시스템 클럭 비율보다 훨씬 더 높은 제 2 클럭율로 상기 제어 신호 발생기에 출력됨을 특징으로 하는 디지탈 신호 기록 장치.
제12항에 있어서, 상기 제 2 클럭율은 상기 시스템 클럭율의 배수인 디지탈 신호 기록 장치.
제13항에 있어서, 상기 제 2 클럭율은 상기 시스템 클럭율의 2배인 디지탈 신호 기록 장치.
연속적으로 출력되는 n 비트 정보 워드를 각각 해당 (n+1) 비트 채널워드로 변환하고 상기 변환된 워드를 디지탈 정보로서 자기 기록 매체상의 평행 트랙들중 하나에 기록하는 장치에 있어서, 상기 연속적으로 제공되는 n 비트 정보 워드를 병렬 비트 형태로 입력하는 단자; 1 비트를 상기 입력된 n 비트 정보 워드에 삽입하고, 상기 시스템 클럭율보다 인자 (n+1)만큼 더 느린 정보 워드율로 (n+1) 병렬 비트 부 정보 워드를 발생하며, 상기 (n+1) 병렬 비트 부 정보 워드는 상기 n 비트 정보 워드중 동일한 정보 워드에서 발생되는 상기 (n+1) 병렬 비트 정 정보 워드와 동시에 출력되는 회로; 각 (n+1) 병렬 비트 정 정보 워드를 상기 시스템 클럭율보다 인자 (n+1)만큼 더 느린 채널워드율로 발생되는 해당 정 정보 (n+1) 병렬 비트 채널워드로 변환하기 위해 부호화하는 제 1전치부호기; 각 (n+1) 병렬 비트 부 정보 워드를 상기 채널워드율로 발생되는 해당 부 정보 (n+1) 병렬 비트 채널워드로 변환하기 위해 부호화하는 제 2전치부호기; 제 1 전치부호기에서 출력되는 상기 정 정보 (n+1) 병렬 비트 채널워드를 각각 한쌍의 정 정보 분할 채널워드로 분할하고, 상기 분할된 채널워드를 상기 시스템 클럭에 따라 클럭 동기된 직렬 비트로 변환하는 제 1 시분할 멀티플렉서; 제 2 전치부호기에서 출력되는 상기 부 정보 (n+1) 병렬 비트 채널워드를 각각 한쌍의 부 정보 분할 채널워드로 분할하고, 상기 분할된 채널워드를 상기 시스템 클럭에 따라 클럭 동기된 직렬 비트로 변환하는 제 2 시분할 멀티플렉서; 상기 자기 기록 매체상의 평행 트랙중 현재 기록되고 있는 트랙의 소정 스펙트랄 응답을 선택하고, 상기 소정의 스펙트랄 응답으로부터 각 쌍의 직렬 비트 분할 채널워드의 스펙트랄 응답의 이탈 정도를 결정하여 각각의 이탈 결과를 구하고, 상기 정 정보, 부 정보 (n+1) 비트 채널워드중 상기 소정의 스펙트랄 응답으로부터 이탈 정도가 가장 적은 스펙트랄 응답을 가진 채널워드를 선택하는 제어 신호의 발생을 위해, 동시 발생되는 상기 각 이탈 결과의 진폭을 비교하여 의도한 패턴을 시간 함수로 나타내기 위해 상기 (n+1) 비트 채널워드중 선택된 채널워드의 디지탈 합계치를 제어하는 제어 신호 발생기; 그리고 상기 자기 기록 매체상에 평행 트랙들중 현재 기록되고 있는 트랙에, 상기 제어 신호 발생기의 상기 제어 신호에 반응하여 상기 제 1, 2 전치부호기에서 병렬로 출력되는 채널워드중 상기 소정의 스펙트랄 응답 이탈 정도가 가장 적은 채널워드가 선택되는 (n+1) 병렬 비트를 상기 시스템 클럭에 따라 동기된 직렬 비트 채널워드로서 기록하는 기록수단으로서 구성되는 디지탈 신호 기록 장치.
제15항에 있어서, 상기 기록 수단은 상기 제어 신호 발생 수단의 상기 제어 신호에 반응하여 기록용으로 선택되는 상기 제 1, 2 전치부호기의 각 (n+1) 병렬 비트 채널워드를 상기 시스템 클럭에 따라 비트율로 기록되도록 (n+1) 직렬 비트 채널워드로 변환하는 병직렬 신호 변환 장치를 포함하는 디지탈 신호 기록 장치.
제15항에 있어서, 상기 기록 수단은 상기 제 1 전치부호기에서 현재 출력되는 상기 각 정 정보 (n+1) 병렬 비트 채널워드를 상기 시스템 클럭 신호에 따라 발생되는 비트를 가진 각 정 정보 (n+1) 직렬 비트 채널워드로 변환하는 제 1 병직렬 변환기; 상기 제 2 전치부호기에서 현재 출력되는 상기 각 부 정보 (n+1) 병렬 비트 채널워드를 상기 시스템 클럭 신호에 따라 발생되는 비트를 가진 각 부 정보 (n+1) 직렬 비트 채널워드로 변환하는 제 2 병직렬 변환기; 그리고 상기 제어 신호에 반응하여, 상기 자기 기록 매체상의 평행트랙들중 현재 기록되고 있는 트랙에 기록하기 위해, 현재 발생되는 상기 정 정보, 부 정보 (n+1) 직렬 비트 채널워드중 상기 소정의 스펙트랄 응답에서 이탈이 가장 적은 채널워드를 선택하는 선택기 스위치로 구성되는 것을 특징으로 하는 디지탈 신호 기록 장치.
제15항에 있어서, 상기 제 1 전치부호기는 각 (n+1) 병렬 비트 정 정보 워드를 2T 부호화하기 위해 제 1 2T 부호기로 구성되고, 상기 제 2 전치부호기는 각 (n+1) 병렬 비트 부 정보 워드를 2T 부호화하기 위해 제 2 2T 부호기로 구성되며, 상기 디지탈 신호 기록 장치는 상기 제어 신호 발생기가 상기 소정의 스펙트랄 응답과 어긋남이 가장 적은 스펙트랄 응답을 가지고 있는 채널워드가 상기 부 정보 (n+1) 비트 채널워드임을 나타낼 때, 상기 제 2 전치부호기에 의해 지속되는 2T 부호화의 조건과 동일한 조건을 제 1 전치부호기에 의해 지속되는 2T 부호화에 설정해주는 회로와 상기 제어 신호 발생기가 상기 소정의 스펙트랄 응답과 어긋남이 가장 적은 스펙트랄 응답을 가지고 있는 채널워드가 상기 정 정보 (n+1) 비트 채널워드임을 나타낼 때, 상기 제 1 전치부호기에 의해 지속되는 2T 부호화의 조건과 동일한 조건을 제 2 전치부호기에 의해 지속되는 2T 부호화에 설정해주는 회로를 더 포함하는 것을 특징으로 하는 디지탈 신호 기록 장치.
제18항에 있어서, 상기 제어 신호 발생기는, 상기 제 1, 2 시분할 멀티플렉서로부터 직렬 비트 형태로 입력되는 상기 분할 채널워드에 응답하여, 상기 자기 기록 매체상의 트랙들중 현재 기록되고 있는 트랙에 기록될 채널워드를 상기 제 1, 2 2T 전치부호기들로부터 선택하기 위한 제어 신호를 발생하고, 더 나아가 상기 제 1 전치부호기 초기화 회로와 상기 제 2 전치부호기 초기화 회로를 위한 제어 신호를 발생하는 것을 특징으로 하는 디지탈 신호 기록 장치.
제15항에 있어서, 상기 제 1 시분할 멀티플렉서는 상기 제 1 전치부호기에서 현재 출력되는 상기 정 정보 (n+1) 병렬 비트 채널워드 각각을 직렬 비트 기수, 우수 정 정보 채널워드로 분할하고, 상기 제 2 시분할 멀티플렉서는 상기 제 2 전치부호기에서 현재 출력되는 상기 부 정보 (n+1) 병렬 비트 채널워드 각각을 직렬 비트 기수, 우수 부 정보 채널워드로 분할하는 것을 특징으로 하는 디지탈 신호 기록 장치.
제20항에 있어서, 상기 제어 신호 발생기는 소정의 디지타 합계치를 발생하는 회로; 상기 제 1, 2 이탈 결과간의 차이에 반응하여 상기 제어 신호를 발생하는 비교기; 제 1 검출 결과를 발생하기 위해, 상기 제 1 시분할 멀티플렉서에 의해 제공되는 상기 한 쌍의 정 정보 분리 채널워드에 있어서, 기록용으로 이전에 선택된 채널워드와 후속 직렬 비트 채널워드의 디지탈 합계치가 상기 소정의 디지탈 합계치로부터 이탈됨을 검출하는 제 1 검출 회로; 상기 제 1 이탈 결과에 포함시키기 위해, 상기 제 1 검출 결과의 에너지를 계산하는 회로; 제 2 검출 결과를 발생하기 위해, 상기 제 1 시분할 멀티플렉서에 의해 제공되는 상기 한 쌍의 부 정보 분리 채널워드에 있어서, 기록용으로 이전에 선택된 채널워드와 후속 직렬 비트 채널워드의 디지탈 합계치가 상기 소정의 디지탈 합계치로부터 이탈됨을 검출하는 제 2 검출 회로; 그리고 상기 제 2 이탈 결과에 포함시키기 위해, 상기 제 2 검출 결과의 에너지를 계산하는 회로를 더 포함하는 것을 특징으로 하는 디지탈 신호 기록 장치.
제21항에 있어서, 상기 소정의 디지탈 합계치는 상기 병렬 트랙들중 제 1 트랙들의 기록시 제 1 주파수의 삼각파 시스템 함수인 디지탈 신호 기록 장치.
제22항에 있어서, 상기 소정의 디지탈 합계치는 상기 평행 트랙들중 제 2 트랙들의 기록시 제 2 주파수의 삼각파 시스템 함수인 디지탈 신호 기록 장치.
제22항에 있어서, 상기 제어 신호 발생기는 제 2 주파수의 정현파 시스템 함수의 기수, 우수 샘플을 발생하고 상기 제 2 주파수의 여현파 시스템 함수의 기수, 우수 샘플을 발생하는 회로; 제 1 곱함수의 기수 샘플 각각과 승산되고 제 2 곱함수의 기수 샘플 각각에 의해서 승산되며, 상기 제 1 시분할 멀티플렉서에서 직렬로 출력되는 정 정보 기수 채널워드의 비트 곱을 합산함으로써 제 1 합산 결과를 발생하고, 상기 제 1 곱함수의 샘플은 상기 제 1 평행 트랙들의 기록시에는 상기 제 2 주파수의 상기 여현파 시스템 함수의 샘플에 해당하며, 상기 제 2 곱함수의 샘플은 상기 제 1 평행 트랙들의 기록시에는 상기 제 2 주파수의 상기 여현파 시스템 함수의 샘플에 해당하는 제 1 합산회로; 상기 제 1 이탈 결과에 포함하기 위해, 상기 제 1 합산 결과의 에너지를 계산하는 회로; 상기 제 1 곱함수의 우수 샘플 각각과 승산되고, 상기 제 2 곱함수의 우수 샘플 각각과 승산되며, 상기 제 1 시분할 멀티플렉서에서 직렬로 출력되는 정 정보 우수 채널워드의 비트 곱을 합산함으로써 제 2 합산 결과를 발생하는 제 2 합산회로; 상기 제 2 이탈 결과에 포함시키기 위해, 상기 제 2 합산 결과의 에너지를 계산하는 회로; 상기 제 1 곱함수의 기수 샘플 각각과 승산되고, 상기 제 2 곱함수의 기수 샘플 각각과 승산되며, 상기 제 2 시분할 멀티플렉서에서 직렬로 출력되는 부 정보 기수 채널워드의 비트 곱을 합산함으로써 제 3 합산 결과를 발생하는 제 3 합산회로; 상기 제 3 이탈 결과에 포함시키기 위해 상기 제 3 합산 결과의 에너지를 계산하는 회로; 상기 제 1 곱함수의 우수 샘플 각각과 승산되고, 상기 제 2 곱함수의 우수 샘플 각각과 승산되며, 상기 제 2 시분할 멀티플렉서에서 직렬로 출력되는 부 정보 기수 채널워드의 비트 곱을 합산함으로써 제 4 합산 결과를 발생하는 제 4 합산회로; 상기 제 4 이탈 결과에 포함시키기 위해 상기 제 4 합산 결과의 에너지를 계산하는 회로; 상기 제 2 이탈 결과에 포함시키기 위해, 상기 제 4 합산 결과의 에너지를 계산하는 회로; 정 정보 채널워드가 기록용으로 선택될 때마다, 상기 제 3, 4 합산 결과를 상기 제 1, 2 합산 결과에 일치시키는 회로; 그리고 부 정보 채널워드가 기록용으로 선택될 때마다, 상기 제 1, 2 합산 결과를 상기 제 3, 4 합산 결과에 일치시키는 회로를 더 포함하는 것을 특징으로 하는 디지탈 신호 기록 장치.
제24항에 있어서, 상기 제어 신호 발생기는 상기 제 1 주파수의 정현파 시스템 함수의 기수, 우수 샘플을 발생하고, 상기 제 1 주파수의 여현파 시스템 함수의 기수, 우수 샘플을 발생하며, 상기 제 1 곱함수의 샘플은 상기 제 2 평행 트랙들의 기록시 상기 제 1 주파수의 상기 정현파 시스템 함수의 샘플에 해당하고, 상기 제 2 곱함수의 샘플은 상기 제 2 평행 트랙들의 기록시 상기 제 1 주파수의 상기 여현파 시스템 함수의 샘플에 해당하는 회로를 더 포함함을 특징으로 하는 디지탈 신호 기록 장치.
제25항에 있어서, 상기 제어 신호 발생기는 소정의 구형파 시스템 함수의 기수, 우수 샘플을 발생하고, 상기 소정의 구형파 시스템 함수는 상기 제 1 평행 트랙의 기록시에는 상기 제 1 주파수를 갖고, 상기 제 2 평행 트랙의 기록시에는 상기 제 2 주파수를 갖는 회로; 상기 정 정보 기수 채널워드에 있는 비트가 상기 소정의 구형파 시스템 함수로부터 이탈함을 나타내는 제 3 검출 결과를 발생하기 위해, 상기 제 1 시분할 멀티플렉서에서 현재 출력되는 상기 정 정보 기수 채널워드의 비트가 상기 소정의 구형파 시스템 함수로부터 이탈됨을 검출하는 제 3 검출 회로; 상기 정 정보 우수 채널워드에 있는 비트가 상기 소정의 구형파 시스템 함수로부터 이탈함을 나타내는 제 4 검출 결과를 발생하기 위해, 상기 제 1 시분할 멀티플렉서에서 현재 출력되는 상기 정 정보 우수 채널워드의 비트가 상기 소정의 구형파 시스템 함수로부터 이탈됨을 검출하는 제 4 검출회로; 상기 부 정보 기수 채널워드에 있는 비트가 상기 소정의 구형파 시스템 함수로부터 이탈함을 나타내는 제 5 검출 결과를 발생하기 위해, 상기 제 2 시분할 멀티플렉서에서 현재 출력되는 상기 부 정보 기수 채널워드의 비트가 상기 소정의 구형파 시스템 함수로부터 이탈됨을 검출하는 제 5 검출 회로; 상기 부 정보 우수 채널워드에 있는 비트가 상기 소정의 구형파 시스템 함수로부터 이탈함을 나타내는 제 6 검출 결과를 발생하기 위해, 상기 제 2 시분할 멀티플렉서에서 현재 출력되는 상기 부 정보 우수 채널워드의 비트가 상기 소정의 구형파 시스템 함수로부터 이탈됨을 검출하는 제 6 검출 회로; 제 3 곱함수의 기수 샘플 각각과 승산되고 제 4 곱함수의 기수 샘플 각각과 승산되며 상기 제 3 검출 회로에서 직렬로 출력되는 상기 제 3 검출 결과의 비트 곱을 합산하여 제 5 합산 결과를 발생하고, 상기 제 3 곱함수의 샘플은 상기 제 1 평행 트랙들의 기록시에는 상기 제 1 주파수의 상기 정현파 시스템 함수의 샘플에 해당하고 상기 제 2 평행 트랙들의 기록시에는 상기 제 2 주파수의 상기 정현파 시스템 함수의 샘플에 해당하며, 상기 제 4곱함수의 샘플은 상기 제 1 평행 트랙 기록시에는 상기 제 1 주파수의 상기 여현파 시스템 함수의 샘플에 해당하고 상기 제 2 평행 트랙의 기록시에는 상기 제 2 주파수의 상기 여현파 시스템 함수의 샘플에 해당하는 제 5 합산 회로; 상기 제 5 이탈 결과에 포함시키기 위해, 상기 제 5 합산 결과의 에너지를 계산하는 회로; 제 3 곱함수의 우수 샘플 각각과 승산되고 제 4 곱함수의 우수 샘플 각각과 승산되며 상기 제 4 검출 회로에서 직렬로 출력되는 상기 제 4 검출 결과의 비트 곱을 합산하여 제 6 합산 결과를 발생하는 제 6 합산 회로; 상기 제 6 이탈 결과에 포함시키기 위해, 상기 제 6 합산 결과의 에너지를 계산하는 회로; 제 3 곱함수의 기수 샘플 각각과 승산되고 제 4 곱함수의 기수 샘플 각각과 승산되며 상기 제 5 검출 회로에서 직렬로 출력되는 상기 제 5 검출 결과의 비트 곱을 합산하여 제 7 합산 결과를 발생하는 제 7 합산 회로; 상기 제 7 이탈 결과에 포함시키기 위해, 상기 제 7 합산 결과의 에너지를 계산하는 회로; 제 3 곱함수의 우수 샘플 각각과 승산되고 제 4 곱함수의 우수 샘플 각각과 승산되며 상기 제 6 검출 회로에서 직렬로 출력되는 상기 제 6 검출 결과의 비트 곱을 합산하여 제 8 합산 결과를 발생하는 제 8 합산 회로; 상기 제 8 이탈 결과에 포함시키기 위해, 상기 제 8 합산 결과의 에너지를 계산하는 회로; 정 정보 채널워드가 기록용으로 선택될 때 마다, 상기 제 7, 8 합산 결과를 상기 제 5, 6 합산 결과에 각각 일치시키는 회로; 그리고 부 정보 채널워드가 기록용으로 선택될 때 마다, 상기 제 5, 6 합산 결과를 상기 제 7, 8 합산 결과에 각각 일치시키는 회로를 더 포함함을 특징으로 하는 디지탈 신호 기록 장치.
제15항에 있어서, 상기 제어 신호 발생기는 소정의 디지탈 합계치를 발생하는 회로; 상기 제 1, 2 이탈 결과간의 차이에 반응하여 상기 제어 신호를 발생하는 비교기; 제 1 검출 결과를 얻기 위해, 상기 제 1 시분할 멀티플렉서에 의해 제공되는 상기 한 쌍의 정 정보 분할 채널워드의 직렬 비트에 있어서, 기록 목적으로 이전에 선택된 채널워드와 후속 비트의 디지탈 합계치가 상기 소정의 디지탈 합계치에서 어긋남을 검출하는 제 1 검출 회로; 상기 제 1 이탈 결과에 포함시키기 위해 상기 제 1 검출 결과를 계산하는 회로; 제 2 검출 결과를 얻기 위해, 상기 제 2 시분할 멀티플렉서에 의해 제공되는 상기 한 쌍의 부 정보 분할 채널워드의 직렬 비트에 있어서, 기록 목적으로 이전에 선택된 채널워드와 후속 비트의 디지탈 합계치가 상기 소정의 디지탈 합계치에서 어긋남을 검출하는 제 2 검출 회로; 그리고 상기 제 2 이탈 결과에 포함시키기 위해 상기 제 2 검출 결과의 에너지를 계산하는 회로를 더 포함하는 것을 특징으로 하는 디지탈 신호 기록 장치.
상기 제 27항에 있어서, 상기 소정의 디지탈 합계치는 상기 평행 트랙들 중 제 1 소정 스펙트랄 응답을 가지는 제 1 트랙들의 기록시에는 제 1 주파수의 삼각파 시스템 함수임을 특징으로 하는 디지탈 신호 기록 장치.
제28항에 있어서, 상기 소정의 디지탈 합계치는 상기 평행되는 트랙들중 제 2 소정 스펙트랄 응답을 가지는 제 2 트랙들을 기록하는 동안에는, 제 2 주파수의 삼각파 시스템 함수이고, 상기 소정의 디지탈 합계치는 상기 평행되는 트랙들중 제 0 소정의 스펙트랄 응답을 가지는 제 1, 2 트랙이외의 트랙들을 기록하는 동안에는 0인 디지탈 신호 기록 장치.
제29항에 있어서, 상기 제어 신호 발생기는 제 1 주파수 정현파 시스템 함수의 샘플을 발생하고, 상기 제 1 주파수의 여현파 시스템 함수의 샘플을 발생하는 회로; 제 2 주파수 정현파 시스템 함수의 샘플을 발생하고, 상기 제 2 주파수의 여현파 시스템 함수의 샘플을 발생하는 회로; 제 1 곱함수의 해당 샘플과 승산되고 제 2 곱함수의 해당 샘플과 승산되며 상기 제 1 시분할 멀티플렉서에서 직렬로 출력되는 리딩 정 정보 분리 채널워드의 비트 곱을 합산함으로써 제 1 합산 결과를 발생하고, 상기 제 1 곱함수의 샘플은 상기 제 1 평행 트랙들의 기록시에는 상기 제 2 주파수의 상기 정현파 시스템 함수의 샘플에 해당하고 상기 제 2 평행 트랙들의 기록시에는 상기 제 1 주파수의 상기 정현파 시스템 함수의 샘플에 해당하고, 상기 제 2 곱함수의 샘플은 상기 제 1 평행 트랙들의 기록시에는 상기 제 2 주파수의 상기 정현파 시스템 함수의 샘플에 해당하고 상기 제 2 평행 트랙들의 기록시에는 상기 제 1 주파수의 상기 여현파 시스템 함수의 샘플에 해당하는 제 1 합산 회로; 상기 제 1 이탈 결과에 포함시키기 위해, 상기 제 1 합산 결과의 에너지를 계산하는 회로; 제 1 곱함수의 해당 샘플과 승산되고 제 2 곱함수의 해당 샘플과 승산되며 상기 제 1 시분할 멀티플렉서에서 직렬로 출력되는 트레일링 정 정보 분리 채널워드의 비트 곱을 합산함으로써 제 2 합산 결과를 발생하는 제 2 합산 회로; 상기 제 2 이탈 결과에 포함시키기 위해, 상기 제 2 합산 결과의 에너지를 계산하는 회로; 제 1 곱함수의 해당 샘플과 승산되고 제 2 곱함수의 해당 샘플과 승산되며 상기 제 2 시분할 멀티플렉서에서 직렬로 출력되는 리딩 부 정보 분리 채널워드의 비트 곱을 합산함으로써 제 3 합산 결과를 발생하는 제 3 합산 회로; 상기 제 3 이탈 결과에 포함시키기 위해, 상기 제 3 합산 결과의 에너지를 계산하는 회로; 제 1 곱함수의 해당 샘플과 승산되고 제 2 곱함수의 해당 샘플과 승산되며 상기 제 2 시분할 멀티플렉서에서 직렬로 출력되는 트레일링 부 정보 분리 채널워드의 비트 곱을 합산함으로써 제 4 합산 결과를 발생하는 제 4 합산 회로; 상기 제 4 이탈 결과에 포함시키기 위해, 상기 제 4 합산 결과의 에너지를 계산하는 회로; 정 정보 채널워드가 기록용으로 선택될 때 마다, 상기 제 3, 4 합산 결과를 상기 제 1, 2 채널워드에 각각 일치시키는 회로; 그리고 부 정보 채널워드가 기록용으로 선택될 때 마다, 상기 제 1, 2 합산 결과를 상기 제 3, 4 채널워드에 각각 일치시키는 회로를 더 포함하는 것을 특징으로 하는 디지탈 신호 기록 장치.
제30항에 있어서, 상기 제어 신호 발생기는 소정의 구형파 시스템 함수의 샘플을 발생하고, 상기 소정의 구형파 시스템 함수는 상기 제 1 평행 트랙 기록시에는 상기 제 1 주파수를 가지고 상기 제 2 평행 트랙들의 기록시에는 상기 제 2 주파수를 가지는 회로; 상기 리딩 정 정보 분리 채널워드가 상기 소정의 구형파 시스템 함수로부터 이탈됨을 나타내는 제 4 검출 결과를 발생하기 위해, 상기 제 1 시분할 멀티플렉서에서 현재 출력되는 상기 트레일링 정 정보 분리 채널워드의 비트가 상기 소정의 구형파 시스템 함수에서 이탈됨을 검출하는 제 4 검출 회로; 상기 리딩 부 정보 분리 채널워드가 상기 소정의 구형파 시스템 함수로부터 이탈됨을 나타내는 제 5 검출 결과를 발생하기 위해, 상기 제 2 시분할 멀티플렉서에서 현재 출력되는 상기 리딩 부 정보 분리 채널워드의 비트가 상기 소정의 구형파 시스템 함수에서 이탈됨을 검출하는 제 5 검출회로; 상기 트레일링 부 정보 분리 채널워드가 상기 소정의 구형파 시스템 함수로부터 이탈됨을 나타내는 제 6 검출 결과를 발생하기 위해, 상기 제 2 시분할 멀티플렉서에서 현재 출력되는 상기 트레일링 부 정보 분리 채널워드의 비트가 상기 소정의 구형파 시스템 함수에서 이탈됨을 검출하는 제 6 검출 회로; 제 3 곱함수의 기수 샘플 각각과 승산되고 제 4 곱함수의 기수 샘플 각각과 승산되며 상기 제 3 검출 회로에서 직렬로 출력되는 상기 제 3 검출 결과의 비트 곱을 합산하여 제 5 합산 결과를 발생하고, 상기 제 3 곱함수의 샘플은 상기 제 1 평행 트랙들의 기록시에는 상기 제 1 주파수의 상기 정현파 시스템 함수의 샘플에 해당하고 상기 제 2 평행 트랙들의 기록시에는 상기 제 2 주파수의 상기 정현파 시스템 함수의 샘플에 해당하며, 상기 제 4곱함수의 샘플은 상기 제 1 평행 트랙 기록시에는 상기 제 1 주파수의 상기 여현파 시스템 함수의 샘플에 해당하고 상기 제 2 평행 트랙의 기록시에는 상기 제 2 주파수의 상기 여현파 시스템 함수의 샘플에 해당하는 제 5 합산 회로; 상기 제 5 이탈 결과에 포함시키기 위해, 상기 제 5 합산 결과의 에너지를 계산하는 회로; 제 3 곱함수의 우수 샘플 각각과 승산되고 제 4 곱함수의 우수 샘플 각각과 승산되며 상기 제 4 검출 회로에서 직렬로 출력되는 상기 제 4 검출 결과의 비트 곱을 합산하여 제 6 합산 결과를 발생하는 제 6 합산 회로; 상기 제 1 이탈 결과에 포함시키기 위해, 상기 제 6 합산 결과의 에너지를 계산하는 회로; 제 3 곱함수의 기수 샘플 각각과 승산되며 상기 제 5 검출 회로에서 직렬로 제공되는 상기 제 5 검출 결과의 비트 곱을 합산하여 제 7 합산 결과를 발생하는 제 7 합산 회로; 상기 제 2 이탈 결과에 포함시키기 위해, 상기 제 7 합산 결과의 에너지를 계산하는 회로; 제 3 곱함수의 우수 샘플 각각과 승산되고 제 4 곱함수의 우수 샘플 각각과 승산되며 상기 제 6 검출 회로에서 직렬로 출력되는 상기 제 6 검출 결과의 비트 곱을 합산하여 제 8 합산 결과를 발생하는 제 8 합산 회로; 상기 제 2 이탈 결과에 포함시키기 위해, 상기 제 8 합산 결과의 에너지를 계산하는 회로; 정 정보 채널워드가 기록용으로 선택될 때 마다, 상기 제 7, 8 합산 결과를 상기 제 5, 6 합산 결과에 각각 일치시키는 회로; 그리고 부 정보 채널워드가 기록용으로 선택될 때 마다, 상기 제 5, 6 합산 결과를 상기 제 7, 8 합산 결과에 각각 일치시키는 회로를 더 포함함을 특징으로 하는 디지탈 신호 기록 장치.
연속적으로 출력되는 n 비트 정보 워드를 각각 해당 (n+1) 비트 채널워드로 변환하고 상기 변환된 워드를 디지탈 정보로서 기록 매체상에 평행하는 트랙에 기록하는 장치에 있어서, 상기 연속되는 n 비트 정보 워드를 직렬로 입력하는 입력 단자; 0 비트를 상기 입력된 각각의 n 비트 정보 워드에 삽입하고 (n+1) 병렬 비트 정 정보 워드를 시스템 클럭의 비율보다 인자 (n+1)만큼 더 느린 정보 워드율로 (n+1) 비트 정 정보 워드를 발생하는 회로; 1 비트를 상기 입력된 각각의 n 비트 정보 워드에 삽입하고, 상기 n 비트 정보 워드중 동일한 n 비트 정보 워드에서 발생되는 상기 (n+1) 병렬 비트 정 정보 워드와 동시에 제공되는 (n+1) 병렬 비트 부 정보 워드를 상기 정보 워드율로 발생하는 회로; 상기 시스템 클럭의 비율보다 인자 (n+1)만큼 더 느린 채널워드율로 발생되는 해당 정 정보 (n+1) 병렬 비트 채널워드로 변환하도록 각 (n+1) 병렬 비트 정 정보 워드를 부호화하는 제 1전치부호기; 상기 채널워드율로 발생되는 해당 부 정보 (n+1) 병렬 비트 채널워드로 변환하도록 각 (n+1) 병렬 비트 부 정보 워드를 부호화하는 제 2전치부호기; 상기 시스템 클럭 주파수의 배수가 되는 주파수를 가진 가속 클럭에 따라 상기 제 1 전치부호기에서 출력되는 상기 정 정보 (n+1)병렬 비트 채널워드를 각각의 시간-압축 정 정보 (n+1) 직렬 비트 채널워드로 변환하는 제 1 시간 압축 수단; 상기 가속 클럭에 따라 상기 제 2 전치부호기에서 출력되는 상기 부 정보 (n+1)병렬 비트 채널워드를 각각의 시간-압축 부 정보 (n+1) 직렬 비트 채널워드로 변환하는 제 2 시간 압축 수단; 상기 자기 기록 매체의 평행 트랙중 현재 기록되고 있는 트랙에 대한 소정의 스펙트랄 에너지를 선택하고, 상기 소정의 스펙트랄 에너지를 상기 시간 압축된 직렬 비트 채널워드 각각의 스펙트럴 응답과 대비시켜 각각의 상관 결과를 얻고, 상기 제 1, 2 전치부호기에사 제공된 상기 (n+1) 비트 채널워드중 상기 소정의 스펙트랄 응답과 상관성이 나은 채널워드를 기록하기 위한 제어신호를 발생하여 상기 (n+1) 비트 채널워드중 선택된 채널워드의 디지탈 합계치가 원하는 패턴을 시간함수로 보여주도록 조절하는 제어 신호 발생기; 상기 제 1, 2 전치부호기에서 병렬로 출력되는 상기 제 1, 2 (n+1) 병렬 비트 채널워드중 상기 제어 신호 발생기의 상기 제어 신호에 의해 기록용으로 선택되는 채널워드를 직렬 비트 채널워드로서 상기 자기 기록 매체의 상기 평행 트랙들중 현재 기록중인 트랙에 기록하는 기록 수단으로 구성된 디지탈 신호 기록 장치.
제32항에 있어서, 상기 기록 수단은 상기 제 1, 2 전치부호기에서 병렬로 출력되는 상기 제 1, 2 (n+1) 비트 채널워드 각각을 상기 시스템 클럭 신호에 따라 각각의 (n+1) 직렬 비트 채널워드로 변환하는 병직렬 신호 변환 장치와 선택을 위한 상기 제어 신호에 응답하여, 상기 자기 기록 매체상의 상기 트랙들중 현재 기록중인 트랙에 상기 시스템 클럭 신호에 따라 발생된 상기 각 (n+1) 직렬 비트 채널워드중 하나를 기록하기 위한 선택 스위치를 포함하는 것을 특징으로 하는 디지탈 신호 기록 장치.