JPH11154313A - トラッキング誤差検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来は検波レベルを演算するための平方根演
算回路をＲＯＭで構成する場合は、多ビットのアドレス
入力のものが必要で非現実的であり、ＲＯＭを使用しな
い構成では、検波レベルに時間経過と共にうねりが生じ
る。 【解決手段】 １６ビットの２乗和信号は、有効数字抽
出回路３０により８ビットの有効数字が抽出されて８ビ
ットの信号として出力され、８ビット入力で８ビット出
力の平方根演算回路３１を用いて平方根値が演算され
る。この平方根演算値は、ビットシフト回路３２により
有効数時抽出時の補正のためのビットシフトされてパイ
ロット信号の検波レベルとして出力される。これによ
り、従来のような非現実的な平方根演算回路を用いるこ
となく、既存の安価な素子を用いて平方根演算回路３１
を構成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はトラッキング誤差検
出回路に係り、特に隣接トラックのクロストーク再生パ
イロット信号に基づいてヘッドのトラッキング誤差を検
出するトラッキング誤差検出回路に関する。

【０００２】

【従来の技術】従来より、ディジタルカメラにより撮像
して得られた画像データ等の画像情報や音声情報に関す
るディジタルデータを回転ヘッドにより磁気テープに記
録するヘリカルスキャン方式の磁気記録装置には、テー
プの記録領域の有効活用などの目的からコントロールト
ラックを形成せずに、回転ヘッドにより記録形成される
ディジタルデータ記録トラックにパイロット信号を多重
して記録し、再生時にこのパイロット信号を再生してト
ラッキング制御する記録再生システムが知られている。

【０００３】上記の記録再生システムにおいて磁気テー
プに記録されるパイロット信号は、図６に示すように、
例えば互いにアジマス角度の異なる２つの回転ヘッドに
より、ディジタルデータを磁気テープ１０の走行方向に
対して傾斜したトラックＴ１、Ｔ２、．．．、Ｔ
８、．．．を順次に形成して記録し、かつ、各傾斜トラ
ックには、周波数ｆ０、ｆ１及びｆ２の３種類のパイロ
ット信号を、ｆ０、ｆ２、ｆ０、ｆ１、ｆ０、ｆ
２、．．．というように、周波数ｆ０のパイロット信号
は１トラックおき毎に、かつ、周波数ｆ１、ｆ２のパイ
ロット信号は３トラックおき毎に順次巡回的に切り換え
て記録される。

【０００４】そして、再生時は周波数ｆ０のパイロット
信号記録トラックの走査期間中に、隣接する両側のトラ
ックからクロストークとして再生される周波数ｆ１及び
ｆ２のパイロット信号のレベルに基づいてトラッキング
誤差信号を生成して、再生用回転ヘッドをそのトラッキ
ング誤差信号により周波数ｆ１及びｆ２のパイロット信
号のレベルが等しくなるようにトラッキング制御するト
ラッキング誤差検出回路が知られている。なお、周波数
ｆ０は例えば０Ｈｚ、周波数ｆ１、ｆ２は記録ディジタ
ル信号周波数帯域内の数百ｋＨｚの単一信号であり、パ
イロット信号は実質的にはｆ１とｆ２の２種類である。

【０００５】図７は従来のトラッキング誤差検出回路の
一例のブロック図を示す。同図において、周波数ｆ０の
パイロット信号記録トラックの再生時に、再生ディジタ
ル信号が直流阻止回路１１を介して乗算器１２、１３、
１４及び１５にそれぞれ並列に入力される。一方、２相
信号発生回路１６はパイロット信号周波数ｆ１と等しい
周波数ｆ１の第１の信号と、この信号と位相が９０°異
なる第２の信号を発生する。また、２相信号発生回路１
７はパイロット信号周波数ｆ２と等しい周波数ｆ２の第
３の信号と、この信号と位相が９０°異なる第４の信号
を発生する。従って、例えば上記の第１の信号をｓｉｎ
ω₁ｔ（ただし、ω₁＝２πｆ１ｔ）で表すものとする
と、上記の第２の信号はｃｏｓω₁ｔで表され、また、
上記の第３の信号をｓｉｎω₂ｔ（ただし、ω₂＝２πｆ
２ｔ）で表すものとすると、上記の第２の信号はｃｏｓ
ω₂ｔで表される。

【０００６】乗算器１２は２相信号発生回路１６よりの
第１の信号と上記の入力再生信号とを乗算し、乗算器１
３は２相信号発生回路１６よりの第２の信号と上記の入
力再生信号とを乗算し、それぞれの乗算結果を低域フィ
ルタ（ＬＰＦ）１８、１９に供給する。一方、乗算器１
４は２相信号発生回路１７よりの第３の信号と上記の入
力再生信号とを乗算し、乗算器１５は２相信号発生回路
１７よりの第４の信号と上記の入力再生信号とを乗算
し、それぞれの乗算結果を低域フィルタ（ＬＰＦ）２
０、２１に供給する。

【０００７】上記のＬＰＦ１８〜２１は入力された乗算
結果の不要高周波数成分を除去して直流近傍低域成分を
取り出す。ここで、ＬＰＦ１８及び１９の各出力信号
は、再生信号中の周波数ｆ１の第１のパイロット信号の
レベルに応じた信号であり、それらの２乗和の平方根に
より検波レベル｜Ａ１｜が得られる。同様に、ＬＰＦ２
０及び２１の各出力信号は、再生信号中の周波数ｆ２の
第２のパイロット信号のレベルに応じた信号であり、そ
れらの２乗和の平方根により検波レベル｜Ａ２｜が得ら
れる。

【０００８】そこで、上記の検波レベル｜Ａ１｜及び｜
Ａ２｜を求めるために、ＬＰＦ１８〜２１の各出力信号
は、クロックに基づき１トラック走査期間中において、
ここでは１クロックずつ切り換え制御されるスイッチ回
路２２に供給され、ここで時系列的に合成されて２乗回
路２３に供給されて２乗される。なお、スイッチ回路２
２は２乗回路２３を４つの乗算結果に共通的に使用でき
るようにして、全体の回路構成を簡単化するために設け
られている。

【０００９】２乗回路２３より取り出された２乗信号
は、遅延回路２４により１クロック周期分遅延された後
加算器２５に供給され、ここで遅延されていない１クロ
ック周期前の２乗回路２３の出力信号と加算されること
により、同じパイロット信号周波数の乗算結果の２乗和
信号として得られる。この加算器２５の出力信号は、平
方根演算回路２６に供給されて、その平方根の値を示す
信号とされる。この平方根演算回路２６は例えばリード
・オンリ・メモリ（ＲＯＭ）で構成されており、そのア
ドレス端子に入力される値の平方根の値を出力する。こ
れにより、平方根演算回路２６からは上記の検波レベル
｜Ａ１｜と｜Ａ２｜が２クロック周期毎に交互に出力さ
れることになる。

【００１０】この検波レベル｜Ａ１｜及び｜Ａ２｜の一
方は、遅延回路２７により２クロック周期遅延されて減
算器２８に供給され、ここで平方根演算回路２６から出
力された遅延されていない検波レベル｜Ａ１｜及び｜Ａ
２｜の他方と減算されることにより、｜Ａ１｜−｜Ａ２
｜（又は｜Ａ２｜−｜Ａ１｜）で表される差信号が取り
出される。

【００１１】ここで、図６にｆ０で示したトラック再生
期間中は、その再生信号中に、隣接する２本のトラック
の一方から周波数ｆ１の第１のパイロット信号が、また
他方から周波数ｆ２の第２のパイロット信号がそれぞれ
クロストークとして混入しており、その検波レベル｜Ａ
１｜、｜Ａ２｜は回転ヘッドが第１のパイロット信号記
録トラック側にずれて走査しているときは｜Ａ１｜＞｜
Ａ２｜となり、逆に第２のパイロット信号記録トラック
側にずれて走査しているときは｜Ａ１｜＜｜Ａ２｜とな
るから、上記の差信号はその極性がトラックずれ方向を
示し、そのレベルがトラックずれ量を示すトラッキング
誤差信号である。このトラッキング誤差信号は図６にｆ
０で示したトラック再生期間中のみ得られる。

【００１２】なお、図６に示したトラックパターンから
分かるように、ｆ０で示したトラックに対する第１のパ
イロット信号記録トラックと第２のパイロット信号記録
トラックとの左右の隣接関係は２トラック再生毎に反転
するが、記録ディジタル信号中のヘッダにどのパイロッ
ト信号の記録トラックであるかの情報が記録されている
ので、そのヘッダ情報から第１のパイロット信号と第２
のパイロット信号の記録トラックの隣接関係を知ること
ができ、上記の差信号をそれに応じて反転するなどの手
段をとることにより、トラッキング制御が正確に行え
る。

【００１３】

【発明が解決しようとする課題】上記の従来のトラッキ
ング誤差検出回路では、入力ディジタル信号が例えば８
ビットで量子化された信号である場合、２乗回路２３の
出力信号ビットは１４ビットになり、必然的に平方根演
算回路２６もアドレス入力が１４ビットのＲＯＭで構成
することとなる。しかし、アドレス入力が１４ビットの
ＲＯＭは、極めて高価であり、低価格化が要求される民
生用機器に適用されるトラッキング誤差検出回路として
は非現実的である。

【００１４】そこで、従来、上記の平方根演算回路２６
を用いることなく、トラッキング誤差検出信号を得るト
ラッキング誤差検出回路が知られている（例えば、特開
平５−６２３００号公報）。この従来のトラッキング誤
差検出回路では、第１のパイロット信号とほぼ同一周波
数のｎ相の信号と再生信号とを乗算した後低域フィルタ
を通して正相逆相ｎ組の乗算結果を得て、それらの各組
毎の最大値の平均値と各組すべての最大値とを加算して
第１の加算出力信号を得ると共に、第２のパイロット信
号とほぼ同一周波数のｍ相の信号と再生信号とを乗算し
た後低域フィルタを通して正相逆相ｍ組の乗算結果を得
て、それらの各組毎の最大値の平均値と各組すべての最
大値とを加算して第２の加算出力信号を得た後、上記の
第１の加算出力信号と第２の加算出力信号を減算してト
ラッキング誤差信号を生成する。

【００１５】しかるに、上記の従来のトラッキング誤差
検出回路では、演算に近似が含まれているため、検出特
性はリニアではなく、また理論上、図８に示すように、
時間の経過と共に検波レベルが変動するうねりが生じる
という問題がある。

【００１６】本発明は以上の点に鑑みなされたもので、
より高性能なトラッキング誤差信号を生成し得るトラッ
キング誤差検出回路を提供することを目的とする。

【００１７】また、本発明の他の目的は、安価な集積回
路可能な構成で大量生産し得るトラッキング誤差検出回
路を提供することにある。

【００１８】

【課題を解決するための手段】本発明は上記の目的を達
成するため、１トラックおき毎の所定の情報信号記録ト
ラックの両側に隣接するトラックのうち、一方のトラッ
クには第１のパイロット信号が情報信号と共に記録さ
れ、他方のトラックには第２のパイロット信号が情報信
号と共に記録されている記録媒体を走査するヘッドを、
所定の情報信号記録トラックの走査期間中にトラッキン
グするためにトラッキング誤差信号を生成するトラッキ
ング誤差検出回路において、第１のパイロット信号と略
同一周波数で、互いに位相の異なる複数の第１の信号を
発生する第１の信号発生回路と、第２のパイロット信号
と略同一周波数で、互いに位相の異なる複数の第２の信
号を発生する第２の信号発生回路と、複数の第１の信号
のそれぞれとヘッドの再生信号とを乗算し、それらの乗
算結果から直流近傍低域成分をそれぞれ取り出す第１の
直流近傍低域成分出力手段と、複数の第２の信号のそれ
ぞれとヘッドの再生信号とを乗算し、それらの乗算結果
から直流近傍低域成分をそれぞれ取り出す第２の直流近
傍低域成分出力手段と、第１及び第２の直流近傍低域成
分出力手段の各出力信号を受け、第１の直流近傍低域成
分出力手段からの複数の第１の直流近傍低域成分の値の
それぞれの２乗値の和と、第２の直流近傍低域成分出力
手段からの複数の第２の直流近傍低域成分の値のそれぞ
れの２乗値との和の値の、Ｍビット（ただし、Ｍは４以
上の自然数）の２乗和信号を生成する２乗和信号生成手
段と、有効数字抽出回路と、平方根演算回路と、ビット
シフト回路と、差信号生成手段とを有する構成としたも
のである。

【００１９】有効数字抽出回路は、２乗和信号からＮビ
ット（ただし、ＮはＭより小で、２以上の自然数）の有
効桁の信号を抽出して出力する。平方根演算回路は、有
効数字抽出回路の出力信号の値の平方根値を演算する。
ビットシフト回路は、平方根演算回路から出力されたＮ
ビットの平方根演算値と有効数字抽出回路の出力信号と
を受け、有効数字抽出回路においてＭビットの２乗和信
号の最上位ビットからＬビット（ただし、Ｌは０又は偶
数）省略して上位（Ｌ＋１）ビット目からＮビットの有
効桁の信号を出力したときに、Ｎビットの平方根演算値
をＬ／２ビット桁下げするビットシフトを行って、第１
のパイロット信号の検波レベルと第２のパイロット信号
の検波レベルをそれぞれ出力する。差信号生成手段は、
ビットシフト回路から出力される第１及び第２のパイロ
ット信号の検波レベルの差信号を生成してトラッキング
誤差信号として出力する。

【００２０】本発明では、Ｍビットの２乗和信号の値ｘ
の平方根演算値を演算して第１のパイロット信号の検波
レベルと第２のパイロット信号の検波レベルを演算する
際、２乗和信号の値ｘをＰ＝ｘ×２^Ｌ＝ｘ×２^２ｋで表
現し、次のように考える。

【００２１】 √ｘ＝√（ｘ×２^２ｋ×２^−２ｋ）＝√Ｐ×２^−ｋ Ｐは有効数字抽出回路によりＭビットの２乗和信号の最
上位ビット（ＭＳＢ）から順番に有効桁を最大限のＮビ
ットにとり、Ｎビット入力Ｎビット出力の平方根演算回
路に入力して平方根演算する。これにより、√Ｐは次式
で表される。

【００２２】√Ｐ＝√｛（ｘ・２^Ｎ／２^Ｍ）・２^２ｋ｝
・２^{（Ｍ−Ｎ）／２} そして、上記の√（２^２ｋ）を補正するために、ビット
シフト回路により平方根演算値をｋ＝Ｌ／２ビット桁下
げして、２^−ｋ倍する。

【００２３】これにより、この発明では、Ｎビット入力
でＮビット出力の平方根演算回路を用いて、Ｍビットの
２乗和信号の値ｘの平方根値を演算することができる。

【００２４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になるトラッキン
グ誤差検出回路の一実施の形態のブロック図を示す。同
図中、図７と同一構成部分には同一符号を付し、その説
明を省略する。図１に示す実施の形態は、加算器２５の
出力側と遅延回路２７及び減算器２８の入力側の間に、
有効数字抽出回路３０、平方根演算回路３１及びビット
シフト回路３２を縦続接続した点に特徴がある。

【００２５】有効数字抽出回路３０は例えば加算器２５
の出力信号が１４ビットのときに、８ビットの有効数字
を抽出して出力する回路であり、例えば図２示す如き回
路構成とされている。図２において、２入力ＯＲ回路４
１は１４ビット入力信号の最上位ビット［１４］と上位
２ビット目［１３］の計２ビットの信号が入力されて、
それらの論理環信号を第１のスイッチング制御信号ＣＴ
ＬＡとしてスイッチ４６及び後述のビットシフト回路３
２へそれぞれ出力する。

【００２６】同様に、２入力ＯＲ回路４２は１４ビット
入力信号の上位３ビット目［１２］と上位４ビット目
［１１］の計２ビットの信号が入力され、また、２入力
ＯＲ回路４３は１４ビット入力信号の上位５ビット目
［１０］と上位６ビット目［９］の計２ビットの信号が
入力され、それぞれそれらの論理環信号を第２のスイッ
チング制御信号ＣＴＬＢ、第３のスイッチング制御信号
ＣＴＬＣとしてスイッチ４５、４４及び後述のビットシ
フト回路３２へそれぞれ出力する。

【００２７】また、スイッチ回路４４、４５及び４６
は、それぞれスイッチング制御信号ＣＴＬＣ、ＣＴＬＢ
及びＣＴＬＡにより互いに独立してスイッチング制御さ
れ、入力されるスイッチング制御信号がハイレベルのと
きはＨ側端子に接続され、ローレベルのときはＬ側端子
に接続される。また、スイッチ回路４４、４５及び４６
の各Ｈ側端子には、１４ビット入力信号の３ビット目か
ら１０ビット目まで［１０：３］の８ビットの信号、５
ビット目から１２ビット目まで［１２：５］の８ビット
の信号、７ビット目から１４ビット目まで［１４：
７］、すなわち上位８ビットの信号がそれぞれ並列に入
力され、更にスイッチ回路４４のＬ側端子には１４ビッ
ト入力信号の１ビット目から８ビット目まで［８：
１］、すなわち下位８ビットの信号が並列に入力され
る。

【００２８】また、スイッチ回路４４の出力端子はスイ
ッチ回路４５のＬ側端子に接続され、スイッチ回路４５
の出力端子はスイッチ回路４６のＬ側端子に接続されて
いる。スイッチ回路４６の出力端子から、この有効数字
抽出回路３０の８ビットの出力信号が取り出される。

【００２９】図１の平方根演算回路３１は８ビットの入
力信号の値の平方根を演算して出力する回路で、８ビッ
トのアドレス端子と８ビットの出力端子を有するＲＯＭ
で構成されている。このＲＯＭは既存の安価な構成のＲ
ＯＭにより実現できる。

【００３０】また、図１のビットシフト回路３２は、平
方根演算回路３１の出力８ビット信号を、有効数字抽出
回路３０により抽出された有効数字のビット範囲に応じ
てビットシフトを行うか又は行わないでそのまま出力す
る。図３はこのビットシフト回路３２の一例のブロック
図を示す。同図に示すように、このビットシフト回路３
２は、１ビット桁下げ回路５１、２ビット桁下げ回路５
２、３ビット桁下げ回路５３、スイッチ回路５４、５５
及び５６から構成されている。

【００３１】１ビット桁下げ回路５１、２ビット桁下げ
回路５２及び３ビット桁下げ回路５３は、入力された８
ビットの信号をそれぞれ右方向に１ビット、２ビット、
３ビット、それぞれシフトすることにより桁下げを行う
回路である。また、スイッチ回路５４、５５及び５６
は、それぞれ有効数字抽出回路３０から入力されたスイ
ッチング制御信号ＣＴＬＣ、ＣＴＬＢ及びＣＴＬＡによ
り互いに独立してスイッチング制御され、入力されるス
イッチング制御信号がハイレベルのときはＨ側端子に接
続され、ローレベルのときはＬ側端子に接続される。

【００３２】また、スイッチ回路５４は、Ｈ側端子には
２ビット桁下げ回路５２の出力信号が入力され、Ｌ側端
子には３ビット桁下げ回路５３の出力信号が入力され
る。スイッチ回路５５は、Ｈ側端子に１ビット桁下げ回
路５１の出力信号が入力され、Ｌ側端子にはスイッチ回
路５４の８ビット出力信号が入力される。更に、スイッ
チ回路５６は、Ｈ側端子にこのビットシフト回路３２の
８ビット入力信号が入力され、Ｌ側端子にはスイッチ回
路５５の８ビット出力信号が入力される。スイッチ回路
５５からこのビットシフト回路３２の出力信号が取り出
される。

【００３３】次に、図１の実施の形態の動作について、
図１乃至図３と共に説明する。図１において、加算器２
５から取り出された同じパイロット信号周波数の乗算結
果の２乗和信号は、有効数字抽出回路３０に入力され
る。ここで、直流阻止回路１１の入力信号が８ビットの
場合、絶対値をとると７ビットととなり、２乗回路２３
によりその２乗の値が演算されると１４ビットとなる。
加算器２５による加算ではビット数は増えないから、上
記の場合、加算器２５から取り出された同じパイロット
信号周波数の乗算結果の２乗和信号は、１４ビットであ
る。

【００３４】有効数字抽出回路３０は図２に示したよう
に、この１４ビットの入力信号（２乗和信号）の上位２
ビットの少なくともいずれか一方が”１”であるときに
は、ＯＲ回路４１の出力スイッチング制御信号ＣＴＬＡ
は”１”、すなわちハイレベルであるから、スイッチ回
路４６がＨ側端子に接続され、１４ビットの入力信号
（２乗和信号）の上位８ビットがスイッチ回路４６を通
して有効数字抽出回路３０の出力信号として出力され
る。

【００３５】また、１４ビットの入力信号（２乗和信
号）の上位２ビットがいずれも”０”で、かつ、上位３
ビット目と上位４ビット目の少なくともいずれか一方
が”１”であるときには、ＯＲ回路４２の出力スイッチ
ング制御信号ＣＴＬＢがハイレベルとなり、スイッチン
グ制御信号ＣＴＬＡはローレベルであるから、１４ビッ
トの入力信号（２乗和信号）の５ビット目から１２ビッ
ト目までの８ビットが、スイッチ回路４５及び４６を通
して有効数字抽出回路３０の出力信号として出力され
る。

【００３６】また、１４ビットの入力信号（２乗和信
号）の上位４ビットがいずれも”０”で、かつ、上位５
ビット目と上位６ビット目の少なくともいずれか一方
が”１”であるときには、ＯＲ回路４３の出力スイッチ
ング制御信号ＣＴＬＣがハイレベルとなり、スイッチン
グ制御信号ＣＴＬＡ及びＣＴＬＢはそれぞれローレベル
であるから、１４ビットの入力信号（２乗和信号）の３
ビット目から１０ビット目までの８ビットが、スイッチ
回路４４、４５及び４６を通して有効数字抽出回路３０
の出力信号として出力される。

【００３７】更に、１４ビットの入力信号（２乗和信
号）の上位６ビットがいずれも”０”であるときには、
ＯＲ回路４１、４２及び４３の出力スイッチング制御信
号ＣＴＬＡ、ＣＴＬＢ及びＣＴＬＣがローレベルとな
り、スイッチ回路４４、４５及び４６がいずれもＬ側端
子に接続されるから、１４ビットの入力信号（２乗和信
号）の下位８ビットが、スイッチ回路４４、４５及び４
６を通して有効数字抽出回路３０の出力信号として出力
される。

【００３８】上記の有効数字抽出回路３０から出力され
た８ビットの信号は、図１の平方根演算回路３１に供給
されてその値の平方根が演算され、８ビットの平方根演
算値とされてビットシフト回路３２へ出力される。ビッ
トシフト回路３２は、図３に示したように、有効数字抽
出回路３０により１４ビットの入力信号の上位８ビット
の信号が抽出されたときには、スイッチング制御信号Ｃ
ＴＬＡがハイレベルであるので、入力された８ビットの
平方根演算値をそのままスイッチ回路５６を通して出力
する。

【００３９】一方、有効数字抽出回路３０により１４ビ
ットの入力信号の上位２ビットが省略されて上位３ビッ
ト目以降の８ビットが抽出されたときには、スイッチン
グ制御信号ＣＴＬＢがハイレベルであるので、ビットシ
フト回路３２は、入力された８ビットの平方根演算値を
１ビット桁下げ回路５１で１ビット桁下げ、すなわち１
／２倍した値を、スイッチ回路５５及び５６をそれぞれ
通して出力する。これは、有効数字抽出回路３０により
有効桁を最大限にとるために、上位２ビットを省略した
ことによる影響を最小限にするためである。

【００４０】例えば、１４ビットの入力信号の値が「２
７０４」であるときは、その上位２ビットは”０”で、
上位３ビット目が”１”であるが、上位８ビットをその
まま出力したときは、その８ビットの平方根演算値は、
「４８」（＝√（２７０４×２⁸／２¹⁴）×２³）で表さ
れる（ただし、ルート内は小数点以下切り捨て、ルート
出力は四捨五入）。

【００４１】これに対し、この実施の形態では、上位２
ビットが”０”で、上位３ビット目が”１”であるの
で、スイッチング制御信号ＣＴＬＢがハイレベルとな
り、有効数字抽出回路３０により上位３ビット目以降の
８ビットが抽出され、それを平方根演算すると、√
｛（２７０４×２⁸／２¹⁴）×２²｝×２³なる値が得ら
れる（前記ｋ＝１の場合）。そして、上位２ビットの省
略分の平方根値√２²を補正するため、ビットシフト回
路３２で１ビット桁下げすることにより、その８ビット
の平方根演算値は、「５２」（＝√｛（２７０４×２⁸
／２¹⁴）×２²｝×２³／２¹）で表される（ただし、ル
ート内は小数点以下切り捨て、ルート出力は四捨五
入）。これは、√２７０４の理論値である「５２」と一
致する。

【００４２】同様に、有効数字抽出回路３０により１４
ビットの入力信号の上位４ビットが省略されて上位５ビ
ット目以降の８ビットが抽出されたときには、スイッチ
ング制御信号ＣＴＬＣがハイレベルであるので、ビット
シフト回路３２は、入力された８ビットの平方根演算値
を２ビット桁下げ回路５２で２ビット桁下げ、すなわち
１／４倍した値を、スイッチ回路５４、５５及び５６を
それぞれ通して出力する。

【００４３】更に、有効数字抽出回路３０により１４ビ
ットの入力信号の上位６ビットが省略されて上位７ビッ
ト目以降の８ビット、すなわち下位８ビットが抽出され
たときには、スイッチング制御信号ＣＴＬＡ、ＣＴＬＢ
及びＣＴＬＣがすべてローレベルであるので、ビットシ
フト回路３２は、入力された８ビットの平方根演算値を
３ビット桁下げ回路５３で３ビット桁下げ、すなわち１
／８倍した値を、スイッチ回路５４、５５及び５６をそ
れぞれ通して出力する。

【００４４】これにより、例えば、１４ビットの入力信
号の値が「４９」であるときは、その上位６ビットはす
べて”０”であるが、上位８ビットをそのまま出力した
ときは、その８ビットの平方根演算値は、「０」（＝√
（４９×２⁸／２¹⁴）×２³）となってしまう（ただし、
ルート内は小数点以下切り捨て、ルート出力は四捨五
入）。

【００４５】これに対し、この実施の形態では、上位６
ビットがすべて”０”のときにはスイッチング制御信号
ＣＴＬＡ、ＣＴＬＢ及びＣＴＬＣがすべてローレベルで
あり、有効数字抽出回路３０により上位６ビットが省略
されて下位８ビットが抽出されるため、それを平方根演
算すると、√｛（４９×２⁸／２¹⁴）×２⁶｝×２³なる
値が得られる（前記ｋ＝３の場合）。そして、上位６ビ
ットの省略分の平方根値√２⁶を補正するため、ビット
シフト回路３２で３ビット桁下げする（すなわち、１／
２³倍する）ことにより、その８ビットの平方根演算値
は、「７」（＝√｛（４９×２⁸／２¹⁴）×２⁶｝×２³
／２³）で表される（ただし、ルート内は小数点以下切
り捨て、ルート出力は四捨五入）。これは、√４９の理
論値である「７」と一致する。

【００４６】このようにして、８ビット入力８ビット出
力の平方根演算回路３１を用いても、ビットシフト回路
３２からは１４ビットの２乗和信号の平方根値、すなわ
ち、前記検波レベル｜Ａ１｜と｜Ａ２｜が略正確な値で
２クロック周期毎に交互に出力されることになる。

【００４７】この検波レベル｜Ａ１｜及び｜Ａ２｜の一
方は、遅延回路２７により２クロック周期遅延されて減
算器２８に供給され、ここでビットシフト回路３２から
出力された遅延されていない検波レベル｜Ａ１｜及び｜
Ａ２｜の他方と減算されることにより、｜Ａ１｜−｜Ａ
２｜（又は｜Ａ２｜−｜Ａ１｜）で表される差信号がト
ラッキング誤差信号として取り出される。

【００４８】この実施の形態によれば、上記のトラッキ
ング誤差信号においても、上記の有効数字抽出の影響を
極小にできる。なぜならば、｜Ａ１｜と｜Ａ２｜の差が
大きときは、大きい方の有効桁の重み付けが大きいし、
｜Ａ１｜と｜Ａ２｜の差が少ないときは（収束時の動作
点）では、両方共に有効桁を最大限活用可能だからであ
る。

【００４９】次に、トラッキング誤差検出特性について
説明する。図４はこの実施の形態によるトラッキング誤
差検出特性を示す。同図において、Ｉはパイロット信号
周波数ｆ２のトラックからパイロット信号周波数ｆ１の
トラックへヘッドを移動させたときのトラッキング誤差
信号を示す。図４から分かるように、このトラッキング
誤差信号はリニアな特性を示し、IIで示すｆ０のトラッ
クの中心線（トラッキングセンタ）付近においても正確
なトラッキング誤差を示している。なお、IIIは振幅変
調した入力信号を示す。

【００５０】これに対し、有効数字抽出とビットシフト
を行わず、単純に１４ビットの２乗和信号の上位８ビッ
トを抽出して、それを平方根演算して得られたトラッキ
ング誤差検出特性は、図５に示す如くになり、特に正確
なトラッキングが要求されるｆ０のトラックの中心線
（トラッキングセンタ）付近において、IVで示すように
トラッキング誤差信号特性が不連続となり、正確なトラ
ッキングが行えない。

【００５１】なお、本発明は上記の実施の形態に限定さ
れるものではなく、回路規模は大きくなるが、スイッチ
回路２２を設けずに、４種類の乗算結果にそれぞれ対応
して２乗回路や平方根演算回路などを設けることも可能
であり、また、２相信号に限らず、３相以上の多相信号
と再生信号とを乗算するようにしてもよい。また、ヘリ
カルスキャン方式の記録再生装置に限らず、ディスク記
録再生装置にも適用可能である。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
Ｍビットの２乗和信号の値の平方根値を、Ｎビット（Ｎ
＜Ｍ）入力でＮビット出力の平方根演算回路を用いて演
算することができるため、従来のような非現実的な平方
根演算回路を用いることなく、既存の安価な素子を用い
て平方根演算回路を構成できる。

【００５３】また、本発明によれば、単純にＭビットの
２乗和信号をＮビットにして平方根演算するのではな
く、Ｍビットの２乗和信号の値からＮビットの有効数字
（有効桁）を抽出してから平方根演算し、それによる補
正をビットシフトしているので、高精度の検波レベルを
得ることができ、よって、高精度のトラッキング誤差信
号を生成することができる。

【００５４】更に、本発明によれば、各回路をディジタ
ル回路で構成することができるため、集積回路化が容易
で、また大量生産可能にできる。

【図面の簡単な説明】

【図１】本発明になるトラッキング誤差検出回路の一実
施の形態のブロック図である。

【図２】図１中の有効数字抽出回路の一例の回路図であ
る。

【図３】図１中のビットシフト回路の一例のブロック図
である。

【図４】本発明の一実施の形態のトラッキング誤差検出
特性等を示す図である。

【図５】従来の一例のトラッキング誤差検出特性等を示
す図である。

【図６】本発明が適用される記録媒体のトラックパター
ンの一例を示す図である。

【図７】従来のトラッキング誤差検出回路の一例のブロ
ック図である。

【図８】従来回路の一例の検波レベルの時間変化を示す
図である。

【符号の説明】

１２〜１５ 乗算器 １６、１７ ２相信号発生回路 １８〜２１ 低域フィルタ（ＬＰＦ） ２２ スイッチ回路 ２３ ２乗回路 ２４ １クロック周期遅延回路 ２５、２８ 加算器 ２７ ２クロック周期遅延回路 ３０ 有効数字抽出回路 ３１ 平方根演算回路 ３２ ビットシフト回路 ４１〜４３ ２入力ＯＲ回路 ４４〜４６ 第１のスイッチ回路 ５１ １ビット桁下げ回路 ５２ ２ビット桁下げ回路 ５３ ３ビット桁下げ回路 ５４〜５６ 第２のスイッチ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １トラックおき毎の所定の情報信号記録
   トラックの両側に隣接するトラックのうち、一方のトラ
   ックには第１のパイロット信号が情報信号と共に記録さ
   れ、他方のトラックには第２のパイロット信号が情報信
   号と共に記録されている記録媒体を走査するヘッドを、
   前記所定の情報信号記録トラックの走査期間中にトラッ
   キングするためにトラッキング誤差信号を生成するトラ
   ッキング誤差検出回路において、 前記第１のパイロット信号と略同一周波数で、互いに位
   相の異なる複数の第１の信号を発生する第１の信号発生
   回路と、 前記第２のパイロット信号と略同一周波数で、互いに位
   相の異なる複数の第２の信号を発生する第２の信号発生
   回路と、 前記複数の第１の信号のそれぞれと前記ヘッドの再生信
   号とを乗算し、それらの乗算結果から直流近傍低域成分
   をそれぞれ取り出す第１の直流近傍低域成分出力手段
   と、 前記複数の第２の信号のそれぞれと前記ヘッドの再生信
   号とを乗算し、それらの乗算結果から直流近傍低域成分
   をそれぞれ取り出す第２の直流近傍低域成分出力手段
   と、 前記第１及び第２の直流近傍低域成分出力手段の各出力
   信号を受け、該第１の直流近傍低域成分出力手段からの
   複数の第１の直流近傍低域成分の値のそれぞれの２乗値
   の和と、該第２の直流近傍低域成分出力手段からの複数
   の第２の直流近傍低域成分の値のそれぞれの２乗値との
   和の値の、Ｍビット（ただし、Ｍは４以上の自然数）の
   ２乗和信号を生成する２乗和信号生成手段と、 前記２乗和信号からＮビット（ただし、ＮはＭより小
   で、２以上の自然数）の有効桁の信号を抽出して出力す
   る有効数字抽出回路と、 前記有効数字抽出回路の出力信号の値の平方根値を演算
   する平方根演算回路と、 前記平方根演算回路から出力された前記Ｎビットの平方
   根演算値と前記有効数字抽出回路の出力信号とを受け、
   前記有効数字抽出回路において前記Ｍビットの２乗和信
   号の最上位ビットからＬビット（ただし、Ｌは０又は偶
   数）省略して上位（Ｌ＋１）ビット目からＮビットの有
   効桁の信号を出力したときに、前記Ｎビットの平方根演
   算値をＬ／２ビット桁下げするビットシフトを行って、
   前記第１のパイロット信号の検波レベルと前記第２のパ
   イロット信号の検波レベルをそれぞれ出力するビットシ
   フト回路と、 前記ビットシフト回路から出力される前記第１及び第２
   のパイロット信号の検波レベルの差信号を生成してトラ
   ッキング誤差信号として出力する差信号生成手段とを有
   することを特徴とするトラッキング誤差検出回路。
2. 【請求項２】 前記有効数字抽出回路は、前記２乗和信
   号の最上位ビットから下位ビット方向へ２ビットずつ論
   理和演算する（Ｍ−Ｎ）／２個の２入力ＯＲ回路と、こ
   れら（Ｍ−Ｎ）／２個の２入力ＯＲ回路に１対１に対応
   して設けられ、前記２入力ＯＲ回路の出力信号によりス
   イッチング制御される（Ｍ−Ｎ）／２個の２入力１出力
   型の第１のスイッチ回路とよりなり、 前記（Ｍ−Ｎ）／２個の第１のスイッチ回路のうちｉ番
   目（ただし、ｉは１，．．．，（Ｍ−Ｎ）／２）の前記
   ＯＲ回路の出力信号によりスイッチング制御されるスイ
   ッチ回路は、一方の入力端子に上位（２ｉ−１）ビット
   目からＮビットの前記２乗和信号が入力され、他方の入
   力端子には前段の第１のスイッチ回路の出力信号又は下
   位Ｎビットの前記２乗和信号が入力され、前記２乗和信
   号の最上位ビットからＬビットがすべて”０”であるこ
   とを前記２入力ＯＲ回路により検出したときは、前記第
   １のスイッチ回路により、前記２乗和信号の最上位ビッ
   トから前記Ｌビット省略して上位（Ｌ＋１）ビット目か
   らＮビットの２乗和信号を出力することを特徴とする請
   求項１記載のトラッキング誤差検出回路。
3. 【請求項３】 前記ビットシフト回路は、前記Ｎビット
   の平方根演算値がそれぞれ入力される（Ｍ−Ｎ）／２個
   の桁下げ回路と、（Ｍ−Ｎ）／２個の２入力１出力型の
   第２のスイッチ回路とよりなり、ｉ番目の前記桁下げ回
   路はｉビットの桁下げを行い、１番目の前記第２のスイ
   ッチ回路は一方の入力端子に前記平方根演算値が入力さ
   れ、２番目から（Ｍ−Ｎ）／２番目の前記第２のスイッ
   チ回路は一方の入力端子に１番目から｛（Ｍ−Ｎ）／
   ２｝−１番目の前記桁下げ回路の出力信号が入力され、
   １番目から｛（Ｍ−Ｎ）／２｝−１番目の前記第２のス
   イッチ回路は他方の入力端子に２番目から（Ｍ−Ｎ）／
   ２番目の前記第２のスイッチ回路の出力信号が入力さ
   れ、（Ｍ−Ｎ）／２番目の前記第２のスイッチ回路の他
   方の入力端子に（Ｍ−Ｎ）／２番目の前記桁下げ回路の
   出力信号が入力され、前記第２のスイッチ回路は前記有
   効数字抽出回路内の前記ＯＲ回路の出力信号によりスイ
   ッチング制御されることを特徴とする請求項１又は２記
   載のトラッキング誤差検出回路。