JP2003317401A - データ記録制御装置 - Google Patents

Abstract

(57)【要約】 【課題】たとえばＤＶＤ（Digital Versatile Disk）
等、データの変調に際して得られる複数の変調候補のう
ちからいずれか１つを選択して記録媒体に記録するデー
タ記録装置に採用して、その記録動作をより高速に制御
することのできるデータ記録制御装置を提供する。 【解決手段】データ記録制御装置は、データフェッチ回
路１１と８−１６変調回路１２とストリームコントロー
ラ１３とＳＲＡＭ１４ａおよび１４ｂとパラレル／シリ
アル（Ｐ／Ｓ）変換回路１５とを備え、これらがクロッ
クに同期してそれぞれの処理を行う。ストリームコント
ローラ１３およびＰ／Ｓ変換回路１５は、ＳＲＡＭ１４
ａおよび１４ｂに対する格納および読み出しを同一の処
理ステップにて行い、データフェッチ回路１１によるデ
ータの取り込みからＰ／Ｓ変換回路１５による変調候補
の読み出しまでの一連の処理が８ステップにて行われ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえば光ディス
ク等、データを変調してこれを記録媒体に記録するデー
タ記録装置について、その記録動作を制御するデータ記
録制御装置に関する。

【０００２】

【従来の技術】近年、コンピュータ上で扱うデータ量が
飛躍的に増大してきたことから、光ディスク等を記録媒
体として用いた大容量のデータ記録装置が普及してきて
いる。こうした大容量のデータ記録装置にデータが記録
される際には、記録対象のデータがそのままではなく、
変調されたデータとして記録されることが多い。そし
て、こうした変調にあっては、記録媒体への記録密度の
向上や直流成分の抑制等を意図する工夫が織り込まれて
いることがある。

【０００３】たとえば、記録媒体としてＤＶＤ−Ｒ（Di
gital Versatile Disk-Recordable）等のディスクを用
いるＤＶＤ記録装置においては、データの記録は以下の
ように行われる。なお、本明細書においては、上記ＤＶ
Ｄ−Ｒ等、データを記録可能な記録媒体であるＤＶＤを
単に「ＤＶＤ」とよぶことにする。

【０００４】こうしたＤＶＤに対するデータの記録に際
してはまず、図４に示すように、記録対象のデータ（メ
インデータ）が２０４８バイト単位に分割され、その先
頭に１２バイトのヘッダが、またその末尾に４バイトの
誤り検出符合（ＥＤＣ；Error Detection Code）が付加
される。このメインデータにヘッダおよびＥＤＣを加え
た２０６４バイトのデータは、データセクタとよばれ、
１７２バイト×１２行を単位とするデータとして扱われ
る。

【０００５】さらに上記データセクタは、図５に示すよ
うに、連続する１６個、すなわち１７２バイト×１９２
行が１つのブロックとして扱われる。このブロックに対
して、１６行の外パリティ（ＰＯ；Outer Code Parity
）と１０列の内パリティ（ＰＩ；Inner Code Parity
）とが誤り訂正符号（ＥＣＣ；Error Correction Cod
e）として生成付加される。こうしてＰＯおよびＰＩが
生成付加された１８２バイト×２０８行のデータは、Ｅ
ＣＣブロックとよばれる。

【０００６】そして、図６に示すように、上記生成付加
された１６行のＰＯが１行ずつ、ＰＩの付加された各デ
ータセクタの１２行のあとに、順次移動される。こうし
て生成された１８２バイト×１３行のデータは、記録セ
クタとよばれる。

【０００７】このようにして得られる記録セクタの各デ
ータには変調が施されて、それら各データに対応する変
調データが生成される。そして、これら変調データが記
録媒体であるＤＶＤに書き込まれる。

【０００８】このとき上記各データに施される変調は、
次のようにして行われる。まず、１バイト、すなわち８
ビットのデータが、変換テーブルで対応づけられた１６
ビットのデータに変換される（テーブル変換される）。
このテーブル変換された１６ビットのデータは、そのな
かに含まれる各ビットデータについて「１」と「１」と
の間の「０」の連続数が２以上１０以下になっている。
そしてさらに、このテーブル変換された１６ビットのデ
ータには、ＮＲＺＩ（Non Return to Zero Invert ）変
換が施される。ＮＲＺＩ変換は、変換対象である１６ビ
ットのデータの各ビットの値を、その直前の値に「１」
が現れるごとに変換対象のビットの値を反転する変換で
ある。こうして、変換テーブルを用いたテーブル変換お
よびＮＲＺＩ変換を経て、８ビットのデータが８−１６
変調されて１６ビットの変調データに変調される。

【０００９】ところで、上記８−１６変調のテーブル変
換に際しては、複数の変換テーブルが用いられる。それ
ら複数の変換テーブルには、それぞれ番号が付与されて
いる。そして、これら変換テーブルでは、与えられた８
ビットのデータに対応した１６ビットのデータの指定と
併せて、それに続く８ビットのデータに対して用いる変
換テーブルの番号（ＮＳＴ；Next State）の指定がなさ
れる。こうして、１つの８ビットデータに対応する１６
ビットデータが指定されるごとに順次、ＮＳＴが指定さ
れるため、一連のデータ列に対するテーブル変換、そし
て８−１６変調が連鎖的に行われ、それに対応する一連
の変調データ列が得られる。

【００１０】ただし、上記ＮＳＴは、変調対象の８ビッ
トのデータのテーブル変換が完了した直後においては一
意的に定められず、複数のＮＳＴが指定される場合があ
る。

【００１１】ここで、以下の記述においては、１つの８
ビットのデータに対して、テーブル変換とＮＲＺＩ変換
とを施して、それに対応する１６ビットのデータを得る
ことを「８−１６変調する」または単に「変調」すると
いうことにする。また、この変調して得られる１６ビッ
トのデータのうち、実際にＤＶＤへの書き込みが行われ
るものを「変調データ」とよび、変調されて得られたも
ののＤＶＤへの書き込みが行われるか否か決定されてい
ないものは「変調候補」とよんで区別することにする。

【００１２】図７は、ＮＳＴが一意的に定められない場
合に、一連のデータ列が変調されて変調候補としてのデ
ータ列が生成される様子を例示する説明図である。図７
において、図７（ａ）に示した一連のデータ列に変調を
施して得られる一連の変調候補（ストリーム）が図７
（ｂ）に示されている。なお、図７（ｂ）の各変調候補
の下に記したカッコの中の数字は、テーブル変換によっ
て得られたＮＳＴの数を示している。

【００１３】この場合、データＡを変調して変調データ
Ａが得られるとともにＮＳＴが２つ指定されている。そ
のため、つぎのデータＢ１に対する変調に際しては２つ
の変換テーブルが用いられて、変調候補Ｂ１ｘと変調候
補Ｂ１ｙとが得られる。このとき、これら変調候補Ｂ１
ｘと変調候補Ｂ１ｙとに対応して指定されているＮＳＴ
の数はそれぞれ１つである。したがって、データＢ２を
変調する際には、変調候補Ｂ１ｘと変調候補Ｂ１ｙとに
対応して指定されたＮＳＴがそれぞれ用いられ、変調候
補Ｂ２ｘと変調候補Ｂ２ｙとが得られる。ここでも、こ
れら変調候補Ｂ２ｘと変調候補Ｂ２ｙとに対応してＮＳ
Ｔがそれぞれ１つずつ指定されている。

【００１４】このように、１つのデータに対して２つの
ＮＳＴが指定される場合、複数段にわたって変調候補が
生成され、結果的に、変調候補Ｂ１ｘを起点とするスト
リームＸと変調候補Ｂ１ｙを起点とするストリームＹと
の別々の変調候補のデータ列が生成される。

【００１５】ここで、データＢｎの変調に対してストリ
ームＸに連鎖する変調候補Ｂｎｘが指定されるとともに
ＮＳＴが２つ指定されている場合について考える。この
場合、ストリームＸ、ストリームＹに続いて３つ、また
は４つの変調候補が得られることになる。したがって、
つぎのデータＣ１を変調して変調候補を得るのに先立っ
て、それ以前に生成されたストリームＸおよびストリー
ムＹについて、その一方を有効とし他方を無効とする判
断をし、得られる変調候補が２つとなるように絞り込み
の処理を行う。ここでの判断は、ストリームＸおよびス
トリームＹについて、それぞれディスク媒体に書き込む
ための信号として含まれる直流成分を、たとえばＤＳＶ
（Digital Sum Variation ）値等により算出して、この
算出されたＤＳＶ値等の変換パラメータを参照していず
れか一方のストリームを有効とする。ここで、変換パラ
メータとなるＤＳＶ値は、１つの８ビットデータが１６
ビットデータに変換される毎に逐次算出される値であ
り、データの変換処理が行われていくのにしたがって順
次積算されていく。したがって、ストリームＸ、ストリ
ームＹのいずれのストリームを有効にするかという判断
は、そのストリームの末尾に位置するデータ（データＢ
ｎｘ、データＢｎｙ）が変調されたときに得られたＤＳ
Ｖ値を参照して行うことができる。

【００１６】そして、絞り込み処理の結果、ストリーム
Ｘが有効となった場合、このストリームＸに含まれる変
調候補Ｂ１ｘ〜Ｂｎｘが変調データとして確定される。
この結果、８ビットデータから１６ビットデータへの変
調処理毎に生成されてきた２つの変調候補のうち、１つ
が変調データとして確定されることになる。

【００１７】一方、無効と判断されたストリームには、
これを認識することができるようにする。たとえば、ス
トリームＹが無効と判断された場合、ストリームＹの先
頭の変調候補Ｂ１ｙに所定のデータを書き込む（マーク
を付ける）ことで、ストリームＹが無効とされたことが
認識できるようになる。こうして、変調候補Ｃ１ｘ０と
変調候補Ｃ１ｘ１の２つになるとともに、ストリームＸ
を構成する変調候補列Ｂ１ｘ〜Ｂｎｘが、データ列Ｂ１
〜Ｂｎの変調データとして確定する。

【００１８】このようにＤＶＤ記録装置においては、記
録対象のデータを８−１６変調する際に、記録媒体に記
録される変調候補として上記２つのストリームが生成さ
れることになる。そのため、こうした記録動作を制御す
るデータ記録制御装置としては、それら２つのストリー
ムを記憶しておき、それらが変調データとして確定した
ものから順次出力処理する機能が必要となる。

【００１９】図８は、こうした処理を行うデータ記録制
御装置の回路構成例を示したものである。図８に示され
るように、このデータ記録制御装置は、データフェッチ
回路４１と８−１６変調回路４２とストリームコントロ
ーラ４３とＳＲＡＭ（スタティックランダムアクセスメ
モリ）４４とパラレル／シリアル（Ｐ／Ｓ）変換回路４
５とを有して構成されている。そして、これらの回路構
成要素が、以下のように機能することによって、上記必
要とされる処理がなされる。

【００２０】まず、データフェッチ回路４１が８ビット
のデータを取り込む。この取り込まれた８ビットのデー
タを、８−１６変調回路４２が、そのときのＮＳＴにて
指定されている変換テーブルを用いて変調する。このと
き、上述のように、通常は２つのストリームに対する２
つのデータが変調候補として生成される。

【００２１】つづいて、ストリームコントローラ４３
は、８−１６変調回路４２から２つの変調候補を取り込
み、取り込んだ変調候補を自身のラッチ回路に格納する
とともに、メモリアクセス回路４６を介してＳＲＡＭ４
４に格納する。また、ストリームコントローラ４３は、
先の図７を参照して説明したように、変調候補を２つに
絞り込む処理が必要となった場合、ＤＳＶ値等の変換パ
ラメータを参照して、読み出した変調候補から１つを選
択して変調データを確定する。そして、変調データとし
て確定されなかった変調候補にマークを付与するべく、
メモリアクセス回路４６を介してマークを書き込む。な
お、８−１６変調回路４２およびストリームコントロー
ラ４３には、２つ〜４つの変調候補およびこれらのＤＳ
Ｖ値を格納するだけのラッチ回路が内蔵される。

【００２２】また、このＳＲＡＭ４４には、たとえば、
所定の記憶容量を有する２つのリングバッファが設けら
れる。

【００２３】そして、Ｐ／Ｓ変換回路４５は、ストリー
ムコントローラ４３にて確定された変調データおよびこ
れと並列に生成された変調候補からなる２つのデータを
ＳＲＡＭ４４から読み出し、変調データとして確定して
いる方のデータをＰ／Ｓ変換してシリアルに出力する。
ここで、Ｐ／Ｓ変換回路４５がＳＲＡＭ４４からデータ
を読み出すまでには読み出される２つの変調候補のうち
のいずれかが変調データとして必ず確定されているよう
に、ＳＲＡＭ４４はその内部に設けられた２つのリング
バッファの記憶領域の容量が十分確保されるようにして
いる。

【００２４】こうしたＤＶＤ記録装置におけるデータ記
録制御装置としての一連の処理は、通常、ＤＶＤから読
み出される同期信号に基づいて生成したクロックに同期
して行われる。そして、上記変調データもそのクロック
に同期して１ビットずつ出力される。したがって、１つ
の８ビットのデータを記録するためには、それを変調し
て得られた１６ビットの変調データを１６個のビットパ
ルス列として出力するための１６クロックの時間が必要
となる。すなわち、１つの８ビットのデータについて、
データフェッチ回路４１のデータのフェッチからＰ／Ｓ
変換回路４５のＳＲＡＭ４４からの変調候補の読み出し
までの処理が、上記１６クロック以内にて完了している
必要がある。

【００２５】図９は、上記データ記録制御装置の処理
を、クロックに同期させた処理ステップ単位で表して例
示した図である。なお、ここでは、１つの変調データか
ら２つのＮＳＴが得られるものとする。

【００２６】すなわちまず、ステップ１にて、データフ
ェッチ回路４１がデータの取り込みを行う。つづいてス
テップ２では、８−１６変調回路が、指定されている変
換テーブルを用いて取り込まれたデータをテーブル変換
し、得られた２つの変調候補をストリームコントローラ
４３に出力する。つづいて、ストリームコントローラ４
３は、ステップ３およびステップ４にて、自身のラッチ
回路に格納するとともに、それら２つの変調候補をＳＲ
ＡＭ４４に格納する。さらに、ストリームコントローラ
４３は、ステップ５およびステップ６にて、それら２つ
の変換候補を含む複数のストリームのなかからいずれか
１つを変調データとして選択する。そして、それにつづ
くステップ７にて、その結果無効とされたストリームに
マークを付加する。さらに、ストリームコントローラ４
３は、ステップ８にて、変調を連鎖的に行うために必要
となる各種の演算等を行う。最後に、ステップ９および
ステップ１０にて、Ｐ／Ｓ変換回路４５がＳＲＡＭ４４
から２つのデータを読み出す。

【００２７】

【発明が解決しようとする課題】ところで、上記ＤＶＤ
記録装置については、動作速度の向上が切望されてい
る。特に、ＤＶＤ記録装置が、大容量のデータ記録の用
途に使われる場合には、こうした動作速度の向上に対す
る要求はいっそう切実なものとなる。そして、そのため
には、上述したデータ記録制御装置の一連の処理がより
高速に行われることが望ましい。

【００２８】こうした、データ記録制御装置の処理速度
の向上を意図して、上記一連の処理の動作周波数を高く
することが行われている。しかし、これら各処理は、ハ
ードウェアの論理回路構成上、高速化することが困難と
なっている。そして、このことがデータ記録制御装置の
処理速度の向上に対する制限となっている。

【００２９】また一方、上記ビットパルス列の出力処理
の動作周波数のみを高くしたとしても、データフェッチ
回路４１がデータを読み出してからＰ／Ｓ変換回路４５
がＳＲＡＭ４４からデータを読み出すまでの処理速度が
それに追従できない場合には、それら一連の処理が円滑
になされないことになる。

【００３０】本発明は、上記実情に鑑みてなされたもの
であり、その目的は、たとえば上述したＤＶＤ等、デー
タの変調に際して得られる複数の変調候補のうちからい
ずれか１つを選択して記録媒体に記録するデータ記録装
置に採用して、その記録動作をより高速に制御すること
のできるデータ記録制御装置を提供することにある。

【００３１】

【課題を解決するための手段】この発明は、入力データ
に対して所定の変調処理を施して変調データを生成する
データ記録制御装置であって、前記入力データに対して
前記変調処理を施して複数の変調候補を生成する変調回
路と、前記変調回路から前記複数の変調候補を取り込
み、変換パラメータに基づき前記複数の変調候補のうち
から１つを選択して変調データを決定する選択回路と、
前記変調回路から前記複数の変調候補を取り込み、これ
ら複数の変調候補を所定のクロックに同期した処理ステ
ップの同一ステップにて格納する複数のメモリと、前記
複数のメモリに格納された複数の変調候補を読み出し、
これら複数の変調候補のうちから前記選択回路で決定さ
れた前記変調データを選択的に出力する出力回路と、を
備えたことで、たとえばＤＶＤ等、データの変調に際し
て得られる複数の変調候補のうちからいずれか１つを選
択して記録媒体に記録するデータ記録装置に採用して、
その記録動作をより高速に制御することを可能とする。

【００３２】

【発明の実施の形態】以下、本発明にかかるデータ記録
制御装置をＤＶＤ記録装置に適用した一実施の形態につ
いて図１〜図３を使って説明する。

【００３３】図１は、このデータ記録制御装置の回路構
成例を示したものである。図１に示されるように、この
データ記録制御装置は、データフェッチ回路１１と８−
１６変調回路１２とストリームコントローラ１３とＳＲ
ＡＭ１４ａおよび１４ｂとパラレル／シリアル（Ｐ／
Ｓ）変換回路１５とを有して構成されている。このデー
タ記録制御装置の構成も、先に図８に示した回路と概略
において同じであるが、本実施の形態では２つのＳＲＡ
Ｍ１４ａおよび１４ｂを備えている点に特徴がある。

【００３４】そしてこれら各回路構成要素が、基本的に
は先に図８に示したデータ記録制御装置と同様に機能す
る。

【００３５】すなわちまず、データフェッチ回路１１が
８ビットのデータをフェッチする。このフェッチされる
８ビットのデータを、８−１６変調回路１２が、そのと
きの変換パラメータとしてのＮＳＴにて指定されている
変換テーブルを用いて変調する。このとき、通常は２つ
のストリームに対する２つのデータが変調候補として出
力されるのは、先に図８にて例示したデータ記録制御回
路と同様である。

【００３６】つづいて、ストリームコントローラ１３は
これら２つのデータを受けて、これらをそれぞれのＮＳ
Ｔを指定したストリームの末尾に付加すべく、それら２
つのストリームに対応して各別に設けられたＳＲＡＭ１
４ａおよび１４ｂの所定の領域にそれぞれ格納する。こ
れらＳＲＡＭ１４ａおよび１４ｂに、それぞれ連鎖的に
定められる２つのストリームが格納される処理は、たと
えば、所定の記憶容量を有する２つのリングバッファを
設けることで実現することができる。

【００３７】そして、Ｐ／Ｓ変換回路１５は、ＳＲＡＭ
１４ａおよび１４ｂから次段の回路に出力すべき２つの
データを読み出し、変調データとして確定している方の
データをＰ／Ｓ変換してこれをビットパルス列として出
力する。ここで、変調データとして確定している方のデ
ータとは、８−１６変調回路１２にて生成される２つの
変調候補のうちから先の図７に示した変調候補の絞り込
みの処理によって得られた１つのデータのことである。
そして、Ｐ／Ｓ変換回路１５では、たとえば、変調デー
タを確定する際に付されるマークに基づいて、ＳＲＡＭ
１４ａまたは１４ｂから読み出した２つのデータのう
ち、変調データとして確定している方のデータを選択的
にパラレル／シリアル変換する。また、Ｐ／Ｓ変換回路
１５がＳＲＡＭ１４ａ、１４ｂから出力対象となるデー
タを読み出すまでには、読み出される２つの変調候補の
うちのいずれかが変調データとして必ず確定されている
ようにしている。そのため、ＳＲＡＭ１４ａおよび１４
ｂはそれぞれリングバッファとしての記憶容量が十分確
保されるように設けられている。

【００３８】そして、ＤＶＤ記録装置におけるデータ記
録制御装置としての上記一連の処理は、ＤＶＤの回転に
ともなって検出される同期信号に基づいて生成したクロ
ックに同期した処理ステップにしたがって行われる。

【００３９】図２は、上記データ記録制御装置の各処理
を、与えられたクロックに同期させた処理ステップ単位
で表して例示した図である。すなわちまず、ステップ１
にて、当該データ記録制御装置に外付けされるＤＲＡＭ
（図示略）からデータの取り込みを行う。つづいてステ
ップ２では、８−１６変調回路が、その時点で指定され
ている２つの変換テーブルを用いて、読み出されたデー
タをテーブル変換し、得られた２つの変調候補をストリ
ームコントローラ１３に出力する。つづいて、ステップ
３にて、ストリームコントローラ１３がそれら２つの変
調候補をＳＲＡＭ１４ａおよび１４ｂに格納する。ここ
で、これら２つの変調候補を同一の処理ステップにて所
定の領域に格納することができるのは、２つのＳＲＡＭ
１４ａおよび１４ｂを設けて２つの変調候補の格納処理
を並行してできるようにしたためである。つづくステッ
プ４およびステップ５にて、変調候補の絞り込みの処理
が必要な場合、それら２つの変調候補を含むストリーム
のいずれを変調データとして選択するかを判断する。つ
づくステップ６にて、その結果無効とされたストリーム
にマークを書き込む。そして、ステップ７にて、変調を
連鎖的に行うために必要となる各種の演算等を行う。最
後に、ステップ８にて、ＳＲＡＭ１４ａおよび１４ｂか
ら出力対象となる２つのデータを読み出す。ここでも、
これら２つのデータを同一の処理ステップにて所定の領
域から読み出すことができるのは、２つのストリームに
対して各別のＳＲＡＭ１４ａおよび１４ｂを設けて２つ
の変調候補の読み出し処理を並行してできるようにして
いるためである。

【００４０】なお、このＳＲＡＭ１４ａおよび１４ｂ
は、互いに同一のアドレスマップを有している。そのた
め、これらＳＲＡＭ１４ａおよび１４ｂに対してデータ
の格納および読み出しを行うためのアドレスが１つの回
路にて同時に生成可能となり、アドレス生成に必要とな
る回路構成をより簡素なものとしている。

【００４１】このような処理ステップを経て、このデー
タ記録制御回路では、データフェッチ回路１１へのデー
タの取り込みからＰ／Ｓ変換回路１５による変調候補の
読み出しまでの処理が、８ステップにて行われる。

【００４２】こうして、本実施の形態のデータ記録制御
回路では、８ステップにて上記一連の処理を可能にして
いることに加えて、さらに、連続する２つのデータを並
行して処理するパイプライン化が可能なように構成して
いる。これにより、同回路では上記一連の処理を実効的
には４ステップにて行うことができるようになってい
る。

【００４３】図３はこうしたパイプライン化によって、
データｉおよびそれに続く連続データに対する上記一連
の処理がなされる様子について示す図である。なお、図
３において、四角で囲まれている数字は上述した処理ス
テップに対応した数字を示しており、そのなかで二重の
四角で囲まれている数字はＳＲＡＭ１４ａおよび１４ｂ
に対するアクセスがなされる処理ステップを示してい
る。

【００４４】図３に示されるように、このデータ記録制
御回路はまず、タイミングｔ０〜ｔ４の期間にデータｉ
に対する上記処理ステップ１〜４の処理を行う。つづい
て、同回路は、タイミングｔ４〜ｔ５の期間にデータｉ
に対する処理ステップ５の処理を行うとともに、それと
並行してデータ（ｉ＋１）に対する処理ステップ１の処
理を行う。さらに、同回路は、タイミングｔ５〜ｔ６の
期間にデータｉに対する処理ステップ６の処理を行うと
ともに、それと並行してデータ（ｉ＋１）に対する処理
ステップ２の処理を行う。こうして、２つのデータｉお
よびデータ（ｉ＋１）に対する処理が並行して順次行わ
れ、タイミングｔ４〜ｔ８の期間にデータｉに対する上
記処理ステップ５〜８の処理が行われるとともに、デー
タ（ｉ＋１）に対する処理ステップ１〜４の処理が行わ
れる。同様に、タイミングｔ８〜ｔ１２の期間にデータ
（ｉ＋１）に対する処理ステップ５〜８の処理が行われ
るとともに、データ（ｉ＋２）に対する処理ステップ１
〜４の処理が行われる。

【００４５】ここで、ストリームコントローラ１３やＰ
／Ｓ変換回路等、互いに異なる回路からのＳＲＡＭ１４
ａおよび１４ｂに対するアクセスは同時にはできない。
その点、上記一連の処理では、ＳＲＡＭ１４ａおよび１
４ｂに対するアクセスを排他的に行うようにすること
で、上記パイプライン化した処理が実現されている（図
３の二重四角の処理ステップ参照）。

【００４６】このようにしてパイプライン化して処理す
ることによって、このデータ記録制御装置は、１つのデ
ータあたり８ステップかかる上記一連の処理を実効的に
４ステップにて行っている。

【００４７】さらに、このデータ記録制御装置は、先の
図２に示したデータの取り込みからＰ／Ｓ変換回路１５
へのデータの読み出しまでの一連の処理を動作周波数ｆ
１にて行うとともに、またＰ／Ｓ変換回路１５によるビ
ットパルス列の出力処理を動作周波数ｆ２にて行ってい
る。そして、動作周波数ｆ２が動作周波数ｆ１の４逓倍
となるように、すなわちこれら２つの動作周波数ｆ１お
よびｆ２の間にｆ２ ＝ ４ × ｆ１の関係が成り立
つようにしている。

【００４８】このようにして、ビットパルス列の出力処
理の動作周波数ｆ２を、４ステップかけて行われる８−
１６変調を含む上記一連の処理の動作周波数ｆ１の４倍
に設定することにより、Ｐ／Ｓ変換回路１５における変
調候補の読み出しとビットパルス列の出力とが過不足な
く行われるようになる。

【００４９】以上説明したように、本実施の形態にかか
るデータ記録制御装置によれば、以下のような効果を得
ることができるようになる。

【００５０】（１）データの変調に際して生成される２
つのストリームに対して、これを記憶しておくための記
憶領域として各別にＳＲＡＭ１４ａおよび１４ｂを備え
るようにしている。そのため、それら２つのストリーム
にそれぞれ含まれる変調候補を同一の処理ステップにて
格納および読み出しを行うことができるようになる。こ
れにより、データフェッチ回路１１によるデータの取り
込みからＰ／Ｓ変換回路１５によるＳＲＡＭ１４ａおよ
び１４ｂからのデータの読み出しまでの一連の処理を、
従来より少ない８つの処理ステップにて実行することが
できるようになる。

【００５１】（２）ＳＲＡＭ１４ａおよび１４ｂは、互
いに同一のアドレスマップを有している。そのため、こ
れらＳＲＡＭ１４ａおよび１４ｂに対するアクセスのた
めのアドレスが１つの回路にて同時に生成可能となり、
アドレス生成に必要となる回路構成をより簡素なものに
することができる。

【００５２】（３）連続する２つのデータに対して、デ
ータフェッチ回路１１によるデータの取り込みからＰ／
Ｓ変換回路１５によるＳＲＡＭ１４ａおよび１４ｂから
のデータの読み出しまでの一連の処理をパイプライン化
して行うようにしている。このため、上記８つの処理ス
テップを実効的に４ステップにて行うことができるよう
になる。

【００５３】（４）Ｐ／Ｓ変換回路１５を備えることに
より、上記一連の処理によって得られる変調データを、
その処理速度に応じてビットパルス列として途切れるこ
となく適切に出力することができるようになる。

【００５４】（５）Ｐ／Ｓ変換回路１５によるビットパ
ルス列の出力処理の動作周波数ｆ２を、上記一連の処理
の動作周波数ｆ１の４倍に設定している。このため、Ｐ
／Ｓ変換回路１５からのビットパルス列の出力を高速に
行うことができるだけでなく、動作周波数ｆ２を高くす
る場合であれ、動作周波数ｆ１で動作する上記一連の処
理に対する時間的余裕が増大するようになる。そしてこ
の場合、Ｐ／Ｓ変換回路１５におけるデータ読み出しと
ビットパルス列の出力とが過不足なく行われるようにな
る。また、動作周波数ｆ２を動作周波数ｆ１の４逓倍に
設定することにより、それら動作周波数ｆ１およびｆ２
を供給するクロック回路を簡素に構成することができる
ようになる。

【００５５】なお、上記実施の形態は以下のように変更
して実施してもよい。

【００５６】・上記実施の形態においては、ＳＲＡＭ１
４ａおよび１４ｂは互いに同一のアドレスマップを有し
ている場合について説明したが、必ずしもこの構成に制
限されるものではない。上記ＳＲＡＭ１４ａおよび１４
ｂが、互いに同じアドレスマップを有していなくても、
同一の処理ステップにてアクセス可能に設けられていさ
えすればよい。

【００５７】・上記実施の形態においては、連続する２
つのデータに対して、データフェッチ回路１１によるデ
ータの取り込みからＰ／Ｓ変換回路１５によるＳＲＡＭ
１４ａおよび１４ｂからの変調候補の読み出しまでの一
連の処理をパイプライン化して処理する場合について説
明したが、必ずしもこの構成とする必要はない。上記パ
イプライン処理の実施は任意である。たとえば、パイプ
ライン化して処理することなく上記一連の処理を８ステ
ップにて行う場合であっても、上記ビットパルス列の出
力処理の動作周波数を上記一連の処理の動作周波数の２
逓倍にすることができる。そしてこの場合も、Ｐ／Ｓ変
換回路１５における変調候補の読み出しとビットパルス
列の出力とが過不足なく行われるようになる。

【００５８】・上記実施の形態においては、同一の処理
ステップにてアクセス可能な記憶領域として２つのＳＲ
ＡＭ１４ａおよび１４ｂを備える場合について例示した
が、必ずしもこの構成に制限されるものではない。たと
えば、２つのＳＲＡＭ１４ａおよび１４ｂに代えて、複
数の記憶領域に同時にアクセス可能なマルチポートＳＲ
ＡＭを用いてもよい。また、記憶領域として用いる半導
体メモリとして、必ずしもＳＲＡＭを用いる必要もな
い。これらＳＲＡＭに代えて、複数の所望の記憶領域に
同一の処理ステップにて、かつ、所望の動作周波数にて
アクセス可能な任意のメモリを用いてよい。

【００５９】・上記実施の形態においては、Ｐ／Ｓ変換
回路１５によるビットパルス列の出力処理の動作周波数
ｆ２を、上記一連の処理の動作周波数ｆ１の４逓倍に設
定する場合について例示したが、必ずしもこの構成に限
定されるものではない。動作周波数ｆ２は動作周波数の
２逓倍でもよいし、また必ずしも逓倍とする必要もな
い。要は、Ｐ／Ｓ変換回路１５における変調候補の読み
出しとビットパルス列の出力とが過不足なく行われるよ
うに、それら動作周波数ｆ１およびｆ２の比を設定すれ
ばよい。

【００６０】・上記実施の形態においては、データ記録
制御装置として変調データをビットパルス列に変換する
ためのＰ／Ｓ変換回路１５を備えるようにしたが、これ
を同データ記録制御装置内に備える必要は必ずしもな
い。このＰ／Ｓ変換回路をデータ記録制御装置の外部に
設けて、これをこのデータ記録制御装置と協働して機能
するように構成してもよい。

【００６１】・上記実施の形態においては、ＤＶＤを記
録媒体として用いるデータ記録装置の記録動作を制御す
るデータ記録制御装置について説明したが、必ずしもこ
の構成に限定されるものではない。上記ＤＶＤに限ら
ず、データの変調に際して得られる複数の変調候補のう
ちからいずれか１つを記録媒体に記録するデータ記録装
置に用いるデータ記録制御装置についても、本発明を適
用することができる。

【００６２】

【発明の効果】本願発明によれば、データの変調に際し
て得られる複数の変調候補に対応して複数のメモリを設
けることで、複数の変調候補の格納を同一の処理ステッ
プで行うことができるとともに、変調候補の読み出しを
同一の処理ステップで行うことができる。これにより、
変調データの生成から変調データの記録制御までの一連
の処理をより高速に行うことができる。

【図面の簡単な説明】

【図１】本発明にかかるデータ記録制御装置の一実施の
形態について、その回路構成を処理の流れとともに例示
するブロック図。

【図２】同実施の形態における一連の処理の流れをクロ
ックに同期した処理ステップとして例示する図。

【図３】上記一連の処理をパイプライン化して処理する
処理手順を例示する説明図。

【図４】ＤＶＤのデータセクタについての説明図。

【図５】ＤＶＤのＥＣＣブロックについての説明図。

【図６】ＥＣＣブロックの行入れ替えおよび記録セクタ
についての説明図。

【図７】ＤＶＤの８−１６変調におけるストリームの生
成について例示する図。

【図８】従来のＤＶＤのデータ記録制御装置について、
その回路構成を処理の流れとともに例示するブロック
図。

【図９】従来のＤＶＤのデータ記録制御装置における一
連の処理の流れをクロックに同期した処理ステップとし
て例示する図。

【符号の説明】

１１…データフェッチ回路、１２…変調回路としての８
−１６変調回路、１３…選択回路としてのストリームコ
ントローラ、１４ａ、１４ｂ…メモリとしてのＳＲＡ
Ｍ、１５…出力回路としてのパラレル／シリアル（Ｐ／
Ｓ）変換回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5D044 AB05 AB07 BC02 CC06 DE02 DE03 DE12 DE54 GL01 GL20 GL22

Claims (6)

【特許請求の範囲】
1. 【請求項１】入力データに対して所定の変調処理を施し
   て変調データを生成するデータ記録制御装置であって、 前記入力データに対して前記変調処理を施して複数の変
   調候補を生成する変調回路と、 前記変調回路から前記複数の変調候補を取り込み、変換
   パラメータに基づき前記複数の変調候補のうちから１つ
   を選択して変調データを決定する選択回路と、 前記変調回路から前記複数の変調候補を取り込み、これ
   ら複数の変調候補を所定のクロックに同期した処理ステ
   ップの同一ステップにて格納する複数のメモリ と、前記複数のメモリに格納された複数の変調候補を読
   み出し、これら複数の変調候補のうちから前記選択回路
   で決定された前記変調データを選択的に出力する出力回
   路と、を備えたことを特徴とするデータ記録制御装置。
2. 【請求項２】請求項１に記載のデータ記録制御装置にお
   いて、 前記複数のメモリの各々に対応し、各メモリに対するデ
   ータの入出力を制御する複数のアクセス回路をさらに備
   えたことを特徴とするデータ記録制御装置。
3. 【請求項３】請求項１に記載のデータ記録制御装置にお
   いて、 前記複数のメモリは、互いに等しい記憶容量を有し、同
   一のアドレスマップが設定されることを特徴とするデー
   タ記録制御装置。
4. 【請求項４】請求項１に記載のデータ記録制御装置にお
   いて、 前記出力回路は、前記複数のメモリから読み出したデー
   タをシリアルに変換して出力し、前記変調回路および前
   記選択回路の動作周波数の逓倍の動作周波数にてデータ
   の出力を行うことを特徴とするデータ記録制御装置。
5. 【請求項５】入力データに対して所定の変調処理を施し
   て変調データを生成するデータ記録制御装置において、 前記入力データに対して前記変調処理を施して複数の変
   調候補を生成する変調回路と、前記変調回路から前記複
   数の変調候補を取り込み、変換パラメータに基づき前記
   複数の変調候補のうちから１つを選択して変調データを
   決定する選択回路と、 互いにアドレスの異なる複数の記憶領域に対して同時に
   アクセス可能に設定され、前記変調回路から前記複数の
   変調候補を取り込んで、これら複数の変調候補を所定の
   クロックに同期した処理ステップの同一ステップにて格
   納する複数のメモリと、 前記メモリに格納された前記複数の変調候補を読み出
   し、これら複数の変調候補のうちから前記選択回路で決
   定された変調データを選択的に出力する出力回路と、を
   備えたことを特徴とするデータ記録制御装置。
6. 【請求項６】請求項５に記載のデータ記録制御装置にお
   いて、 前記出力回路は、前記メモリから読み出したデータをシ
   リアルに変換して出力し、前記変調回路および前記選択
   回路の動作周波数の逓倍の動作周波数にてデータの出力
   を行うことを特徴とするデータ記録制御装置。