JPH08222713A - 高容量キャパシタの製造方法 - Google Patents

高容量キャパシタの製造方法

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JPH08222713A
JPH08222713A JP7311822A JP31182295A JPH08222713A JP H08222713 A JPH08222713 A JP H08222713A JP 7311822 A JP7311822 A JP 7311822A JP 31182295 A JP31182295 A JP 31182295A JP H08222713 A JPH08222713 A JP H08222713A
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Abstract

(57)【要約】 【課題】 高容量キャパシタの製造方法を提供する。 【解決手段】 スタック構造の下部ストレージノード３
８ａの表面に第１ＨＳＧ膜４０および第２ＨＳＧ膜４８
が形成されている高容量キャパシタを製造する方法にお
いて、ストレージノード３８ａの上部に位置する第１Ｈ
ＳＧ膜４０を保護する絶縁膜を形成する段階を含む。こ
れにより、下部ストレージノード３８ａの上部に形成さ
れた第１ＨＳＧ膜４０を絶縁膜で保護することで、下部
ストレージノード３８ａ自体およびその上部に形成され
た第１ＨＳＧ膜４０は下部ストレージノード３８ａの周
りに形成されたＨＳＧ膜をエッチバックする段階で損傷
を受けない。従って、キャパシタの容量の減少が防げ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
さらに詳細にはスタック構造の下部ストレージノード上
に半球形グレン（以下、「ＨＳＧ」という）膜の形成さ
れたキャパシタの製造方法において、下部ストレージノ
ードの上部に形成されたＨＳＧ膜が損傷されず、かつ下
部ストレージ電極を除いた基板の全面に形成されたＨＳ
Ｇ膜が取り除かれ得る高容量キャパシタの製造方法に関
する。
【０００２】
【従来の技術】キャパシタの構造と原理は簡単である。
キャパシタの構造は互いに向かい合う二つの金属板とそ
の間に挿入される絶縁体（一般的に誘電体と言う）とよ
りなる。現在、半導体装置においてキャパシタが重要と
されている理由はキャパシタが電荷を貯蔵し得るためで
ある。我々が使用しているデータは大抵０または１の形
態で表される。すなわち、電気的には電流や電圧がある
か（１）否か（０）で表される。
【０００３】このデータを表すためには、実際に電荷を
貯蔵する装置が必要である。半導体装置を構成する素子
は我々の思いのほか小さくなっている。そして、半導体
装置に使用される素子は用途によって諸機能を有する。
キャパシタにおいても同様に、適用される装置によって
単に電荷を貯蔵するために用いられたり、メモリセルの
場合のように有用な情報の貯蔵および表現手段として用
いられたりする。キャパシタの機能は用途によるが、い
ずれの場合にもキャパシタの電荷貯蔵能力の向上、すな
わちキャパシタの高容量化は有用である。真の意味で容
量を大きくするということは相対的に小さい体積で出来
るだけ容量を大きくするということであり、これが望ま
しいキャパシタの形である。
【０００４】このように、真の意味でのキャパシタの容
量を大きくすることは半導体装置において重要である。
これは、半導体装置においてＤＲＡＭセルの集積度が高
くなるにつれてキャパシタの絶対面積は減少するが、半
導体装置に必要とされるキャパシタンスは減らないため
である。従って、キャパシタの有効面積を増やすための
方法に対する研究および開発が行われている。
【０００５】
【発明が解決しようとする課題】現在、広く用いられて
いる広い有効面積を有するキャパシタのストレージノー
ドの構造は大抵３次元の構造である。すなわち、メモリ
セルに要する充分な容量のキャパシタを確保するために
はストレージノードの有効表面積を更に広くするべきで
あり、このためにストレージノードを３次元構造として
いる。
【０００６】しかし、現実にはキャパシタのストレージ
ノードの構造の変更には制限がある。すなわち、ストレ
ージノードを高く形成すると、段差により後続する誘電
体膜形成工程で多くの問題が生じる。一方、水平にスト
レージノードの体積を広くすると、隣接したストレージ
ノードと接触するなどの問題が生じる。さらに、ストレ
ージノードを所望の形態に形成する工程は難しくかつ複
雑なので、実際には望ましい形にストレージノードを形
成することは不可能な場合が多い。
【０００７】現在まで提案された３次元構造のストレー
ジノードの形態には、スタック型、フィン型、シリンダ
型などがあるが、これらは容量増加の効果に比べてその
製造工程が複雑である。従って、制作工程が簡単であり
かつ最大の有効表面積を有するストレージノードを形成
するために、単純な３次元構造のスタック型のストレー
ジノードの表面にＨＳＧ膜を蒸着させたストレージノー
ドが提案されている。ＨＳＧが単位面積に理想的に蒸着
された場合には、ＨＳＧ膜の蒸着を行わない場合に比べ
て最小限２単位以上の有効面積が得られる。従って、Ｈ
ＳＧの蒸着されたストレージノードの構造を有するキャ
パシタは、他の要素、すなわち誘電率および極板の間隔
が一定であれば２倍またはそれ以上のキャパシタンスが
確保できる。
【０００８】しかし、現実には前記ＨＳＧ膜をストレー
ジノードの構造として有するキャパシタはあまり好まし
くない。何故ならば、ＨＳＧは直接制御が不可能であっ
て装備を用いて間接的にしか制御できないからである。
ＨＳＧ膜の形成されたストレージノードを有するキャパ
シタの一例は、“A capacitor-Over-Bit-Line(COB) cel
l with a hemispherical-grain storage node for 64Mb
DRAMs. IEDM, 1990 p655 〜 658”に記載されている。
キャパシタでＨＳＧ膜を使用するためには導電性不純物
を注入すべきである。現在用いられている方法は、直接
イオンを注入する方法か、あるいは、下部ストレージノ
ードに予め注入された導電性不純物を外部拡散方法によ
りＨＳＧ膜に注入する方法である。従って、下部ストレ
ージノードの表面が平面か曲面かによって形成されるＨ
ＳＧの大きさが変わるという問題がある。さらに、ＨＳ
Ｇは選択的にある特定領域にのみ形成することができな
い。従って、キャパシタの信頼性を高めるために、スト
レージノードとの間に形成されたＨＳＧ膜は取り除かれ
るべきである。この過程で、下部ストレージノードおよ
び下部ストレージノードの上部に形成されたＨＳＧ膜は
損傷される。これによりキャパシタの容量が減るという
問題がある。
【０００９】前記スタック型ストレージノード上にＨＳ
Ｇ膜を有するキャパシタの製造方法について添付した図
面に基づき詳細に説明する。図１〜図４は従来の技術に
よるキャパシタの製造方法を段階別に示した図面であ
る。図１は、コンタクトホールを含む絶縁層を形成する
段階を示す。具体的には、トランジスタ（図示せず）を
含む半導体基板１上に第１絶縁膜３、第２絶縁膜５およ
び第３絶縁膜７を順次的に形成する。前記第３絶縁膜７
の全面にフォトレジスト（図示せず）を塗布した後パタ
ニングしてフォトレジストパターンを形成する。このフ
ォトレジストパターンにより露出された部分の前記第
３、第２および第１絶縁膜３、５、７を順次的に蝕刻す
る。これによりコンタクトホール９が形成される。次い
で、前記コンタクトホール９の側壁にスペーサ１１を形
成した後、フォトレジストパターンを取り除く。前記第
２絶縁膜５は窒化膜を用いて形成し、前記第３絶縁膜は
７は酸化膜より形成する。
【００１０】図２は、下部ストレージノードパターンを
限定する段階を示す。具体的には、図１で前記コンタク
トホール９と前記第３絶縁膜７の全面にインシツ（in s
itu)でドーピングされた多結晶シリコン層１３（以下、
「導電層」という）を形成する。次いで、前記導電層１
３の全面にフォトレジスト（図示せず）を塗布する。次
に、前記フォトレジストをパタニングしてストレージノ
ードを限定するフォトレジストパターン１５を形成す
る。
【００１１】図３は、ＨＳＧ膜を形成する段階を示す。
具体的には、図２のフォトレジストパターン１５をマス
クとして前記導電層１３を乾式蝕刻することにより下部
ストレージノード１４を形成する。この際、蝕刻は前記
第３絶縁膜７の界面が表れるまで行う。次いでフォトレ
ジストパターン１５を取り除いた後、前記下部ストレー
ジノート１４の全面にＨＳＧ膜１７を蒸着する。前記Ｈ
ＳＧ膜１７に導電性不純物を注入するために、前記下部
ストレージノード１４の全面に前記ＨＳＧ膜１７が蒸着
された状態で熱処理する。これにより、前記下部ストレ
ージノード１４の導電性不純物が、外部拡散によって前
記ＨＳＧ膜１７に注入される。
【００１２】図４は、下部ストレージノード１４の周り
のＨＳＧ膜を取り除く段階を示す。具体的には、図３で
前記下部ストレージノード１４の周りに形成された前記
ＨＳＧ膜１７を異方性蝕刻により取り除く。この際、前
記下部ストレージノード１４が損傷されるのみならず、
前記下部ストレージノード１４の上部に形成されたＨＳ
Ｇ膜１２も共に損傷されるため、キャパシタの容量が低
下する。次いで、通常の方法で前記下部ストレージノー
ド１４の全面に高誘電体膜（図示せず）を形成し、その
上に上部ストレージノード（図示せず）を形成してキャ
パシタを完成する。
【００１３】従来の技術によるキャパシタの製造方法
は、下部ストレージノードの形態としてスタック型をと
ることにより製造工程が簡単でＨＳＧを大きくすること
ができる。従って、有効面積が極大化するという長所が
ある。しかし、隣接した下部ストレージノードとの間に
形成されたＨＳＧ膜を取り除く際、下部ストレージノー
ドと下部ストレージノードの上部に形成されているＨＳ
Ｇ膜が損傷されるようになり、結果的にキャパシタの容
量の低下を招く。
【００１４】本発明の目的は、高容量キャパシタの下部
ストレージノードの周りのＨＳＧ膜を取り除く時、下部
ストレージノードの上部のＨＳＧ膜を保護するために酸
化膜を使用する高容量キャパシタの製造方法を提供する
ことにある。
【００１５】
【課題を解決するための手段】前記の目的を達成するた
めに本発明によるキャパシタの製造方法は、半導体基板
の全面にコンタクトホールを含む第１絶縁膜を形成する
段階と、前記コンタクトホールを埋め立てる上で前記第
１絶縁膜の全面に第１導電層を形成する段階と、前記第
１導電層の全面に第１ＨＳＧ膜を形成する段階と、前記
第１ＨＳＧ膜の全面に第２絶縁膜および第３絶縁膜を順
次的に形成する段階と、前記第２絶縁膜および第３絶縁
膜をパタニングした後、前記パタニングされた第３絶縁
膜と第２絶縁膜を蝕刻マスクとして前記第１ＨＳＧ膜と
第１導電層を蝕刻して前記第１導電層と前記ＨＳＧ膜と
よりなる下部ストレージノードを形成する段階と、前記
下部ストレージノードの形成段階で得られる結果物の全
面に第２ＨＳＧ膜を形成する段階と、前記下部ストレー
ジノードの周りに形成されている前記第２ＨＳＧ膜を取
り除く段階と、前記第１絶縁膜の一部厚さと前記第２絶
縁膜とを取り除く段階とを含むことを特徴とする。
【００１６】前記第１絶縁膜は多層膜であり、３層の絶
縁膜からなる。前記３層の絶縁膜のうち、一番目の膜は
ＢＰＳＧ膜（Borophosposilicate Glass) 、ＵＳＧ膜
（Undoped Silica Glass) およびＨＴＯ膜(High Temper
ature Oxide)とよりなる群から選択されたいずれか一つ
より形成する。さらに、その厚さは１００〜３０００Å
に形成する。前記多層膜のうち二番目の膜は窒化膜で形
成する。最後の三番目の膜はＨＴＯ、ＢＰＳＧおよびＵ
ＳＧとよりなる群から選択されたいずれか一つの物質よ
り形成する。さらに、その厚さは１０００〜１５００Å
に形成する。
【００１７】さらに、前記第１導電層の厚さは３０００
〜１００００Åに形成することが望ましい。前記第１Ｈ
ＳＧ膜および第２ＨＳＧ膜を構成するグレンの大きさは
同一に形成し、ＨＳＧの直径は３００〜１０００Åに形
成する。前記第２絶縁膜はＨＴＯ膜で形成する。さら
に、前記第３絶縁膜は多結晶シリコン層またはニトリド
層で形成する。
【００１８】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。図５〜図１１は本発明によるキャ
パシタの製造方法を段階別に示した図面である。図５
は、コンタクトホール３４を有する第１絶縁膜３２を形
成する段階を示す。具体的には、トランジスタ（図示せ
ず）を含む半導体基板３０の全面に第１絶縁膜３２を形
成する。前記第１絶縁膜３２は３層の膜より形成された
多層膜であり。この多層膜のうち一番目の膜は、ＢＰＳ
Ｇ、ＵＳＧおよびＨＴＯからなる群から選択されたいず
れか一つの物質を用いてその厚さが１０００〜１５００
０Å位になるように形成する。前記多層膜のうち二番目
の膜は窒化膜で形成する。次いで、前記多層膜のうち三
番目の膜は、ＨＴＯ、ＢＰＳＧおよびＵＳＧよりなる群
から選ばれたいずれか一つの物質を用いて１００〜３０
００Åの厚さに形成する。
【００１９】次いで、前記第１絶縁膜３２の全面にフォ
トレジスト（図示せず）を塗布した後、コンタクトホー
ル３４を限定するようにフォトレジストパターンを形成
する。このフォトレジストパターンを利用して前記第１
絶縁膜３２を異方性蝕刻してコンタクトホール３４を形
成する。次いで前記コンタクトホール３４の側壁にスペ
ーサ３６を形成した後、前記フォトレジストパターンを
取り除く。
【００２０】図６は、第１ＨＳＧ膜４０を形成する段階
を示す。具体的には、前記コンタクトホール３４を埋め
立てるようにして前記第１絶縁膜３２の全面に多結晶シ
リコン層３８を形成する。この際、前記多結晶シリコン
層３８はその厚さが３０００〜１００００Åとなるよう
に蒸着する。次いで、前記多結晶シリコン層３８上に導
電性不純物をイオン注入する。前記多結晶シリコン層
（以下、「第１導電層」という）３８に注入された前記
導電性不純物は、外部拡散により次の工程で形成される
第１ＨＳＧ膜４０にイオン注入される。次に前記第１導
電層３８の全面に第１ＨＳＧ膜４０を形成する。前記第
１ＨＳＧ膜４０を構成するグレンの直径は３００〜１０
００Åである。次いで、前記第１ＨＳＧ膜４０が蒸着さ
れた状態で熱処理を行うと、前記第１導電層３８の導電
性不純物は外部拡散され、これにより前記第１ＨＳＧ膜
４０を導電性不純物でドーピングし得る。
【００２１】図７は、下部ストレージノードをパタニン
グする段階を示す。具体的には、前記第１ＨＳＧ膜４０
の全面に第２絶縁膜４２および第３絶縁膜４４を順に形
成する。前記第３絶縁膜４４は多結晶シリコン層または
ニトリド層で形成する。次いで前記第３絶縁膜４４の全
面にフォトレジスト（図示せず）を塗布する。前記フォ
トレジストを下部ストレージノードを限定するようにパ
タニングしてフォトレジストパターン４６を形成する。
前記フォトレジストパターン４６を用いて前記第３絶縁
膜４４と第２絶縁膜４２を順次的に乾式蝕刻する。この
際、蝕刻は前記第１ＨＳＧ膜４０が表れるまで行う。次
いで、前記２フォトレジストパターン４６を取り除く。
前記第２絶縁膜４２は、後述する図８に示す段階におい
て下部ストレージノード３８ａの上部の第１ＨＳＧ膜４
０を蝕刻から保護する。また、前記第３絶縁膜４４は前
記第１導電層３８を蝕刻する際に前記第２絶縁膜４２を
保護する役割を果たし、更に最終的に前記第２絶縁膜４
２を湿式蝕刻する際に半導体基板３０の背面の汚染を防
ぐ役割をする。図７において、後続する工程で蝕刻され
る部分を点線で示す。
【００２２】図８は、下部ストレージノード３８ａを形
成する段階を示す。具体的には、図７に示す前記第３絶
縁膜４４と前記第２絶縁膜４２とをマスクとして第１導
電層３８を乾式蝕刻することにより、下部ストレージノ
ード３８ａを形成する。この際、蝕刻は前記第１絶縁膜
３２の界面が表れるまで行うが、ポジティブスロープ
（positive-slope) が発生しないように気をつける。こ
の乾式蝕刻の際、前記第３絶縁膜４４も共に蝕刻される
が、この第３絶縁膜４４により前記第２絶縁膜４２を蝕
刻から保護することができる。これにより、前記下部ス
トレージノード３８ａの上部にのみ第１ＨＳＧ膜４０が
残る。
【００２３】図９は、第２ＨＳＧ膜４８を形成する段階
を示す。具体的には、図８に示された結果物の全面に第
１ＨＳＧ膜４０のグレンと同一な大きさのグレンを用い
て第２ＨＳＧ膜４８を蒸着する。図９で細い外形線で示
された第２ＨＳＧ膜５０は、キャパシタの信頼性のため
に次の段階で取り除くべきものである。図１０は、下部
ストレージノード３８ａの周りの第２ＨＳＧ膜５０を取
り除く段階を示す。具体的には、図９に示された結果物
の全面をエッチバックする。前記エッチバックの結果と
して、図９に細い外形線で示された前記第２ＨＳＧ膜５
０が取り除かれる。この際、下部ストレージノード３８
ａの上部の第１ＨＳＧ膜５０も取り除かれる。この際、
前記第２絶縁膜４２は下部ストレージノード３８ａの上
部の第１ＨＳＧ膜４０をエッチバックから保護する機能
を果たす。
【００２４】図１１は、下部ストレージノード３８ａを
完成する段階を示す。具体的には、ＳＢＯＥ(Surfactan
t Buffered Oxide Etchant) を用いた湿式蝕刻により、
図１０に示す前記第１絶縁膜３２のうち三番目の絶縁膜
と前記第２絶縁膜４２とを蝕刻する。これにより、キャ
パシタの下部ストレージノード３８が完成される。次い
で、通常の方法で前記下部ストレージノード３８ａ上に
高誘電体膜（図示せず）および上部ストレージノード
（図示せず）を形成してキャパシタを完成する。
【００２５】以上説明した本発明の高容量キャパシタの
製造方法によると、第１ＨＳＧ膜４０を下部ストレージ
ノード３８ａの上部に形成し、第２ＨＳＧ膜４８を下部
ストレージノード３８ａの側壁に形成する。そして、前
記第１ＨＳＧ膜４０を保護するための前記第２絶縁膜４
２を第１ＨＳＧ膜４０上に蒸着する。これにより前記第
１ＨＳＧ膜４０と下部ストレージノード３８ａは前記下
部ストレージノード３８ａの周りに形成された前記第２
ＨＳＧ膜５０を取り除くためのエッチバックから保護さ
れる。結果的に前記第１ＨＳＧ膜４０および前記下部ス
トレージノード３８ａはエッチバックによる損傷を受け
ずに、キャパシタの高容量をそのまま保つ。さらに、本
発明はキャパシタの下部ストレージノードとして単純な
スタック構造を用いるので製造工程が容易であるという
利点がある。
【図面の簡単な説明】
【図１】従来の技術によるキャパシタの製造方法を段階
別に示す断面図である。
【図２】従来の技術によるキャパシタの製造方法を段階
別に示す断面図である。
【図３】従来の技術によるキャパシタの製造方法を段階
別に示す断面図である。
【図４】従来の技術によるキャパシタの製造方法を段階
別に示す断面図である。
【図５】本発明の一実施例によるキャパシタの製造方法
を段階別に示す断面図である。
【図６】本発明の一実施例によるキャパシタの製造方法
を段階別に示す断面図である。
【図７】本発明の一実施例によるキャパシタの製造方法
を段階別に示す断面図である。
【図８】本発明の一実施例によるキャパシタの製造方法
を段階別に示す断面図である。
【図９】本発明の一実施例によるキャパシタの製造方法
を段階別に示す断面図である。
【図１０】本発明の一実施例によるキャパシタの製造方
法を段階別に示す断面図である。
【図１１】本発明の一実施例によるキャパシタの製造方
法を段階別に示す断面図である。
【符号の説明】
３０ 半導体基板 ３２ 第１絶縁膜 ３４ コンタクトホール ３６ スペーサ ３８ 多結晶シリコン膜（第１導電層） ３８ａ 下部ストレージノード ４０ 第１ＨＳＧ膜（第１半球形グレン膜） ４２ 第２絶縁膜 ４４ 第３絶縁膜 ４８ 第２ＨＳＧ膜（第２半球形グレン膜） ５０ 第２ＨＳＧ膜（第２半球形グレン膜）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沈 世鎭 大韓民国京畿道龍仁郡水枝面豊徳川里664 番地 三▲益▼アパート101棟1305號

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の全面にコンタクトホールを
    含む第１絶縁膜を形成する段階と、 前記第１絶縁膜の全面に前記コンタクトホールを埋め立
    てる第１導電層を形成する段階と、 前記第１導電層の全面に第１半球形グレン膜を形成する
    段階と、 前記第１半球形グレン膜の全面に第２絶縁膜および第３
    絶縁膜を順次的に形成する段階と、 前記第２絶縁膜および前記第３絶縁膜をパタニングした
    後、パタニングされた前記第３絶縁膜と前記第２絶縁膜
    とを蝕刻マスクとして前記第１半球形グレン膜と前記第
    １導電層とを蝕刻して前記第１導電層と前記第１半球形
    グレン膜とよりなる下部ストレージノードを形成する段
    階と、 前記下部ストレージノードの形成段階で得られた結果物
    上に第２半球形グレン膜を形成する段階と、 前記下部ストレージノードの周りに形成されている前記
    第２半球形グレン膜を取り除く段階と、 前記第１絶縁膜の全面の一部厚さと前記第２絶縁膜とを
    取り除く段階と、 を含むことを特徴とするキャパシタの製造方法。
  2. 【請求項２】 前記第１絶縁膜は多層膜であることを特
    徴とする請求項１記載のキャパシタの製造方法。
  3. 【請求項３】 前記多層膜は３層の絶縁膜からなること
    を特徴とする請求項２記載のキャパシタの製造方法。
  4. 【請求項４】 前記３層の絶縁膜のうち、一番目の膜と
    三番目の膜はＢＰＳＧ、ＵＳＧおよびＨＴＯの群から選
    択されたいずれか一つの物質からなり、前記一番目の膜
    と前記三番目の膜との間に位置する二番目の膜は窒化膜
    からなることを特徴とする請求項３記載のキャパシタの
    製造方法。
  5. 【請求項５】 前記第３絶縁膜は多結晶シリコン層また
    はニトリド層からなることを特徴とする請求項１記載の
    キャパシタの製造方法。
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