JPH08222700A

JPH08222700A - 半導体装置

Info

Publication number: JPH08222700A
Application number: JP2814795A
Authority: JP
Inventors: Toshiaki Shinohara; 俊朗篠原; Teruyoshi Mihara; 輝儀三原
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1995-02-16
Filing date: 1995-02-16
Publication date: 1996-08-30

Abstract

(57)【要約】【目的】本発明は、高精度回路部においては熱分布を
少なくし、感熱部においては発熱部との温度差を小さく
して特性向上とチップコストの低減とを目的とする。【構成】発熱部２と高精度回路４とを同一半導体基板
１上に持つ半導体装置において、少なくとも高精度回路
４の周囲に半導体基板１よりも熱伝導性の悪い材料が埋
め込まれた熱分離溝７を形成したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
に半導体基板上に局所的な発熱を伴う発熱部が形成され
ている場合において、その半導体基板中の熱分布の制御
に関するものである。

【０００２】

【従来の技術】半導体基板中の熱分布の制御に関する半
導体装置の第１の従来例として図１３に示すようなもの
がある（特開昭５９−１１１３６５号公報）。この従来
例は、半導体基板１５上に形成されたＣＣＤ１６の温度
分布を均一にしてその特性向上を図ったものであり、Ｃ
ＣＤ１６に沿って入力保護抵抗１７ａ〜１７ｈが分散配
置されている。１８は入力パッドである。作用としては
入力パッド１８には静電サージ保護用に複数の入力保護
抵抗１７ａ〜１７ｈが接続されているため入力パッド１
８に加わるクロックにより電流が流れると入力保護抵抗
１７ａ〜１７ｈが発熱し、図１３（ａ）中１９で示すよ
うな等温線となってチップ内に熱が拡がる。入力保護抵
抗１７ａ〜１７ｈは上記のようなチップ内に分散配置さ
れているので、図１３（ｂ）に示すように入力保護抵抗
１７が集中的に設置されている場合に比べてＣＣＤ１６
が受ける温度分布は小さくなり、その結果、ＣＣＤ１６
の特性向上が得られる。

【０００３】一方、パワー素子のような発熱部と、カレ
ントミラー回路のような構成素子同士の特性のペア性を
利用した回路など、いわゆる高精度回路を同一チップ上
に形成する場合、チップ内の温度分布が問題となる。一
般にはこのような場合、図１４の第２の従来例に示すよ
うに、パワー部と回路部を分散し、回路部の一部として
高精度回路を構成する場合が多い。即ち、半導体基板２
１上にパワー部２２と高精度回路２４と回路部２３とパ
ッド２５が形成されており、パワー部２２と回路部２３
は分離して配置されており、高精度回路２４は回路部２
３の内部に配置されている。しかし、この従来例では、
上述のようにチップ内に温度分布が生じているため回路
構成素子間の特性のペア性が保たれず、回路の特性が悪
化してしまうという問題がある。

【０００４】これを避けるようにした第３の従来例とし
て図１５に示すように、高精度回路ブロック２４のみを
パワー部２２の中に配置するようなレイアウトが考えら
れている。このようにして高精度回路ブロック２４の内
部において温度をほぼ均一とし、構成素子間の特性のペ
ア性を保って高精度回路を実現している。

【０００５】また、逆にパワー素子とそのパワー素子の
過温度による破壊を防止するための過温度保護機能を同
一チップ上に形成した第４の従来例として図１６に示す
ようなものがある。これはＩＥＤＭ’８８よりの引用で
あり、シリコン基板２６上に形成されたエピ層２７をＰ
型拡散層２８で幾つかの領域に分割し、その内部にパワ
ー素子２９とＣＭＯＳ回路３０を形成している。そし
て、ＣＭＯＳ回路３０によりパワー素子２９の過温度を
保護する機能等を実現している。

【０００６】

【発明が解決しようとする課題】しかしながら、第１の
従来例にあっては、ＣＣＤに沿って複数の入力保護抵抗
を分散配置した構成となっていたため、レイアウト自由
度が減り、またチップ面積が大きくなってコストアップ
を招くという問題点があった。

【０００７】第２の従来例では、パワー部と回路部が分
離して配置され、高精度回路は回路部内に配置した構成
となっていたため、チップ内に温度分布が生じて回路構
成素子間の特性のペア性が保たれず、回路の特性が悪化
してしまうという問題点があった。

【０００８】第３の従来例では、高精度回路ブロックの
みをパワー部の中に配置した構成となっていたため、パ
ワー部は通常全面金属配線を用いることが多くその一部
に高精度回路を配置してしまうと配線レイアウトが困難
となり、実現できてもそのために無駄な分離スペースを
必要としてしまう。さらに、パワー部の一部をくり抜い
て高精度回路を配置しようとした場合、パワー部の素子
構造はその耐圧確保や耐サージ性確保のため一般的には
パワー素子周辺構造としてガードリング構造を用いるこ
とが多く、このくり抜いた部分にもガードリング構造を
付加しなければならない。このため一層分離スペースが
大きくなってしまい、チップ面積が増大してしまうとい
う問題点があった。

【０００９】また、第４の従来例では、パワー素子での
発熱が周辺に３次元的な熱流となって流れていく構成で
あり、しかも材質がすべてシリコン基板であるため一様
な熱流となりその結果ＣＭＯＳ回路における測定温度は
パワー素子における温度よりも低い値となり、正確な過
温度保護が実現できないという問題点があった。

【００１０】本発明は、このような従来の問題点に着目
してなされたもので、高精度回路部においては熱分布を
少なくし、また感熱部においては発熱部との温度差を少
なくして特性ばらつきを少なくするとともにチップコス
トを低減することができる半導体装置を提供することを
目的とする。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、動作時に発熱を伴う発熱部
と、差動増幅器の差動入力対、カレントミラー回路のペ
ア対、Ａ／Ｄ変換器又はＤ／Ａ変換器における抵抗ラダ
ー回路及びスイッチトキャパシタ回路を含む構成素子の
特性の比精度又はペア性が重要な高精度回路とを同一半
導体基板上に持つ半導体装置において、少なくとも前記
高精度回路の周囲に、前記半導体基板よりも熱伝導性の
悪い材料が埋め込まれた熱分離溝を形成してなることを
要旨とする。

【００１２】請求項２記載の発明は、動作時に発熱を伴
う発熱部と、該発熱部の温度を測定する感熱部とを同一
半導体基板上に持つ半導体装置において、前記発熱部と
感熱部とを近接させ該発熱部及び感熱部の両方が形成さ
れたブロックの外周における少なくとも前記感熱部の周
囲部に、前記半導体基板よりも熱伝導性の悪い材料が埋
め込まれた熱分離溝を形成してなることを要旨とする。

【００１３】請求項３記載の発明は、上記請求項１又は
２記載の半導体装置において、前記発熱部はパワーＭＯ
ＳＦＥＴ、パワーバイポーラトランジスタ又はＩＧＢＴ
を含むパワートランジスタであることを要旨とする。

【００１４】請求項４記載の発明は、上記請求項１又は
２記載の半導体装置において、前記発熱部は電源回路で
あることを要旨とする。

【００１５】請求項５記載の発明は、上記請求項１又は
２記載の半導体装置において、前記発熱部は入力／出力
保護回路であることを要旨とする。

【００１６】請求項６記載の発明は、上記請求項１乃至
５の何れかに記載の半導体装置において、前記熱伝導性
の悪い材料は酸化シリコンであることを要旨とする。

【００１７】請求項７記載の発明は、上記請求項２乃至
６の何れかに記載の半導体装置において、前記感熱部は
半導体のＰＮ接合の順方向電圧の温度依存性を測定する
回路で構成してなることを要旨とする。

【００１８】請求項８記載の発明は、上記請求項１乃至
７の何れかに記載の半導体装置において、前記熱分離溝
は多重に複数本形成してなることを要旨とする。

【００１９】請求項９記載の発明は、上記請求項１乃至
８の何れかに記載の半導体装置において、少なくとも前
記高精度回路又は前記感熱部の下部に、前記半導体基板
よりも熱伝導性の悪い材料からなる埋め込み熱分離膜を
埋め込んでなることを要旨とする。

【００２０】請求項１０記載の発明は、上記請求項９記
載の半導体装置において、前記熱伝導性の悪い材料は酸
化シリコンであることを要旨とする。

【００２１】請求項１１記載の発明は、上記請求項９又
は１０記載の半導体装置において、前記埋め込み熱分離
膜は前記高精度回路又は前記感熱部の下部のみに形成し
てなることを要旨とする。

【００２２】請求項１２記載の発明は、上記請求項９又
は１０記載の半導体装置において、前記埋め込み熱分離
膜は前記半導体基板の主面全面の下部に形成してなるこ
とを要旨とする。

【００２３】請求項１３記載の発明は、上記請求項１乃
至１２の何れかに記載の半導体装置において、前記熱分
離溝の深さは前記発熱部、前記高精度回路又は前記感熱
部の何れの形成深さよりも深いことを要旨とする。

【００２４】請求項１４記載の発明は、上記請求項９乃
至１２の何れかに記載の半導体装置において、前記熱分
離溝の深さは前記埋め込み熱分離膜の形成されている深
さ以上であることを要旨とする。

【００２５】

【作用】請求項１記載の発明において、発熱部で発生し
た熱は３次元の熱流となって半導体基板中に拡がる。こ
のとき熱分離溝で横方向の熱流が遮られ、高精度回路の
形成されている領域内では熱分布が顕著に少なくなる。
この結果、高精度回路は特性ばらつきが小さくなって良
好な回路特性が得られる。

【００２６】請求項２記載の発明においては、感熱部を
発熱部に近接させて温度低下を防ぎ、発熱部からの熱流
に対する感熱部の背面側には熱分離溝を設けて後方への
熱伝導を抑えることにより、感熱部は発熱部との温度差
が顕著に少なくなり、発熱部の実際の温度に極めて近い
温度を測定することが可能となる。この結果、発熱部の
正確な過温度保護等が実現される。

【００２７】請求項３記載の発明において、発熱部とし
てパワーＭＯＳＦＥＴ、パワーバイポーラトランジスタ
又はＩＧＢＴを含むパワートランジスタが用いられた場
合に、高精度回路等に影響を与えるような３次元の熱流
が半導体基板中に拡がる。

【００２８】請求項４記載の発明において、発熱部が電
源回路である場合にも上記と同様の３次元の熱流が半導
体基板中に拡がる。

【００２９】請求項５記載の発明において、発熱部が保
護抵抗等で構成された入力／出力保護回路である場合に
も上記と同様の３次元の熱流が半導体基板中に拡がる。

【００３０】請求項６記載の発明において、熱分離溝に
埋め込まれる熱伝導性の悪い材料は酸化シリコンとする
ことにより、シリコン等の半導体基板に対し熱伝導率は
１／１００程度となって横方向の熱流が効果的に遮断さ
れる。

【００３１】請求項７記載の発明において、感熱部は半
導体のＰＮ接合の順方向電圧の温度依存性をみる回路に
よりチップ組込み容易性を有する測温部が実現される。

【００３２】請求項８記載の発明において、熱分離溝は
多重に複数本形成した多重熱分離溝とすることにより、
半導体基板中に拡がる横方向の熱流が一層確実に遮断さ
れる。

【００３３】請求項９記載の発明において、少なくとも
高精度回路又は感熱部の下部に、埋め込み熱分離膜を埋
め込むことにより、高精度回路又は感熱部の下方におい
ても熱流の遮断が行われて高精度回路部においては熱分
布が一層少なくなり、感熱部において発熱部との温度差
が一層少なくなる。

【００３４】請求項１０記載の発明において、埋め込み
熱分離膜は酸化シリコン膜で形成することにより、前記
と同様に熱伝導率が顕著に低くなって高精度回路又は感
熱部の下方における熱流の遮断が効果的に行われる。

【００３５】請求項１１記載の発明において、埋め込み
熱分離膜は高精度回路又は感熱部の下部のみに形成する
ことにより、高精度回路又は感熱部の下方の熱流遮断が
行われるとともに発熱部の放熱の促進が行われる。

【００３６】請求項１２記載の発明において、埋め込み
熱分離膜は半導体基板の主面全面の下部に形成すること
により、支持基板と素子領域用半導体基板とを貼り合わ
せて内部に埋め込み熱分離膜を有する半導体基板を作製
する際、支持基板表面の平坦化加工が不要となって製造
プロセスの簡易化が可能となる。

【００３７】請求項１３記載の発明において、熱分離溝
の深さを発熱部、高精度回路又は感熱部の何れの形成深
さよりも深くすることにより熱の回り込みが抑制されて
横方向の熱流遮断が効果的に行われる。

【００３８】請求項１４記載の発明において、埋め込み
熱分離膜を設けた場合に、熱分離溝の深さをその埋め込
み熱分離膜の形成されている深さ以上とすることによ
り、熱流遮断が一層効果的に行われる。

【００３９】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１及び図２は、本発明の第１の実施例を示す図
である。図１（ａ）は平面図、図１（ｂ）は同図（ａ）
のＡ−Ａ線断面図である。まず半導体装置の構成を説明
する。半導体基板１の主面に発熱部としてのパワー部２
と回路部３が分離して形成され、回路部３内に高精度回
路４が形成されている。５はパッドである。パワー部２
はパワーＭＯＳＦＥＴ、パワーバイポーラトランジス
タ、ＩＧＢＴ等の発熱を伴う素子又は電源回路、入力／
出力保護回路等の発熱を伴う回路からなっている。また
高精度回路４は差動増幅回路の差動入力対、カレントミ
ラー回路のペア対、Ａ／Ｄ変換器やＤ／Ａ変換器におけ
る抵抗ラダー回路又はスイッチトキャパシタ回路等の抵
抗、容量、トランジスタ等構成要素の特性の比精度やペ
ア性が重要な回路からなっている。上記高精度回路４の
外周には熱分離溝７が形成されている。熱分離溝７の深
さはパワー部２及び高精度回路４の何れよりも深く形成
されている。熱分離溝７は深溝を形成したのち、その深
溝内に半導体基板１よりも熱伝導性の悪い材料、例えば
酸化シリコンを埋め込むことで形成されている。ここ
で、例えば半導体基板１をシリコンとし、熱分離溝７を
酸化シリコンとするとそれぞれの熱伝導率は１４８（Ｗ
／ｍ・Ｋ）及び１．３８（Ｗ／ｍ・Ｋ）であり、１００
倍以上の差がある。

【００４０】次に、上述のように構成された半導体装置
の作用を説明する。パワー部２で発生した熱は３次元の
熱流となって半導体基板１中に拡がる。このとき、熱分
離溝７が形成されている本実施例においては熱分離領域
の幅は小さいにもかかわらず熱伝導度が１００倍以上違
うため、横方向の熱流が熱分離溝７において遮られて横
方向の温度分布が小さくなる。これを具体的にシミュレ
ーションした結果を図２に示す。図２においては従来例
のごとく熱分離溝のない構造と本実施例のごとく熱分離
溝７を形成した構成の両方を示してある（後に述べる第
３の実施例についてのシミュレーション結果も同時に記
載してある）。図２から明白なように熱分離溝のない場
合に比べて熱分離溝を形成したものは高精度回路４の形
成されている領域内の温度分布（距離が１０μｍ離れた
２点の間の温度差）で５．８℃から１．５℃と約１／４
に大幅に低減されていることが分る。この結果、この領
域内における素子間の移動度ばらつきは３％が０．５％
に、しきい値ばらつきは９ｍＶが２ｍＶと低減され、こ
の結果は、特に素子特性のペア性を要求されるような回
路において大きな効果が現われる。例えば差動増幅回路
の入力オフセット電圧は用途により数ｍＶ以下が要求さ
れることが多いが、これには差動入力対を構成するトラ
ンジスタのしきい値がそのまま反映されるため、上記従
来例においては少なくとも９ｍＶの入力オフセットは必
ず現われるのに対し、本実施例では２ｍＶにまで低減さ
れることになる。

【００４１】以上述べたように、本実施例においては発
熱部であるパワー部２と高精度回路４とを同一半導体基
板１上に形成したにもかかわらず小さい熱分離面積で温
度分布の影響を排除できるという効果が得られる。

【００４２】図３には、本発明の第２の実施例を示す。
構成としては高精度回路１の外周に上記第１の実施例に
おける熱分離溝の複数本からなる多重熱分離溝８を形成
したものである。

【００４３】次に、本実施例の作用を述べる。本実施例
においては、熱分離溝の本数を複数にしたことにより、
パワー部２と高精度回路４の間の熱分離や高精度回路部
４とパワー部２の反対側に広がっている半導体基板１と
の間の熱分離がより一層完全となり、高精度回路４領域
内での温度分布を一層小さくできる。なお、熱分離をよ
り完全にする手段としては熱分離溝の幅を広くするとい
う手段があるが、以下に説明するようにチップコストを
低減するという観点から幅広の熱分離溝を設けるよりも
標準的な幅の熱分離溝を複数本設けた方が得策である。
即ち、熱分離溝の形成方法としては、図４に示すように
半導体基板１に深溝１３，１４を形成した後熱伝導性の
悪い材料、例えば酸化シリコン膜１０をＣＶＤ等の手法
で半導体基板１上に形成し、溝部以外の酸化シリコン膜
をエッチバック等の手法で除去することにより深溝１
３，１４に酸化シリコンを埋め込むという手法がとられ
る。ここで、深溝を完全に埋め込むには深溝の幅の０．
５〜１．０倍程度の酸化シリコン膜を形成する必要があ
る。したがって、図４の右側に示したように深溝１３の
幅を例えば２．０μｍとし、熱分離性を上げるために２
重にして２重分離溝８を形成したとすると、深溝埋め込
み用に形成すべき酸化シリコンの膜厚はせいぜい２．０
μｍですむ。ところが、図４の左側に示すように同程度
の熱分離性を確保するために４μｍの幅の幅広熱分離溝
を形成しようとすると幅４μｍの深溝１４を形成し、そ
の深溝１４を埋め込むためには４．０μｍの厚みの酸化
シリコン膜を形成する必要がある。即ち、成膜の時間が
長くなり、チップコストが上がってしまうという問題が
ある。さらに酸化シリコンのように半導体基板と熱膨張
率の異なる材料を厚く形成すると熱ストレスによりチッ
プが破損してしまうという問題も生じる。以上の２点に
より幅広の熱分離溝を形成するよりは標準的な幅の熱分
離溝を必要に応じて複数本形成する本実施例が望まし
い。

【００４４】なお、以上の第１、第２の２つの実施例は
以下に述べる第３、第４の実施例に対しては埋め込み熱
分離膜が不要なため、低コストで半導体装置を実現でき
るという共通の効果がある。

【００４５】図５には、本発明の第３の実施例を示す。
本実施例では、図１で説明した第１の実施例の構成に加
えて半導体基板１の内部に埋め込み熱分離膜１２が形成
されている。埋め込み熱分離膜１２の材質には酸化シリ
コン膜が用いられている。

【００４６】次に作用を述べる。本実施例においては、
発熱部であるパワー部２で発生した熱流は半導体基板１
を３次元に拡がっていくが高精度回路４の下部の熱は埋
め込み熱分離膜１２が形成されているため、高精度回路
４の下部から上方への熱流は小さく抑えられる。その結
果、半導体基板１内の横方向熱分布の影響を小さくでき
る。その具体的計算例を図２中に併せて示してある。こ
の図から従来例においては５．８℃の温度分布、第１の
実施例では１．５℃の温度分布なのに対して本実施例の
温度分布は１．１℃にまで低減されている。

【００４７】以上述べたように、本実施例においては高
精度回路４の下部に埋め込み熱分離膜１２を設けたため
に高精度回路ブロック内の温度分布をより小さくでき
る。また、次の第４の実施例の項で説明するように、第
４の実施例に比べてチップコストが安くなる。

【００４８】図６には、本発明の第４の実施例を示す。
本実施例は埋め込み熱分離膜１１をチップ全面でなく高
精度回路４を形成した領域の下部のみに形成したもので
ある。

【００４９】本実施例においても第３の実施例と同様
に、高精度回路４の下部に埋め込み熱分離膜１１を設け
たために高精度回路ブロック内の温度分布をより小さく
できる。またパワー部２の下部には埋め込み熱分離膜が
形成されていないために、パワー部２から半導体基板１
裏面までの熱抵抗が小さく、その結果、パワー部２の放
熱が促進されるという効果がある。

【００５０】図７を用いて本実施例の半導体装置の製造
方法を説明する。

【００５１】（ａ）まず、支持基板１ａの表面の一部に
部分埋め込み熱分離膜１１となる酸化シリコン膜を形成
する。このとき、部分的に酸化シリコン膜の形成されて
いる支持基板１ａの表面は次工程の基板接着を行えるよ
うに平坦に加工されいる必要がある。一方、これとは別
に素子領域用半導体基板１ｂを用意する。

【００５２】（ｂ）２枚の基板１ａ，１ｂを直接接着法
等の手法を用いて貼り合わせ、その後、素子領域用半導
体基板１ｂの上面を必要な厚さまで研削、研磨して部分
埋め込み熱分離膜１１を内部に形成した半導体基板１が
完成する。

【００５３】（ｃ）半導体基板１の表面から深溝を形成
し、図４により説明した手法により深溝内に酸化シリコ
ン膜を埋め込む。その結果、熱分離溝７が完成する。

【００５４】（ｄ）最後にいわゆるモノリシック半導体
プロセスを用いてパワー部２、回路部３、高精度回路４
等を形成して本実施例の半導体装置が完成する。

【００５５】本実施例においては埋め込み熱分離膜１１
を部分的に形成したが、第３の実施例のごとく全面に熱
分離膜を形成すると図７の（ａ）で説明したような支持
基板１ａの表面の平坦化加工が不要となるため製造プロ
セスが簡単になり、チップコストの低減を図れる。

【００５６】また、本実施例においては部分埋め込み熱
分離膜１１をもつ半導体基板１の形成法として基板の直
接接着法を説明したが、図８に示すように、シリコンの
エピタキシャル成長法を用いてもよい。これを簡単に説
明する。（ａ）支持基板１ａの表面に部分埋め込み熱分
離膜１１を形成した後、（ｂ）シリコンのエピタキシャ
ル成長を行う支持基板１ａ上には簡単にエピ成長し、部
分埋め込み熱分離膜１１上はその両側のエピ成長につれ
て横方向エピ成長が起るために部分埋め込み熱分離膜１
１をもつ半導体基板１を実現できる。この場合、エピタ
キシャル成長前の支持基板表面の平坦化加工は必要ない
ので上記図７で説明した製造プロセスコストの問題は出
ない。

【００５７】図９及び図１０には、本発明の第５の実施
例を示す。図９（ａ）は平面図、図９（ｂ）は同図
（ａ）のＢ−Ｂ線断面図である。構成を説明すると、半
導体基板１上に発熱部としてのパワー部２と回路部３が
分離して形成され、回路部３内にはパワー部２に近接し
て、そのパワー部２の温度を測定するための感熱部６が
形成されている。またパワー部２と感熱部６を一体化し
たその外周に熱分離溝９が形成されている。感熱部６を
構成する回路としては、一般的にＰＮ接合の順方向電圧
の温度依存性をみる手法が知られているがそれに限るも
のでないことは言うまでもない。

【００５８】次に、本実施例の作用を説明する。パワー
部２で発生した熱は半導体基板１内を３次元に拡がって
いき、離れるにつれ基板内各部の温度は下がっていく
が、感熱部６の機能を果たすためにはなるべく温度低下
のないことが望ましい。そのためには感熱部６をパワー
部２に近接して配置することが望ましいが、可能なかぎ
り近づけても温度低下は大きい。以下、図１０のシミュ
レーション結果を用いて説明する（図１０中には後に述
べる第７の実施例のシミュレーション結果も同時に記載
してある）。図１０においてパワー部（発熱部）２の５
μｍ左側の点の温度を見ると、熱分離溝のない従来例に
おいては２０℃もの低下となっている。それに対し、本
実施例では熱分離溝９を設けることにより、同じ距離に
おいても１５℃の低下で済んでおり、より実際の温度に
近い温度を測温できる。

【００５９】なお、図９（ａ）においては、熱分離溝９
は半導体基板１の端部から感熱部６の外周を通り、半導
体基板１の他端に達しているが、必ずしもこれほど長く
形成する必要はなく、最低、感熱部６の外周のパワー部
２側以外の領域に形成されていればよい。またこれと逆
に熱分離溝９はパワー部２も含めた外周を一周してもよ
い。

【００６０】図１１には、本発明の第６の実施例を示
す。本実施例は、前記第４の実施例に対応して埋め込み
熱分離膜１１を感熱部６を形成した領域の下部のみに形
成したものである。本実施例は半導体基板１の内部にも
熱分離膜を形成したことにより感熱部６の温度をよりパ
ワー部（発熱部）２の温度に近づけられる。

【００６１】図１２には、本発明の第７の実施例を示
す。本実施例は、第３の実施例に対応して埋め込み熱分
離膜１２を半導体基板１内部の全面に形成したものであ
る。本実施例は、感熱部６の温度をより一層パワー部２
の温度に近づけることができる。これを図１０のシミュ
レーション結果でみると本実施例はパワー部（発熱部）
２の５μｍ左側の点の温度低下は約８℃に留まってお
り、従来例の約１／３、第５の実施例に対しても１／２
以下となっている。

【００６２】上述した各実施例において、熱分離溝の深
さは発熱部、高精度回路、感熱部よりも深くすることに
よって熱の回り込みを抑制でき、各実施例の効果をより
確実なものとすることができる。また、第３、第４、第
６、第７の実施例においては、熱分離溝の深さを埋め込
み熱分離膜と同等かそれよりも深くすることによって熱
の回り込みを抑制でき、これら各実施例の効果をより確
実なものとすることができる。

【００６３】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、熱分離溝で横方向の熱流が遮られ、高精度
回路の形成されている領域内の熱分布が顕著に少なくな
って特性ばらつきが小さくなり良好な回路特性を得るこ
とができる。また熱分離溝は高精度回路の周囲の小面積
を占めるのみなのでチップ面積の増大を殆んど招くこと
がなくチップコストの低減を図ることができる。

【００６４】請求項２記載の発明によれば、感熱部は発
熱部との温度差が顕著に少なくなって発熱部の実際の温
度に極めて近い温度を測定することができる。この結
果、発熱部の正確な過温度保護等を行うことができる。
また熱分離溝は少なくとも感熱部の周囲部に設ければよ
いので小面積で済み、チップ面積の増大を殆んど招くこ
とがなくチップコストの低減を図ることができる。

【００６５】請求項３〜１４記載の発明によれば、それ
ぞれ上記請求項１又は２記載の発明の効果に加えて、さ
らに以下のような効果がある。

【００６６】請求項３記載の発明によれば、前記発熱部
としてパワーＭＯＳＦＥＴ、パワーバイポーラトランジ
スタ又はＩＧＢＴを含むパワートランジスタが適用され
ても上記請求項１又は２の発明の効果が得られる。

【００６７】請求項４記載の発明によれば、前記発熱部
として電源回路がチップ内に組み込まれた場合において
も上記請求項１又は２の発明の効果が得られる。

【００６８】請求項５記載の発明によれば、前記発熱部
として静電サージ保護用の入力／出力保護回路が適用さ
れた場合においても上記請求項１又は２の発明の効果が
得られる。

【００６９】請求項６記載の発明によれば、前記熱伝導
性の悪い材料は酸化シリコンとしたため、熱分離溝部分
の熱伝導率は、シリコン等からなる半導体基板に対し１
／１００程度となって横方向の熱流を効果的に遮断する
ことができる。

【００７０】請求項７記載の発明によれば、前記感熱部
は半導体のＰＮ接合の順方向電圧の温度依存性を測定す
る回路で構成したため、チップ組み込み容易性を有する
測温部とすることができて一層チップコストの低減を図
ることができる。

【００７１】請求項８記載の発明によれば、前記熱分離
溝は多重に複数本形成したため、半導体基板中に拡がる
横方向の熱流を一層確実に遮断することができる。

【００７２】請求項９記載の発明によれば、少なくとも
前記高精度回路又は前記感熱部の下部に、前記半導体基
板よりも熱伝導性の悪い材料からなる埋め込み熱分離膜
を埋め込んだため、高精度回路又は感熱部の下方におい
ても熱流の遮断が行われて高精度回路部においては一層
熱分布を少なくすることができ、感熱部においては発熱
部との温度差を一層小さくすることができる。

【００７３】請求項１０記載の発明によれば、上記埋め
込み熱分離膜を構成する前記熱伝導性の悪い材料は酸化
シリコンとしたため、前記と同様に構成材料の熱伝導率
が顕著に低くなって高精度回路又は感熱部の下方におけ
る熱流の遮断を効果的に行うことができる。

【００７４】請求項１１記載の発明によれば、前記埋め
込み熱分離膜は前記高精度回路又は前記感熱部の下部の
みに形成したため、高精度回路又は感熱部の下方の熱流
遮断を行うことができるとともに発熱部に対しては放熱
を促進させることができる。

【００７５】請求項１２記載の発明によれば、前記埋め
込み熱分離膜は前記半導体基板の主面全面の下部に形成
したため、支持基板と素子領域用半導体基板とを貼り合
わせて内部に埋め込み熱分離膜を有する半導体基板を作
製する際、支持基板表面の平坦化加工が不要となってこ
の点においてチップコストの低減を図ることができる。

【００７６】請求項１３記載の発明によれば、前記熱分
離溝の深さは前記発熱部、前記高精度回路又は前記感熱
部の何れの形成深さよりも深くしたため、熱の回り込み
を抑制して横方向の熱流遮断を効果的に行うことができ
る。

【００７７】請求項１４記載の発明によれば、前記熱分
離溝の深さは前記埋め込み熱分離膜の形成されている深
さ以上としたため、熱分離溝部分の熱の回り込みが抑制
されて熱流遮断を一層効果的に行うことができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の第１の実施例を示す
平面図及び断面図である。

【図２】上記第１の実施例におけるチップ内各点の温度
のシミュレーション結果を比較例とともに示す図であ
る。

【図３】本発明の第２の実施例を示す縦断面図である。

【図４】上記第２の実施例における熱分離溝の形成方法
を比較例とともに示す図である。

【図５】本発明の第３の実施例を示す縦断面図である。

【図６】本発明の第４の実施例を示す縦断面図である。

【図７】上記第４の実施例の製造方法を示す工程図であ
る。

【図８】上記第４の実施例の他の製造方法を示す工程図
である。

【図９】本発明の第５の実施例を示す平面図及び断面図
である。

【図１０】上記第５の実施例におけるチップ内各点の温
度のシミュレーション結果を比較例とともに示す図であ
る。

【図１１】本発明の第６の実施例を示す縦断面図であ
る。

【図１２】本発明の第７の実施例を示す縦断面図であ
る。

【図１３】半導体装置の第１の従来例を示す平面図であ
る。

【図１４】第２の従来例を示す平面図及び断面図であ
る。

【図１５】第３の従来例を示す平面図である。

【図１６】第４の従来例を示す縦断面図である。

【符号の説明】

１半導体基板２パワー部（発熱部）３回路部４高精度回路６感熱部７，９熱分離溝８多重熱分離溝１１部分埋め込み熱分離膜１２埋め込み熱分離膜

Claims

【特許請求の範囲】

【請求項１】動作時に発熱を伴う発熱部と、差動増幅
器の差動入力対、カレントミラー回路のペア対、Ａ／Ｄ
変換器又はＤ／Ａ変換器における抵抗ラダー回路及びス
イッチトキャパシタ回路を含む構成素子の特性の比精度
又はペア性が重要な高精度回路とを同一半導体基板上に
持つ半導体装置において、少なくとも前記高精度回路の
周囲に、前記半導体基板よりも熱伝導性の悪い材料が埋
め込まれた熱分離溝を形成してなることを特徴とする半
導体装置。
【請求項２】動作時に発熱を伴う発熱部と、該発熱部
の温度を測定する感熱部とを同一半導体基板上に持つ半
導体装置において、前記発熱部と感熱部とを近接させ該
発熱部及び感熱部の両方が形成されたブロックの外周に
おける少なくとも前記感熱部の周囲部に、前記半導体基
板よりも熱伝導性の悪い材料が埋め込まれた熱分離溝を
形成してなることを特徴とする半導体装置。
【請求項３】前記発熱部はパワーＭＯＳＦＥＴ、パワ
ーバイポーラトランジスタ又はＩＧＢＴを含むパワート
ランジスタであることを特徴とする請求項１又は２記載
の半導体装置。
【請求項４】前記発熱部は電源回路であることを特徴
とする請求項１又は２記載の半導体装置。
【請求項５】前記発熱部は入力／出力保護回路である
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項６】前記熱伝導性の悪い材料は酸化シリコン
であることを特徴とする請求項１乃至５の何れかに記載
の半導体装置。
【請求項７】前記感熱部は半導体のＰＮ接合の順方向
電圧の温度依存性を測定する回路で構成してなることを
特徴とする請求項２乃至６の何れかに記載の半導体装
置。
【請求項８】前記熱分離溝は多重に複数本形成してな
ることを特徴とする請求項１乃至７の何れかに記載の半
導体装置。
【請求項９】少なくとも前記高精度回路又は前記感熱
部の下部に、前記半導体基板よりも熱伝導性の悪い材料
からなる埋め込み熱分離膜を埋め込んでなることを特徴
とする請求項１乃至８の何れかに記載の半導体装置。
【請求項１０】前記熱伝導性の悪い材料は酸化シリコ
ンであることを特徴とする請求項９記載の半導体装置。
【請求項１１】前記埋め込み熱分離膜は前記高精度回
路又は前記感熱部の下部のみに形成してなることを特徴
とする請求項９又は１０記載の半導体装置。
【請求項１２】前記埋め込み熱分離膜は前記半導体基
板の主面全面の下部に形成してなることを特徴とする請
求項９又は１０記載の半導体装置。
【請求項１３】前記熱分離溝の深さは前記発熱部、前
記高精度回路又は前記感熱部の何れの形成深さよりも深
いことを特徴とする請求項１乃至１２の何れかに記載の
半導体装置。
【請求項１４】前記熱分離溝の深さは前記埋め込み熱
分離膜の形成されている深さ以上であることを特徴とす
る請求項９乃至１２の何れかに記載の半導体装置。