JPH0821940B2 - データ伝送方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ伝送方式に関
し、特に、ボタン電話装置、ホームテレホン装置、計測
機器、パソコン、セキュリティ関連機器等のシステム内
のＣＰＵ間データ伝送において、ハードおよびソフトの
簡素化、普遍化を図ったデータ伝送方式に関する。

【０００２】

【従来の技術】ボタン電話装置、ホームテレホン装置等
のシステムにおいては、従来から主制御装置内部等にお
いて、各ブロック毎に分散制御が行われている。そのた
め、全体の制御を行うメインＣＰＵ（以下、ＭＰＵと呼
ぶ）と、各機能ブロックの制御を行うサブＣＰＵとの間
でデータ伝送を行う必要がある。

【０００３】図８は、従来の中、小型のボタン電話装置
におけるＭＰＵ−サブＣＰＵ間のデータ伝送方式の一例
のシステム図を示す。

【０００４】この従来例はパラレル伝送の例であり、シ
ステム内の主制御装置に設けられているＭＰＵ１と、各
ユニットＵ１〜Ｕｎはパラレル接続されている。また、
各ユニットＵ１〜Ｕｎは、サブＣＰＵ２１〜２ｎと、Ｆ
ＩＦＯ（ファーストイン ファーストアウト）メモリ３
１〜３ｎから構成されている。前記ＦＩＦＯメモリ３１
〜３ｎはインターフェイス回路を構成している。

【０００５】ＭＰＵ１と前記ユニットＵ１〜Ｕｎとは、
システム特有の伝送方式でデータの伝送が行われてい
る。

【０００６】また、ＭＰＵ１と端末機器（電話機等）Ｔ
1 〜ＴN とは、プロトコル変換回路４、送受信回路５お
よびデータ伝送路６を介して接続されている。そして、
ＭＰＵ１と端末機器Ｔ1 〜ＴN 間のデータ伝送は省線化
のため、前記ＭＰＵ１とユニットＵ１〜Ｕｎ間とは別の
シリアル伝送方式でデータ伝送が行われている。

【０００７】

【発明が解決しようとする課題】従来のデータ伝送方式
は、２つの伝送方式を使用しているので、ソフトウェア
制御は複雑であり、ソフトウェア量も多くなるという問
題があった。特に、中、小型のボタン電話装置等では、
ハードウェアの軽減を目指すあまり、かえってソフトウ
ェアを複雑なものにしてしまい、開発期間が長期化して
しまうという問題もあった。また、時分割固定タイムス
ロット方式で、ＭＰＵと各ユニットおよび各端末機器間
のデータ伝送を行っている場合は、タイムスロットの割
当てに余裕がなくなると、新たな機能を追加することが
困難になり、柔軟性あるいは拡張性に欠けているという
問題があった。さらにＭＰＵと各ユニット間の信号線は
アドレスバス、デ―タバスなど多数の信号線により接続
されているので多線化していた。

【０００８】本発明の目的は、前記従来方式の問題点を
除去し、主制御装置内のＭＰＵと各機能ブロックのサブ
ＣＰＵ間の伝送方式と、前記ＭＰＵと各端末機器間の伝
送方式を共通化することにより、ソフトウェア制御を簡
素化かつソフトウェア量を減少できるデータ伝送方式を
提供することにある。また他の目的は、ＭＰＵとサブＣ
ＰＵ間をシリアル伝送できるようにすることにより、Ｍ
ＰＵとサブＣＰＵ間の信号線の省線化を図ることがで
き、かつ容易に新たな機能を追加できる柔軟性と拡張性
を備えたデータ伝送方式を提供することにある。さらに
デ―タ伝送路にハ―ドウェア的に多数の端末機器および
サブＣＰＵの送受信回路（伝送手段）がバス接続される
ことによるデ―タ伝送路のインピ―ダンスの低下を防ぐ
ことにある。

【０００９】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、システム全体の制御を行うメインＣＰＵ
と、該システム内の各機能ブロックの制御を行うサブＣ
ＰＵとの間およびサブＣＰＵ相互間のデータ伝送方式
を、これらにデータ伝送路で接続された複数の端末機器
とメインＣＰＵとのデータ伝送方式あるいは該端末機器
相互間のデータ伝送方式と同一にした点に特徴がある。

【００１０】また、本発明では、さらに、前記メインＣ
ＰＵおよびサブＣＰＵからの送信信号を論理和して送受
信手段に送出する構成とした点に特徴がある。

【００１１】

【作用】上記の構成としたことにより、本発明は、シス
テム内を共通のデータ伝送方式とすることができ、ソフ
トウェア制御の簡素化かつソフトウェア量の低減を図る
ことができる。

【００１２】また、メインＣＰＵとサブＣＰＵ間の信号
線の省線化を図ることができ、かつ新たな機能の追加を
容易に達成することができる。さらに、送信信号を論理
和し、送受信手段を共用化すれば、主制御装置と端末機
器の間のデ―タ伝送路のインピ―ダンスを下げることが
ない。

【００１３】

【実施例】以下に、図面を参照して、本発明を詳細に説
明する。

【００１４】図１は、本発明のデータ伝送方式の一実施
例のシステムブロック図を示す。図において、図８と同
一または同等物には、同一の符号が付されている。

【００１５】本実施例では、ＭＰＵ１、サブＣＰＵ２１
〜２ｎは、それぞれ、プロトコル変換回路４、４１〜４
ｎに接続され、該プロトコル変換回路４、４１〜４ｎ
は、それぞれ、送受信回路５、５１〜５ｎを介してデー
タ伝送路６に接続されている。送受信回路５、５１〜５
ｎは、データ伝送路上で、論理的にバス形式で電話機等
の端末機器Ｔ1 〜ＴN に接続されている。端末機器Ｔ1
〜ＴN も、データ伝送路上で、全く同様に接続されてい
る。

【００１６】なお、本実施例のデータ伝送の形式は、一
例としてホームバスシステムの伝送形式である「日本電
子機械工業会／電波技術協会合同ＨＢＳ規格委員会」の
「ホームバスシステム標準仕様検討報告書」（昭和６２
年２月）を参照している。

【００１７】図１の構成をより具体的に説明すると、Ｍ
ＰＵ１およびサブＣＰＵ２１〜２ｎと、それぞれに対応
するプロトコル変換回路４、４１〜４ｎとは、８ビット
のデータバスおよびリード、ライト信号線等により接続
されている。プロトコル変換回路４、４１〜４ｎとして
は、例えば、ホームバスプロトコルコントローラ［ＭＢ
８６０４６；富士通（株）］等のＩＣを使用することが
できる。

【００１８】前記プロトコル変換回路４、４１〜４ｎと
送受信回路５、５１〜５ｎとは、（＋）側送信出力線Ｔ
a 、（−）側送信出力線Ｔb 、受信出力線ＲＣＶ等によ
り接続されている。

【００１９】送受信回路５、５１〜５ｎの一具体例を図
２を参照して説明する。図示されているように、（＋）
側送信出力線Ｔa 、（−）側送信出力線Ｔb は、それぞ
れ、抵抗Ｒa1、Ｒa2、Ｒb1、Ｒb2とトランジスタＱa1、
Ｑa2からなる送信回路Ｓ1 、Ｓ2 を介してトランスＴの
一次側巻線ｔ1 の両端に接続されている。該一次巻線ｔ
1 の中央は接地されている。このため、前記（＋）側送
信出力線Ｔa および（−）側送信出力線Ｔb から入力さ
れた送信データはＡＭＩ信号ＶT に変換され、前記トラ
ンスＴの二次巻線ｔ2 から送出される。

【００２０】一方、前記二次巻線ｔ2 を介して受信した
受信データは抵抗Ｒc1、Ｒc2、Ｒd1、Ｒd2とトランジス
タＱb1、Ｑb2からなる受信回路Ｊ1 、Ｊ2 により受信さ
れ、前記受信出力線ＲＣＶへ送出される。

【００２１】次に、本実施例の動作を説明する。前記Ｍ
ＰＵ１、サブＣＰＵ２１〜２ｎから対応するプロトコル
変換回路４、４１〜４ｎへは、図３(a) に示されている
ような８ビットのデータが１キヤラクタ毎に出力され
る。プロトコル変換回路４、４１〜４ｎでは、同図(b)
に示されているように、８ビットのデータにスタートビ
ットＳＴと、パリティビットＰと、ストップビットＳＴ
Ｐを付加したＡＭＩ作成用信号（Ｔa 、Ｔb ）に変換す
る。そして、このＡＭＩ作成用信号（Ｔa 、Ｔb ）を対
応する送受信回路５、５１〜５ｎに出力する。

【００２２】送受信回路５、５１〜５ｎは、前記ＡＭＩ
作成用信号（Ｔa 、Ｔb ）からＡＭＩ信号ＶT を作成
し、データ伝送路６上に送出する。なお、ＡＭＩ信号
は、通常デ―タ“１”を正と負の信号に交互に表わす
が、ホ―ムバスシステムの伝送方式ではＡＭＩ信号を同
図（ｃ）のようなデ―タ“０”を正と負の信号で交互に
表している。

【００２３】受信の場合には、前記と逆に、送受信回路
は、受信出力ＲＣＶをプロトコル変換回路に出力する。
プロトコル変換回路は、スタートビットＳＴ、パリティ
ビットＰおよびストップビットＳＴＰが付加されている
受信信号から、１キャラクタ毎に、データ部分のみの８
ビットを取り出し、８ビットのパラレル信号に変換し
て、前記ＭＰＵ１またはサブＣＰＵ２１〜２ｎに送出す
る。

【００２４】図４はデータ伝送路６上に送出されるデー
タのフォーマットの一例を示す。１フレームは、優先コ
ードＰＲ、自己アドレスＳＡ、相手アドレスＤＡ、制御
コードＣＣ、電文長コードＢＣ、データフィールド、チ
ェックコードＦＣＣ、ダミーＤＭＹ、ＡＣＫコードから
構成されている。前記データフィールドを除く優先コー
ドＰＲ、自己アドレスＳＡ、相手アドレスＤＡ、制御コ
ードＣＣ等は１キャラクタで構成されている。

【００２５】１フレームの後は、１０ｍ秒以上の休止時
間が入り、第２フレームが続く。

【００２６】前記優先コードＰＲのデ―タ部は、１６進
表示の“ＢＤ”、すなわち“１０１１１１０１”から構
成されている。図示されている優先コードＰＲのコード
部の前の“０”はスタートビットＳＴを表し、該コード
部の後の“０”はパリティビットＰを、次の“１”はス
トップビットＳＴＰを表している。

【００２７】前記優先コードＰＲが伝送路６上に送出さ
れると、この伝送路６上には図示されている波形のＡＭ
Ｉ信号ＶT が伝送される。そして、このＡＭＩ信号ＶT
は伝送路６に接続されている全てのユニットおよび端末
機器Ｔ1 〜ＴN の送受信回路で受信され、図示されてい
る受信出力ＲＣＶがプロトコル変換回路に出力される。
なお、図４には、具体的な波形としては優先コードＰ
Ｒのみが示されており、これに続いて第２キヤラクタの
自己アドレスＳＡが出力される。

【００２８】本実施例の伝送方式では、ＣＳＭＡ／ＣＤ
（Carria Sense Muitipie Access with Collision Dete
ction ）方式により、データ伝送路上の競合制御が行わ
れている。この競合制御については、後で詳細に説明す
る。

【００２９】以上のように、本実施例では、システム内
を共通のデータ伝送方式としているので、ソフトウェア
制御の簡素化かつソフトウェア量の低減を図ることがで
きる。また、従来例に比し、ＭＰＵとサブＣＰＵ間の信
号線をＴa 、Ｔb 、ＲＣＶのわずか３線で構成できるの
で省線化を図ることができる。

【００３０】次に、本発明の第２実施例を、図５を参照
して説明する。

【００３１】この実施例は、図１の送受信回路５、５１
〜５ｎを、１個の送受信回路１１に置換えたものであ
る。なお、他の符号は、図１と同一または同等物を示
す。

【００３２】すなわち、本実施例では、ＭＰＵ１および
サブＣＰＵ２１〜２ｎは、データバスおよびリード、ラ
イト信号線等により、プロトコル変換回路４、４１〜４
ｎに接続されている。また、該プロトコル変換回路４、
４１〜４ｎは、（＋）側送信信号線Ｔa と、（−）側送
信信号線Ｔb と、受信信号線ＲＣＶにより、送受信回路
１１に接続されている。

【００３３】前記送受信回路１１の一具体例を、図６に
示す。送受信回路１１は、前記プロトコル変換回路４、
４１〜４ｎの（＋）側送信信号Ｔa1〜Ｔan+1を入力とす
る負論理の論理和回路１２ａと、（−）側送信信号Ｔb1
〜Ｔbn+1を入力とする負論理の論理和回路１２ｂと、前
記論理和回路１２ａの出力信号を入力とする送信回路１
３ａと、前記論理和回路１２ｂの出力信号を入力とする
送信回路１３ｂと、中央が接地された一次巻線を有する
トランスＴ（インターフェス回路）１４と、受信信号を
受信する受信回路１５ａ、１５ｂから構成されている。

【００３４】第２実施例においても、第１実施例と同様
のフォーマットでデータ伝送が行われ、かつ競合制御が
行われている。

【００３５】次に、前記競合制御を第２実施例の方式を
参照して説明する。図７は、該競合制御される信号のタ
イミングチャートを示す。

【００３６】図７のＴa1、Ｔb1はそれぞれＭＰＵ１の
（＋）側送信出力、（−）側送信出力を、Ｔa2、Ｔb2は
それぞれユニット１のサブＣＰＵ２１の（＋）側送信出
力、（−）側送信出力を、Ｔan、Ｔbnはそれぞれユニッ
ト（ｎ−１）のサブＣＰＵの（＋）側送信出力、（−）
側送信出力の波形図を示す。また、Ｔa'、Ｔb'は図６に
示されているように、論理和回路１２ａ、１２ｂの出力
信号の波形図、ＲＣＶは受信信号の波形図、ＶT は前記
データ伝送路６上の信号の波形図を示す。さらに、Ｔa
1' 、Ｔb1' はそれぞれ端末Ｔ1 の（＋）側送信出力、
（−）側送信出力の波形図を示す。

【００３７】なお、前記ＭＰＵ１のアドレスは“Ｆ０”
（１６進表示、以下特にことわらない限り１６進表示と
する。）、前記サブＣＰＵ２１のアドレスは“８０”、
前記端末Ｔ1 のアドレスは“０８”であるとする。

【００３８】いま、図７に示されているように、前記Ｍ
ＰＵ１、ユニット１のサブＣＰＵ２１および端末Ｔ1 が
一斉に送信を開始したとする。そうすると、まずそれぞ
れから前記優先コードＰＲが一斉に出力される。すなわ
ち、スタートビットＳＴ、デ―タ部分“ＢＤ”、パリテ
ィビットＰ、ストップビットＳＰが出力される。

【００３９】これらのビットデータは、受信信号ＲＣＶ
として、ＭＰＵ１、ユニット１〜ｎのサブＣＰＵおよび
端末Ｔ1 〜Ｔn の受信線に入力し、それぞれにおいて検
知される。

【００４０】前記優先コードＰＲの送出が終わると、前
記ＭＰＵ１、サブＣＰＵ２１および端末Ｔ1 は、それぞ
れのアドレスの送出を始める。ＭＰＵ１はアドレス“Ｆ
０”、すなわち２進表示で“００００１１１１”を、Ｃ
ＰＵ２１はアドレス“８０”、すなわち２進表示で“０
００００００１”を、端末Ｔ1 はアドレス“０８”、す
なわち２進表示で“００００１０００”を出力する。な
お、一般にシリアルデータ伝送方式では、データはＬＳ
Ｂ（最小桁）から順に出力される。

【００４１】前記各アドレスデータが出力されると、こ
れらは前記伝送路６を経て、ＭＰＵ１、ユニット１〜ｎ
のサブＣＰＵおよび端末Ｔ1 〜Ｔn の受信線に入力し、
それぞれにおいて検知される。前記一斉に送信を開始し
たＭＰＵ１、サブＣＰＵ２１および端末Ｔ1 は、受信信
号を監視し、自分の送信デ―タと受信デ―タが異なった
時点で送信権を放棄する。

【００４２】図７の例では、端末Ｔ1 がスタ―ビットを
含め５ビット目で“１”になり、他の二つはまだ“０”
であるので、端末Ｔ1 が競合負けと判断し、送信動作を
中止する。次に、ＭＰＵ１はスタ―トビットを含め６ビ
ット目で“１”になるので、サブＣＰＵ２１に対して競
合負けと判断し、送信動作を中止する。この結果、ユニ
ット１のサブＣＰＵ２１が送信権を獲得し、以後の送信
データの送出を続行する。すなわち、自己アドレス以降
の相手アドレスＤＡ、制御コードＣＣ、電文長コードＢ
Ｃ、データフィールド、チェックコードＦＣＣ、といっ
たデータを出力する。

【００４３】以上のようにして、競合制御を行うことが
できる。

【００４４】本実施例では、システム内を共通のデータ
伝送方式としているので、ソフトウェア制御の簡素化か
つソフトウェア量の低減を図ることができると共に、メ
インＣＰＵとサブＣＰＵの送信信号を論理和して送受信
手段に接続するようにしたので、第１実施例と同様にメ
インＣＰＵとサブＣＰＵ間の信号線の省線化を図ること
ができ、かつ新たな機能の追加を容易に達成することが
できる。

【００４５】さらに、主制御装置内の送受信回路を共有
化することにより、主制御装置内のユニットはデ―タ伝
送路に論理的にのみ接続されていることになり、ハ―ド
ウェア的には１つの送受信回路でデ―タ伝送路に接続さ
れているため、デ―タ伝送路のインピ―ダンスの低下が
ない。

【００４６】

【発明の効果】本発明によれば、システム内のデータ伝
送方式を共通化できるので、ソフトウェア制御の簡素化
と、ソフトウェア量の低減を簡易なシステム構成にて実
現することができる。

【００４７】また、メインＣＰＵとサブＣＰＵの送信信
号を論理和して送受信手段に接続するようにしたので、
メインＣＰＵとサブＣＰＵ間の信号線の省線化を図るこ
とができ、かつ新たな機能の追加を容易に達成すること
ができる。

【００４８】さらにデ―タ伝送路のインピ―ダンスの低
下がないため、デ―タ伝送波形の波高値が小さくなら
ず、より多くの端末機器を接続することが可能なる。

【図面の簡単な説明】

【図１】本発明の一実施例のシステムブロック図であ
る。

【図２】図１の送受信回路の一具体例を示す回路図であ
る。

【図３】ＣＰＵ、プロトコル変換回路および送受信回路
の出力信号の構成図である。

【図４】データ伝送路上を伝送されるデータの構成例の
説明図である。

【図５】本発明の他の実施例のシステムブロック図であ
る。

【図６】図５の送受信回路の一具体例を示す回路図であ
る。

【図７】競合制御の一例を示す説明図である。

【図８】従来のデータ伝送方式のシステムブロック図で
ある。

【符号の説明】 １ メインＣＰＵ、 ４ プロトコル変換回路、 ５
送受信回路、 ６ デ―タ伝送路、 ２１〜２ｎ サブ
ＣＰＵ、 ４１〜４ｎ プロトコル変換回路、５１〜５
ｎ 送受信回路、 Ｔ1 、ＴN 端末機器、 １２ａ、
１２ｂ 論理和回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 システム全体の制御を行うメインＣＰＵ
   と、該システム内の各機能ブロックの制御を行うサブＣ
   ＰＵと、複数の端末機器とがバス形式データ伝送路で接
   続されたシステムのデータ伝送方式であって、 前記システム内のメインＣＰＵとサブＣＰＵ間、および
   サブＣＰＵ相互間のデータ伝送方式を、前記システム内
   のメインＣＰＵと端末機器間および端末機器相互間のデ
   ータ伝送方式と同一にし、かつ前記システム内のメインＣＰＵおよびサブＣＰＵか
   らの送信信号を論理和して送受信手段に接続するように
   したことを特徴とするデータ伝送方式。