JPH0821868A - Ｉｃ試験装置の外部同期信号の異常検出回路 - Google Patents
Ｉｃ試験装置の外部同期信号の異常検出回路Info
- Publication number
- JPH0821868A JPH0821868A JP6180801A JP18080194A JPH0821868A JP H0821868 A JPH0821868 A JP H0821868A JP 6180801 A JP6180801 A JP 6180801A JP 18080194 A JP18080194 A JP 18080194A JP H0821868 A JPH0821868 A JP H0821868A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization signal
- external synchronization
- external
- detection circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】ＩＣ試験装置において、外部から与えられた信
号に同期して試験を行う際、ＩＣ試験装置の許容範囲を
越えた周波数の信号を与える可能性があった。異常状態
を的確につかみリアルタイムで異常を検出する装置を提
供する。 【構成】被試験用発振器内蔵ＩＣ１より同期信号を受け
る外部同期信号入力端子１０を設け、外部同期信号の異
常検出回路の動作基準クロック入力端子９を設け、外部
同期信号同期化回路のＦＦ１１、１２を設け、外部同期
信号遅延回路のＦＦ１３、１４、１５とＮまたは外部同
期信号遅延素子６３、６４、６５、Ｐを設け、外部同期
信号最小周期異常検出回路ＡＮＤゲート１６、１７、Ｍ
とＯＲゲート１８を設け、異常状態検出端子１９を設
け、接続器２０または２１を設けたことを特徴とする。
号に同期して試験を行う際、ＩＣ試験装置の許容範囲を
越えた周波数の信号を与える可能性があった。異常状態
を的確につかみリアルタイムで異常を検出する装置を提
供する。 【構成】被試験用発振器内蔵ＩＣ１より同期信号を受け
る外部同期信号入力端子１０を設け、外部同期信号の異
常検出回路の動作基準クロック入力端子９を設け、外部
同期信号同期化回路のＦＦ１１、１２を設け、外部同期
信号遅延回路のＦＦ１３、１４、１５とＮまたは外部同
期信号遅延素子６３、６４、６５、Ｐを設け、外部同期
信号最小周期異常検出回路ＡＮＤゲート１６、１７、Ｍ
とＯＲゲート１８を設け、異常状態検出端子１９を設
け、接続器２０または２１を設けたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、被試験用発振器内蔵Ｉ
Ｃの試験はＩＣ試験装置との同期化を必要とするが、同
期化が取れない場合の異常状態を検出する外部同期信号
の異常検出回路に関する。
Ｃの試験はＩＣ試験装置との同期化を必要とするが、同
期化が取れない場合の異常状態を検出する外部同期信号
の異常検出回路に関する。
【０００２】
【従来の技術】従来被試験用発振器内蔵ＩＣの試験はＩ
Ｃ試験装置との同期化を必要とするが、同期化が取れな
い場合異常状態を検出する外部同期信号の異常検出回路
はＩＣ試験装置に装着されなかった。図５は従来のＩＣ
試験装置の外部同期化のブロック図である。それは外部
同期用コンパレータ１００とタイミング発生器２００と
パターン発生器３００とフォーマットコントロール４０
０と論理比較器５００とテストヘッド１０１で構成され
ている。発振器内蔵のＩＣは当該発振器に同期して動作
を行うので、被試験用発振器内蔵ＩＣ１を試験するに
は、ＩＣ試験装置のタイミング発生器２００の発生周期
と被試験用発振器内蔵ＩＣ１の同期信号と同期化を取る
必要があった。例えば、ＩＣ試験装置の限界周波数が１
００ＭＨＺの場合で被試験用発振器内蔵ＩＣ１が１０Ｍ
ＨＺの場合、同期化されると通常能力の試験が行われ
る。そこで被試験用発振器内蔵ＩＣ１のテストヘッドに
取り付けの際、同軸ケーブルに反射が存在すると、外部
同期用コンパレータ１００より方形波の波と波の間に異
常方形波が発生する、１０ＭＨＺが異常に高くなり２０
０ＭＨＺにもそれ以上にもなる。しかしながら、外部同
期用コンパレータ１００に異常状態が発生したと判断す
るまでの調査に多くの工数を必要とした。ＩＣ試験装置
の正常性を確かめるため、ＩＣ試験装置のタイミング発
生器２００及びパターン発生器３００の各ポイントの波
形を一点一点確かめる煩雑な作業をしなければ判定が出
来なかった。被試験用発振器内蔵ＩＣ１とＩＣ試験装置
の同期信号の同期化を図るための調整は長時間を要し
た。
Ｃ試験装置との同期化を必要とするが、同期化が取れな
い場合異常状態を検出する外部同期信号の異常検出回路
はＩＣ試験装置に装着されなかった。図５は従来のＩＣ
試験装置の外部同期化のブロック図である。それは外部
同期用コンパレータ１００とタイミング発生器２００と
パターン発生器３００とフォーマットコントロール４０
０と論理比較器５００とテストヘッド１０１で構成され
ている。発振器内蔵のＩＣは当該発振器に同期して動作
を行うので、被試験用発振器内蔵ＩＣ１を試験するに
は、ＩＣ試験装置のタイミング発生器２００の発生周期
と被試験用発振器内蔵ＩＣ１の同期信号と同期化を取る
必要があった。例えば、ＩＣ試験装置の限界周波数が１
００ＭＨＺの場合で被試験用発振器内蔵ＩＣ１が１０Ｍ
ＨＺの場合、同期化されると通常能力の試験が行われ
る。そこで被試験用発振器内蔵ＩＣ１のテストヘッドに
取り付けの際、同軸ケーブルに反射が存在すると、外部
同期用コンパレータ１００より方形波の波と波の間に異
常方形波が発生する、１０ＭＨＺが異常に高くなり２０
０ＭＨＺにもそれ以上にもなる。しかしながら、外部同
期用コンパレータ１００に異常状態が発生したと判断す
るまでの調査に多くの工数を必要とした。ＩＣ試験装置
の正常性を確かめるため、ＩＣ試験装置のタイミング発
生器２００及びパターン発生器３００の各ポイントの波
形を一点一点確かめる煩雑な作業をしなければ判定が出
来なかった。被試験用発振器内蔵ＩＣ１とＩＣ試験装置
の同期信号の同期化を図るための調整は長時間を要し
た。
【０００３】
【発明が解決しようとする課題】ＩＣ試験装置の正常性
を確かめるため、ＩＣ試験装置のタイミング発生器２０
０及びパターン発生器３００の各ポイントの波形を一点
一点確かめる煩雑な作業を必要とした、このような不具
合の発生を効率よく確認する手段はなかった。ＩＣ試験
装置内タイミング発生器２００は、被試験用発振器内蔵
ＩＣ１の同期信号に追従可能な上限入力周波数が決まっ
ているため、被試験用発振器内蔵ＩＣ１と接触部及び同
軸ケーブルの伝送系に反射が存在し試験を行った場合は
ＩＣ試験装置内タイミング発生器２００の出力周波数は
瞬時的に上限を越えてしまう。ＩＣ試験装置の能力を越
えた異常状態となるため試験は出来なかった。このよう
な不具合をリアルタイムで検出する外部同期信号の異常
検出回路はＩＣ試験装置に装着されなかった。この発明
は、ＩＣ試験装置の能力を越えた異常状態をリアルタイ
ムで確かめられる新たなＩＣ試験装置を提供するもので
ある。
を確かめるため、ＩＣ試験装置のタイミング発生器２０
０及びパターン発生器３００の各ポイントの波形を一点
一点確かめる煩雑な作業を必要とした、このような不具
合の発生を効率よく確認する手段はなかった。ＩＣ試験
装置内タイミング発生器２００は、被試験用発振器内蔵
ＩＣ１の同期信号に追従可能な上限入力周波数が決まっ
ているため、被試験用発振器内蔵ＩＣ１と接触部及び同
軸ケーブルの伝送系に反射が存在し試験を行った場合は
ＩＣ試験装置内タイミング発生器２００の出力周波数は
瞬時的に上限を越えてしまう。ＩＣ試験装置の能力を越
えた異常状態となるため試験は出来なかった。このよう
な不具合をリアルタイムで検出する外部同期信号の異常
検出回路はＩＣ試験装置に装着されなかった。この発明
は、ＩＣ試験装置の能力を越えた異常状態をリアルタイ
ムで確かめられる新たなＩＣ試験装置を提供するもので
ある。
【０００４】
【課題を解決するための手段】例えばＩＣ試装置のテス
トヘッドの外部同期用コンパレータと被試験用発振器内
蔵ＩＣを接続するときケーブル長さによるインピーダン
スミスマッチングが原因で伝送系に反射が存在し試験が
行われた場合、ＩＣ試験装置の許容範囲を越えた周波数
となる。また使用側に配線間違いが発生する場合もあり
解決に長時間を必要とした。本発明は、このような不具
合をリアルタイムに異常を検出する手段として、ＩＣ試
験装置の外部同期用コンパレータに外部同期信号の異常
検出回路を装着する手段を設けた。図１を参照して説明
する、ＩＣ試験装置に装着の外部同期信号の異常検出回
路を示す。 （ア）外部同期信号入力端子１０と外部同期信号同期化
回路のＦＦ（フリップフロップ）１２、１３と基準クロ
ック入力９を設け、（イ）外部同期信号遅延回路のＦＦ
１３、１４、１５を設け、（ウ）外部同期信号最小周期
異常検出回路のＡＮＤゲート１６、１７、とＯＲゲート
１８を設け、ＩＣ試験装置内同期信号と被試験用発振器
内蔵ＩＣの同期信号の異常状態を検出する、ＩＣ試験装
置の外部同期用コンパレータ１００に装着する外部同期
信号の異常検出回路を構成する。
トヘッドの外部同期用コンパレータと被試験用発振器内
蔵ＩＣを接続するときケーブル長さによるインピーダン
スミスマッチングが原因で伝送系に反射が存在し試験が
行われた場合、ＩＣ試験装置の許容範囲を越えた周波数
となる。また使用側に配線間違いが発生する場合もあり
解決に長時間を必要とした。本発明は、このような不具
合をリアルタイムに異常を検出する手段として、ＩＣ試
験装置の外部同期用コンパレータに外部同期信号の異常
検出回路を装着する手段を設けた。図１を参照して説明
する、ＩＣ試験装置に装着の外部同期信号の異常検出回
路を示す。 （ア）外部同期信号入力端子１０と外部同期信号同期化
回路のＦＦ（フリップフロップ）１２、１３と基準クロ
ック入力９を設け、（イ）外部同期信号遅延回路のＦＦ
１３、１４、１５を設け、（ウ）外部同期信号最小周期
異常検出回路のＡＮＤゲート１６、１７、とＯＲゲート
１８を設け、ＩＣ試験装置内同期信号と被試験用発振器
内蔵ＩＣの同期信号の異常状態を検出する、ＩＣ試験装
置の外部同期用コンパレータ１００に装着する外部同期
信号の異常検出回路を構成する。
【０００５】
【作用】本発明は、外部同期信号入力端子１０より被試
験用発振器内蔵ＩＣの同期信号が入力されると、外部同
期信号同期化回路１２、１３のＦＦ回路の作用によって
外部同期信号を論理信号の一サイクル単位の方形波にす
る。外部同期信号遅延回路のＦＦ１３、１４、１５はシ
フトレジスタの各作用によって論理信号が一サイクル単
位で遅延する。外部同期信号最小周期異常検出回路のＡ
ＮＤゲート１６、１７、とＯＲゲート１８で位相差を検
出して論理和を取る作用の結果、異常状態が検出され
る。
験用発振器内蔵ＩＣの同期信号が入力されると、外部同
期信号同期化回路１２、１３のＦＦ回路の作用によって
外部同期信号を論理信号の一サイクル単位の方形波にす
る。外部同期信号遅延回路のＦＦ１３、１４、１５はシ
フトレジスタの各作用によって論理信号が一サイクル単
位で遅延する。外部同期信号最小周期異常検出回路のＡ
ＮＤゲート１６、１７、とＯＲゲート１８で位相差を検
出して論理和を取る作用の結果、異常状態が検出され
る。
【０００６】
【実施例】図１は本発明のＩＣ試験装置の外部同期用コ
ンパレータ１００に装着する外部同期信号の異常検出回
路の一実施例のブロック図を示す。被試験用発振器内蔵
ＩＣ１より同期信号をうけとる外部同期信号入力端子１
０を設け、外部同期信号の異常検出回路の動作基準とな
る基準クロック入力９を設け、目的に応じ基準クロック
は任意に設定する。外部同期信号入力端子１０より外部
同期信号を受ける外部期信号同期化回路のＦＦ１１、１
２を設け、外部同期信号同期化回路１２の信号を受ける
外部同期信号遅延回路のＦＦ１３、１４、１５を設け、
外部同期信号最小周期異常検出回路のＡＮＤゲート１６
に外部同期信号遅延回路のＦＦ１３の信号を送り、ＡＮ
Ｄゲート１７に同様のＦＦ１４の信号を送り、同じくＦ
Ｆ１５からＡＮＤゲート１６、１７に信号を送る、外部
同期信号最小周期異常検出回路のＯＲゲート１８はＡＮ
Ｄゲート１６、１７より信号を受け、位相差を検出し論
理和をとった信号が異常検出出力となる。
ンパレータ１００に装着する外部同期信号の異常検出回
路の一実施例のブロック図を示す。被試験用発振器内蔵
ＩＣ１より同期信号をうけとる外部同期信号入力端子１
０を設け、外部同期信号の異常検出回路の動作基準とな
る基準クロック入力９を設け、目的に応じ基準クロック
は任意に設定する。外部同期信号入力端子１０より外部
同期信号を受ける外部期信号同期化回路のＦＦ１１、１
２を設け、外部同期信号同期化回路１２の信号を受ける
外部同期信号遅延回路のＦＦ１３、１４、１５を設け、
外部同期信号最小周期異常検出回路のＡＮＤゲート１６
に外部同期信号遅延回路のＦＦ１３の信号を送り、ＡＮ
Ｄゲート１７に同様のＦＦ１４の信号を送り、同じくＦ
Ｆ１５からＡＮＤゲート１６、１７に信号を送る、外部
同期信号最小周期異常検出回路のＯＲゲート１８はＡＮ
Ｄゲート１６、１７より信号を受け、位相差を検出し論
理和をとった信号が異常検出出力となる。
【０００７】図２はタイミングチャートを示す。いま基
準クロックを８ｎｓで動作させる、被試験用発信器内蔵
ＩＣの外部入力信号をＨで示す、外部同期信号同期化回
路のＦＦ１２の出力方形波をＡで示す、次のステージの
外部同期信号遅延回路のＦＦ１３の出力方形波をＢで示
す、同様に外部同期信号遅延回路のＦＦ１４の出力方形
波をＣに示す、同様に外部同期信号遅延回路の１５の出
力方形波をＤに示す。被試験用発信器内蔵ＩＣの外部入
力信号Ｈは外部同期信号同期化回路のＦＦ１２へ入力さ
れると基準クロックのタイミングによってＦＦ１２は作
動する。外部同期信号同期化回路のＦＦ１２の方形波Ａ
から外部同期信号遅延回路ＦＦ１３、１４、１５の方形
波は通過ステージの作用によって１サイクル毎に方形波
が遅延する、この方形波Ｂ、Ｃ、Ｄは外部同期信号最小
周期異常検出回路のＡＮＤゲート１６、１７によって異
常はＥ、Ｆの方形波となりＯＲゲート１８より検出され
る。例えば、基準クロックの周期を８ｎｓ、タイミング
発生器の最小動作周期を２４ｎｓする、仮に外部同期信
号が２４ｎｓ未満になった場合には、同期化回路のの出
力の周期が１６ｎｓ又は８ｎｓになってしまう、この１
６ｎｓ、８ｎｓの位相差を検出し、論理和を取った信号
が異常検出出力となる。この同期化回路の出力を監視す
ることにより、リアルタイムで外部入力信号の異常を検
出することが出来た。
準クロックを８ｎｓで動作させる、被試験用発信器内蔵
ＩＣの外部入力信号をＨで示す、外部同期信号同期化回
路のＦＦ１２の出力方形波をＡで示す、次のステージの
外部同期信号遅延回路のＦＦ１３の出力方形波をＢで示
す、同様に外部同期信号遅延回路のＦＦ１４の出力方形
波をＣに示す、同様に外部同期信号遅延回路の１５の出
力方形波をＤに示す。被試験用発信器内蔵ＩＣの外部入
力信号Ｈは外部同期信号同期化回路のＦＦ１２へ入力さ
れると基準クロックのタイミングによってＦＦ１２は作
動する。外部同期信号同期化回路のＦＦ１２の方形波Ａ
から外部同期信号遅延回路ＦＦ１３、１４、１５の方形
波は通過ステージの作用によって１サイクル毎に方形波
が遅延する、この方形波Ｂ、Ｃ、Ｄは外部同期信号最小
周期異常検出回路のＡＮＤゲート１６、１７によって異
常はＥ、Ｆの方形波となりＯＲゲート１８より検出され
る。例えば、基準クロックの周期を８ｎｓ、タイミング
発生器の最小動作周期を２４ｎｓする、仮に外部同期信
号が２４ｎｓ未満になった場合には、同期化回路のの出
力の周期が１６ｎｓ又は８ｎｓになってしまう、この１
６ｎｓ、８ｎｓの位相差を検出し、論理和を取った信号
が異常検出出力となる。この同期化回路の出力を監視す
ることにより、リアルタイムで外部入力信号の異常を検
出することが出来た。
【０００８】その他の実施例図３はその他の一実施例を
示す。外部同期信号遅延フリップフロップ１３、１４、
１５以外のＮを増加して外部同期信号最小周期異常検出
ＡＮＤゲート１６、１７とＭの入力を当該外部同期信号
遅延フリップフロップより任意に引き出すことによっ
て、外部同期信号最小周期異常検出回路の周期を変更す
ることになり任意の周期を決定すること出来る。それは
接続器２０を使って任意の周期を決定する、接続は外部
同期信号最小周期選択端子Ｓ１、Ｓ２、Ｓ３、Ｓｍと外
部同期信号遅延ＦＦ端子ｆ１、ｆ２、ｆ３、ｆ４、ｆｎ
を使って自由に選択できる。
示す。外部同期信号遅延フリップフロップ１３、１４、
１５以外のＮを増加して外部同期信号最小周期異常検出
ＡＮＤゲート１６、１７とＭの入力を当該外部同期信号
遅延フリップフロップより任意に引き出すことによっ
て、外部同期信号最小周期異常検出回路の周期を変更す
ることになり任意の周期を決定すること出来る。それは
接続器２０を使って任意の周期を決定する、接続は外部
同期信号最小周期選択端子Ｓ１、Ｓ２、Ｓ３、Ｓｍと外
部同期信号遅延ＦＦ端子ｆ１、ｆ２、ｆ３、ｆ４、ｆｎ
を使って自由に選択できる。
【０００９】図４は外部同期信号遅延フリップフロップ
を他の遅延素子に変更した一実施例を示す。外部同期信
号遅延素子６３、６４、６５以外のＰを増加して外部同
期信号最小周期異常検出ＡＮＤゲート１６、１７とＭの
入力を当該外部同期信号遅延素子より任意に引き出すこ
とによって、外部同期信号最小周期異常検出回路の周期
を変更することになり任意の周期を決定すること出来
る。それは接続器２１を使って任意の周期を決定する、
接続は外部同期信号最小周期選択端子Ｓ１、Ｓ２、Ｓ
３、Ｓｍと外部同期信号遅延素子端子ｄ１、ｄ２、ｄ
３、ｄ４、ｄｎを使って自由に選択できる。
を他の遅延素子に変更した一実施例を示す。外部同期信
号遅延素子６３、６４、６５以外のＰを増加して外部同
期信号最小周期異常検出ＡＮＤゲート１６、１７とＭの
入力を当該外部同期信号遅延素子より任意に引き出すこ
とによって、外部同期信号最小周期異常検出回路の周期
を変更することになり任意の周期を決定すること出来
る。それは接続器２１を使って任意の周期を決定する、
接続は外部同期信号最小周期選択端子Ｓ１、Ｓ２、Ｓ
３、Ｓｍと外部同期信号遅延素子端子ｄ１、ｄ２、ｄ
３、ｄ４、ｄｎを使って自由に選択できる。
【００１０】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に掲載されるような効果を奏する。ＩＣ
試験装置において、外部から与えられた信号に同期して
試験を行う際、同期信号の伝送系の不具合により、ＩＣ
試験装置に対して動作の許容範囲を越えた周波数の信号
を与える可能性がある。このような場合、リアルタイム
で外部入力信号の異常を検出することができるようにな
ったので異常状態を的確に防ぐ効果がある。その他の一
実施例で示すように外部同期信号最小周期異常検出回路
の周期を変更することにより任意の周期を決定できる効
果がある。
ているので以下に掲載されるような効果を奏する。ＩＣ
試験装置において、外部から与えられた信号に同期して
試験を行う際、同期信号の伝送系の不具合により、ＩＣ
試験装置に対して動作の許容範囲を越えた周波数の信号
を与える可能性がある。このような場合、リアルタイム
で外部入力信号の異常を検出することができるようにな
ったので異常状態を的確に防ぐ効果がある。その他の一
実施例で示すように外部同期信号最小周期異常検出回路
の周期を変更することにより任意の周期を決定できる効
果がある。
【図１】 本発明の一実施例のブロック図である。
【図２】 そのタイミングチャート図である。
【図３】 本発明のその他一実施例のブロック図であ
る。
る。
【図４】 本発明のその他一実施例のブロック図であ
る。
る。
【図５】 従来の半導体試験装置の外部同期化のブロッ
ク図である。
ク図である。
１ 被試験用発振器内蔵ＩＣ ９ 基準クロック １０ 外部同期信号入力 １１、１２ 外部同期信号同期化ＦＦ（フリップフロッ
プ） １３、１４、１５、Ｎ 外部同期信号遅延ＦＦ（フリッ
プフロップ） １６、１７、Ｍ 外部同期信号最小周期異常検出ＡＮＤ
ゲート １８ 外部同期信号最小周期異常検出ＯＲゲート １９ 異常状態検出端子 ２０、２１ 接続器 Ｓ１、Ｓ２、Ｓ３、Ｓｍ 外部同期信号最小周期選択端
子 ５０ 外部同期信号同期化回路 ｆ１、ｆ２、ｆ３、ｆ４、ｆｎ 外部同期信号遅延ＦＦ
端子 ｄ１、ｄ２、ｄ３、ｄ４、ｄｎ 外部同期信号遅延素子
端子 ６０、６１、６２ 外部同期信号遅延回路 ６３、６４、６５、Ｐ 外部同期信号遅延素子 ７０、７１ 外部同期信号最小周期異常検出回路 １００ 外部同期用コンパレータ １０１ テストヘッド ２００ タイミング発生器 ３００ パタン発生器 ４００ フォーマットコントロール ５００ 論理比較器
プ） １３、１４、１５、Ｎ 外部同期信号遅延ＦＦ（フリッ
プフロップ） １６、１７、Ｍ 外部同期信号最小周期異常検出ＡＮＤ
ゲート １８ 外部同期信号最小周期異常検出ＯＲゲート １９ 異常状態検出端子 ２０、２１ 接続器 Ｓ１、Ｓ２、Ｓ３、Ｓｍ 外部同期信号最小周期選択端
子 ５０ 外部同期信号同期化回路 ｆ１、ｆ２、ｆ３、ｆ４、ｆｎ 外部同期信号遅延ＦＦ
端子 ｄ１、ｄ２、ｄ３、ｄ４、ｄｎ 外部同期信号遅延素子
端子 ６０、６１、６２ 外部同期信号遅延回路 ６３、６４、６５、Ｐ 外部同期信号遅延素子 ７０、７１ 外部同期信号最小周期異常検出回路 １００ 外部同期用コンパレータ １０１ テストヘッド ２００ タイミング発生器 ３００ パタン発生器 ４００ フォーマットコントロール ５００ 論理比較器
Claims (3)
- 【請求項１】 被試験用発振器内蔵ＩＣとＩＣ試験装置
との同期化が取れない異常状態を検出する外部同期信号
の異常検出回路において、 外部同期信号入力端子（１０）より被試験用発振器内蔵
ＩＣ（１）からの同期信号を受ける外部同期信号同期化
フリップフロップ（１１）（１２）より構成された外部
同期信号同期化回路（５０）を設け、 外部同期信号の異常検出回路の動作基準となる基準クロ
ック入力（９）を設け、 外部同期信号同期化フリップフロップ（１２）の信号を
受ける直列に接続した外部同期信号遅延フリップフロッ
プ（１３）（１４）（１５）により構成された外部同期
信号遅延回路（６０）を設け、 外部同期信号遅延フリップフロップ（１３）と（１５）
を接続したアンドゲート（１６）を設け、 外部同期信号遅延フリップフロップ（１４）と（１５）
を接続したアンドゲート（１７）を設け、 当該アンドゲート（１６）（１７）を接続したオアゲー
ト（１８）を設け、 アンドゲート（１６）（１７）を接続したオアゲート
（１８）と異常状態検出端子（１９）により構成された
外部同期信号最小周期異常状態検出回路（７０）を設
け、 以上の構成を具備することを特徴とする、ＩＣ試験装置
の外部同期信号の異常検出回路。 - 【請求項２】 被試験用発振器内蔵ＩＣとＩＣ試験装置
との同期化が取れない異常状態を検出する外部同期信号
の異常検出回路において、 外部同期信号入力端子（１０）より被試験用発振器内蔵
ＩＣ（１）からの同期信号を受ける外部同期信号同期化
フリップフロップ（１１）（１２）より構成された外部
同期信号同期化回路（５０）を設け、 外部同期信号の異常検出回路の動作基準となる基準クロ
ック入力（９）を設け、 外部同期信号同期化フリップフロップ（１２）の信号を
受ける直列に接続した外部同期信号遅延フリップフロッ
プ（１３）（１４）（１５）と（Ｎ）より構成された外
部同期信号遅延回路（６１）を設け、 アンドゲート（１６）（１７）（Ｍ）と接続したオアゲ
ート（１８）と異常状態検出端子（１９）より構成され
た外部同期信号最小周期異常状態検出回路（７１）を設
け、 外部同期信号遅延回路（６１）と外部同期信号最小周期
異常状態検出回路（７１）を接続する外部同期信号最小
周期選択端子（Ｓ１）（Ｓ２）（Ｓ３）（Ｓｍ）と外部
同期信号ＦＦ端子（ｆ１）（ｆ２）（ｆ３）（ｆ４）
（ｆｎ）より構成された接続器（２０）を設け、 以上の構成を具備することを特徴とする、ＩＣ試験装置
の外部同期信号の異常検出回路。 - 【請求項３】 外部同期信号遅延素子（６３）（６４）
（６５）と（Ｐ）より構成された外部同期信号遅延回路
（６２）を設け、 外部同期信号遅延回路（６２）と外部同期信号最小周期
異常状態検出回路（７１）を接続する外部同期信号最小
周期選択端子（Ｓ１）（Ｓ２）（Ｓ３）（Ｓｍ）と外部
同期信号遅延素子端子（ｄ１）（ｄ２）（ｄ３）（ｄ
４）（ｄｎ）より構成された接続器（２１）を設け、 以上の構成を具備することを特徴とする、請求項２記載
のＩＣ試験装置の外部同期信号の異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6180801A JPH0821868A (ja) | 1994-07-08 | 1994-07-08 | Ｉｃ試験装置の外部同期信号の異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6180801A JPH0821868A (ja) | 1994-07-08 | 1994-07-08 | Ｉｃ試験装置の外部同期信号の異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0821868A true JPH0821868A (ja) | 1996-01-23 |
Family
ID=16089589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6180801A Pending JPH0821868A (ja) | 1994-07-08 | 1994-07-08 | Ｉｃ試験装置の外部同期信号の異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821868A (ja) |
-
1994
- 1994-07-08 JP JP6180801A patent/JPH0821868A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005337740A (ja) | 高速インターフェース回路検査モジュール、高速インターフェース回路検査対象モジュールおよび高速インターフェース回路検査方法 | |
| KR19980080734A (ko) | Ｐｌｌ 지터 측정 방법과 ｐｌｌ을 가진 집적 회로 | |
| JP2002289776A (ja) | 半導体装置 | |
| CN108614206B (zh) | 一种芯片测试装置、测试方法及测试板 | |
| JPH04373009A (ja) | クロック信号の位相調整方法及び電子装置 | |
| JPS63122342A (ja) | テスト装置およびテスト方法を伴う回路装置と通信ネットワーク | |
| JPH0821868A (ja) | Ｉｃ試験装置の外部同期信号の異常検出回路 | |
| KR19980028827A (ko) | 직렬 인터페이스장치 및 인터페이스 방법 | |
| JP2633980B2 (ja) | デジタル・アナログ混在のｌｓｉ | |
| KR100279159B1 (ko) | 교환장치에서회의통화장치의루프백테스트장치 | |
| KR0176401B1 (ko) | 루프백 테스트시 데이타수신회로 | |
| JPH02197912A (ja) | クロックスキュー調整方式 | |
| JPS597974B2 (ja) | ル−プ伝送システムの同期装置 | |
| KR100279714B1 (ko) | 클록 생성기 장치 | |
| JPH06186302A (ja) | 半導体装置 | |
| US6452965B1 (en) | Fault detection circuit in loop network | |
| KR100498553B1 (ko) | 보드 이중화 구현 회로 및 방법 | |
| JP2606848B2 (ja) | 回線切替装置の回線検査方式 | |
| SU1613979A1 (ru) | Устройство контрол тиристорного преобразовател | |
| KR20030082685A (ko) | 버스클럭 전송지연 보상장치와 그 방법 | |
| KR100230411B1 (ko) | 반도체 장치 | |
| JP2001183429A (ja) | ノイズ検知回路および情報処理装置 | |
| JPH08194528A (ja) | 入出力信号制御用回路 | |
| JPH0993228A (ja) | ビット誤り測定回路 | |
| JP2000097996A (ja) | 半導体試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040120 |