JPH0821556B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0821556B2 JPH0821556B2 JP62235526A JP23552687A JPH0821556B2 JP H0821556 B2 JPH0821556 B2 JP H0821556B2 JP 62235526 A JP62235526 A JP 62235526A JP 23552687 A JP23552687 A JP 23552687A JP H0821556 B2 JPH0821556 B2 JP H0821556B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- ion implantation
- manufacturing
- semiconductor device
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔概要〕 本発明は高エネルギイオン注入によるマスクROMのデ
ータ書き込みに関し、 注入イオンが通過する皮膜が厚いための注入不純物の
横方向の拡がりによって、隣接素子が誤書き込みされる
ことの防止を目的とし、 半導体基板の表面領域に選択的に不純物を導入して該
領域を含む素子の導電特性を変化させることにより、該
素子を含む電子回路の電気的特性を決定する半導体装置
の製造に於いて、前記不純物導入の方法が、5000Å以上
の厚さの皮膜を通じて行われる高エネルギイオン注入に
よるものであり、該イオン注入を前記半導体基板に対し
て選択的に行うために設けるイオン注入マスクの開口部
の形状が、前記限定して導電特性を変化させるべき領域
を、少なくとも一方向に、縮小した形状であることを特
徴とする如く構成する。
ータ書き込みに関し、 注入イオンが通過する皮膜が厚いための注入不純物の
横方向の拡がりによって、隣接素子が誤書き込みされる
ことの防止を目的とし、 半導体基板の表面領域に選択的に不純物を導入して該
領域を含む素子の導電特性を変化させることにより、該
素子を含む電子回路の電気的特性を決定する半導体装置
の製造に於いて、前記不純物導入の方法が、5000Å以上
の厚さの皮膜を通じて行われる高エネルギイオン注入に
よるものであり、該イオン注入を前記半導体基板に対し
て選択的に行うために設けるイオン注入マスクの開口部
の形状が、前記限定して導電特性を変化させるべき領域
を、少なくとも一方向に、縮小した形状であることを特
徴とする如く構成する。
本発明はイオン注入によるマスクROMのデータ書き込
みに関わり、特にMOSトランジスタのゲート電極を通過
させてイオン注入する場合のように、高エネルギのイオ
ン注入を行うデータ書き込みに関わるものである。
みに関わり、特にMOSトランジスタのゲート電極を通過
させてイオン注入する場合のように、高エネルギのイオ
ン注入を行うデータ書き込みに関わるものである。
マスクROMはMOSトランジスタや抵抗領域をマトリック
ス状に配し、選択されたビット線／グラウンド間或いは
ビット線／ワード線間の導通状態によってデータを記憶
するものである。MOSトランジスタの場合、選択されたM
OSトランジスタのチャネル領域にイオン注入を行い、そ
の導電抵抗やVthを変化させ、無注入トランジスタのそ
れと異ならせるのが通常である。
ス状に配し、選択されたビット線／グラウンド間或いは
ビット線／ワード線間の導通状態によってデータを記憶
するものである。MOSトランジスタの場合、選択されたM
OSトランジスタのチャネル領域にイオン注入を行い、そ
の導電抵抗やVthを変化させ、無注入トランジスタのそ
れと異ならせるのが通常である。
従来のイオン注入エネルギは200KeV程度であったの
で、この選択イオン注入はゲート絶縁膜が形成された段
階で、40KeV程度の注入電圧で行われていた。即ち選択
イオン注入の後に、ゲート電極の形成、S/D領域の注入
形成、層間絶縁膜の形成、Al配線の形成、カバー絶縁膜
の形成といった工程が残されていたわけである。
で、この選択イオン注入はゲート絶縁膜が形成された段
階で、40KeV程度の注入電圧で行われていた。即ち選択
イオン注入の後に、ゲート電極の形成、S/D領域の注入
形成、層間絶縁膜の形成、Al配線の形成、カバー絶縁膜
の形成といった工程が残されていたわけである。
書き込むべきデータが決定した後、ターンアラウンド
即ちマスクROMが完成する迄の期間を短くするには、書
き込み前になるべく多くの処理を終わらせておくことが
望ましい。極端な場合、MOSトランジスタやAl配線、絶
縁層まで形成された状態で、チャネル領域にイオン注入
出来れば、予め準備されたプロセス終了基板にイオン注
入のマスクを設けてイオン注入を行うだけで、所望のマ
スクROMが得られることになる。
即ちマスクROMが完成する迄の期間を短くするには、書
き込み前になるべく多くの処理を終わらせておくことが
望ましい。極端な場合、MOSトランジスタやAl配線、絶
縁層まで形成された状態で、チャネル領域にイオン注入
出来れば、予め準備されたプロセス終了基板にイオン注
入のマスクを設けてイオン注入を行うだけで、所望のマ
スクROMが得られることになる。
従来実用に供されていたイオン注入装置は、上に述べ
たように加速電圧が低く、高いものでも200KV以下であ
ったから、このように厚い層を通じてチャネル領域にイ
オン注入することは不可能であった。
たように加速電圧が低く、高いものでも200KV以下であ
ったから、このように厚い層を通じてチャネル領域にイ
オン注入することは不可能であった。
しかしながら近年注入装置製作の技術が進歩し、加速
電圧0.4〜3MVの注入装置が実用に供されるようになった
結果、上に述べたような、ゲート電極、絶縁層、配線層
などの積層構造を通じてチャネル領域にイオン注入する
ことが可能になり、マスクROM製造のターンアラウンド
を大幅に短縮することが可能になってきた。
電圧0.4〜3MVの注入装置が実用に供されるようになった
結果、上に述べたような、ゲート電極、絶縁層、配線層
などの積層構造を通じてチャネル領域にイオン注入する
ことが可能になり、マスクROM製造のターンアラウンド
を大幅に短縮することが可能になってきた。
従来のように、ゲート絶縁膜だけが形成された状態で
イオン注入する場合は、イオンが散乱される飛程は極め
て短く、更に素子寸法も大であったことから、注入イオ
ンの横方向拡がりは全く問題にならなかった。
イオン注入する場合は、イオンが散乱される飛程は極め
て短く、更に素子寸法も大であったことから、注入イオ
ンの横方向拡がりは全く問題にならなかった。
ところが、基板上に厚い堆積層を持つ状態でこれを透
過させてイオン注入を行うと、イオンが散乱を受ける飛
程が従来に比べて１桁以上大となるため、注入イオンの
横方向拡がりが無視できない値となる。この問題は高集
積化に伴う素子寸法の縮小にも関連しており、隣接素子
に影響を及ぼさない高エネルギ選択イオン注入技術の確
立が望まれている。
過させてイオン注入を行うと、イオンが散乱を受ける飛
程が従来に比べて１桁以上大となるため、注入イオンの
横方向拡がりが無視できない値となる。この問題は高集
積化に伴う素子寸法の縮小にも関連しており、隣接素子
に影響を及ぼさない高エネルギ選択イオン注入技術の確
立が望まれている。
注入イオンの横方向拡がりが大である問題を解決し、
より微細化された素子に対しても、隣接素子に影響を及
ぼすことのない高エネルギ選択イオン注入を実現するた
め、本発明では 半導体基板の表面領域に選択的に不純物を導入して該
領域を含む素子の導電特性を変化させることにより、該
素子を含む電子回路の電気的特性を決定する半導体装置
の製造に於いて、 前記不純物導入の方法が、5000Å以上の厚さの皮膜を
通じて行われる高エネルギイオン注入によるものであ
り、 該イオン注入を前記半導体基板に対して選択的に行う
ために設けるイオン注入マスクの開口部の形状が、前記
限定して導電特性を変化させるべき領域を、少なくとも
一方向に、縮小した形状となるようにしている。
より微細化された素子に対しても、隣接素子に影響を及
ぼすことのない高エネルギ選択イオン注入を実現するた
め、本発明では 半導体基板の表面領域に選択的に不純物を導入して該
領域を含む素子の導電特性を変化させることにより、該
素子を含む電子回路の電気的特性を決定する半導体装置
の製造に於いて、 前記不純物導入の方法が、5000Å以上の厚さの皮膜を
通じて行われる高エネルギイオン注入によるものであ
り、 該イオン注入を前記半導体基板に対して選択的に行う
ために設けるイオン注入マスクの開口部の形状が、前記
限定して導電特性を変化させるべき領域を、少なくとも
一方向に、縮小した形状となるようにしている。
即ち本発明の方法では、MOSトランジスタを対象とす
る場合、イオン注入のマスク開口部をチャネル領域より
も狭くしている。
る場合、イオン注入のマスク開口部をチャネル領域より
も狭くしている。
このように、注入対象領域よりも狭めた開口部を持つ
マスクを使用して高エネルギイオン注入を行えば、マス
ク境界線が隣接素子から遠ざけられることにより不所望
のイオン注入が避けられる。なお、対象領域の周辺部分
には横方向拡がりによってイオンが導入されるので、目
的とする導電特性の変更は達成される。
マスクを使用して高エネルギイオン注入を行えば、マス
ク境界線が隣接素子から遠ざけられることにより不所望
のイオン注入が避けられる。なお、対象領域の周辺部分
には横方向拡がりによってイオンが導入されるので、目
的とする導電特性の変更は達成される。
マスクの開口寸法を変化させた時に、注入されたイオ
ンの濃度分布がどのように変化するかをシミュレートし
た結果が第２図（ａ）〜（ｄ）に示されている。ここで
注入条件は、ボロン、0.8MeV、ドーズ量１×1013cm-2で
あり、注入領域上にはSi換算で1.5μｍの皮膜を想定し
ている。これ等の図で、上部は基板及びその上の堆積層
の断面を表し、下側に付けられたグラフは横方向の濃度
分布を示す。
ンの濃度分布がどのように変化するかをシミュレートし
た結果が第２図（ａ）〜（ｄ）に示されている。ここで
注入条件は、ボロン、0.8MeV、ドーズ量１×1013cm-2で
あり、注入領域上にはSi換算で1.5μｍの皮膜を想定し
ている。これ等の図で、上部は基板及びその上の堆積層
の断面を表し、下側に付けられたグラフは横方向の濃度
分布を示す。
図から明らかなように、どの場合もマスク縁部からマ
スク下部への入り込みが見られ、例えば0.8μｍルール
で素子を形成した場合、チャネル領域に相当する0.8μ
ｍの窓を開けて高エネルギ注入を行えば、同図（ｃ）に
示されるように、横には0.8μｍ程度の拡がりが生じる
ため、例えばS/D領域を越えて隣接素子のVthに影響が及
ぶことになる。
スク下部への入り込みが見られ、例えば0.8μｍルール
で素子を形成した場合、チャネル領域に相当する0.8μ
ｍの窓を開けて高エネルギ注入を行えば、同図（ｃ）に
示されるように、横には0.8μｍ程度の拡がりが生じる
ため、例えばS/D領域を越えて隣接素子のVthに影響が及
ぶことになる。
そこで、イオン注入の窓を例えば0.5μｍに縮める
と、同図（ｄ）に示されるように、横拡がりの中心から
の距離が減少し、隣接素子への影響が無視できる程にな
る。
と、同図（ｄ）に示されるように、横拡がりの中心から
の距離が減少し、隣接素子への影響が無視できる程にな
る。
第１図は本発明の実施例に於ける高エネルギイオン注
入の状況を示す模式図である。図中、（ａ）図はMOSト
ランジスタの模式断面図であって、１はｐ型Si基板、２
はn+型S/D領域、３は厚さ200ÅのSiO2であるゲート絶縁
膜、４は0.4μｍのポリSiゲート、5,6は夫々0.5μｍお
よび0.6μｍのPSG層で、図示されていないがAl配線はこ
れ等の２層間に形成される。
入の状況を示す模式図である。図中、（ａ）図はMOSト
ランジスタの模式断面図であって、１はｐ型Si基板、２
はn+型S/D領域、３は厚さ200ÅのSiO2であるゲート絶縁
膜、４は0.4μｍのポリSiゲート、5,6は夫々0.5μｍお
よび0.6μｍのPSG層で、図示されていないがAl配線はこ
れ等の２層間に形成される。
７及び８が選択イオン注入のマスクで、７は0.3μｍ
のタングステン膜、８は厚さ0.5μｍのフォトレジスト
で、これはタングステン膜７のパターニングマスクを兼
ねる。（ｂ）図の線図中に記入されているように、ゲー
ト長が1.0μｍであるのに対し、注入マスクの開口幅は
0.5μｍである。
のタングステン膜、８は厚さ0.5μｍのフォトレジスト
で、これはタングステン膜７のパターニングマスクを兼
ねる。（ｂ）図の線図中に記入されているように、ゲー
ト長が1.0μｍであるのに対し、注入マスクの開口幅は
0.5μｍである。
これに、1.5MeVでドーズ量２×1012cm-2のP+注入を行
うと、（ｂ）図に実線で示された不純物分布が得られ
る。該線図の横軸は（ａ）図及び（ｃ）図と対応する実
距離、縦軸は任意目盛りで規格化された値であって、横
軸の位置がVthへの影響を無視できる濃度である。
うと、（ｂ）図に実線で示された不純物分布が得られ
る。該線図の横軸は（ａ）図及び（ｃ）図と対応する実
距離、縦軸は任意目盛りで規格化された値であって、横
軸の位置がVthへの影響を無視できる濃度である。
同図中に点線で記入されたものは、マスク開口幅をゲ
ート長と同じにした場合の不純物分布であって、隣接ゲ
ート部分にまで注入されたイオンが分布し、影響を及ぼ
すことが示されている。
ート長と同じにした場合の不純物分布であって、隣接ゲ
ート部分にまで注入されたイオンが分布し、影響を及ぼ
すことが示されている。
第１図（ｃ）は（ａ）図、（ｂ）図を補足するための
平面図で、４′が隣接素子のゲートである。
平面図で、４′が隣接素子のゲートである。
以上に述べた堆積層の厚さの影響を一般的に表現する
と、隣接素子間距離が散乱を受けるイオンの横方向拡が
りの標準偏差の2.5〜３倍程度に狭まると、或いは堆積
層の厚さがあつくなり、所要注入エネルギが高くなって
対応する横方向拡がりの標準偏差がその程度以上に大き
くなると、隣接素子に影響が及び、本発明のような対象
が必要となる。
と、隣接素子間距離が散乱を受けるイオンの横方向拡が
りの標準偏差の2.5〜３倍程度に狭まると、或いは堆積
層の厚さがあつくなり、所要注入エネルギが高くなって
対応する横方向拡がりの標準偏差がその程度以上に大き
くなると、隣接素子に影響が及び、本発明のような対象
が必要となる。
本発明のイオン注入法はMOSトランジスタの導通制御
に使用し得るだけでなく、抵抗素子マトリックス型マス
クROMの抵抗値制御にも同様に利用することが出来る。
に使用し得るだけでなく、抵抗素子マトリックス型マス
クROMの抵抗値制御にも同様に利用することが出来る。
以上説明したように、本発明のイオン注入法によれ
ば、隣接素子に誤って書き込むことのない高エネルギ注
入によるマスクROMの書き込みが可能になり、マスクROM
製造のターンアラウンドを大幅に短縮することが出来
る。
ば、隣接素子に誤って書き込むことのない高エネルギ注
入によるマスクROMの書き込みが可能になり、マスクROM
製造のターンアラウンドを大幅に短縮することが出来
る。
第１図は本発明の実施例に於ける高エネルギイオン注入
の状況を示す模式図、 第２図は高エネルギ注入に於ける不純物分布を示す図 であって、図において １はｐ型Si基板、 ２はn+型S/D領域、 ３はゲート絶縁膜、 ４はポリSiゲート、 ４′は隣接ゲート電極、 5,6はPSG層、 ７はタングステン膜、 ８はフォトレジスト である。
の状況を示す模式図、 第２図は高エネルギ注入に於ける不純物分布を示す図 であって、図において １はｐ型Si基板、 ２はn+型S/D領域、 ３はゲート絶縁膜、 ４はポリSiゲート、 ４′は隣接ゲート電極、 5,6はPSG層、 ７はタングステン膜、 ８はフォトレジスト である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/112 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (4)
- 【請求項１】半導体基板の表面領域に選択的に不純物を
導入して該領域を含む素子の導電特性を変化させること
により、該素子を含む電子回路の電気的特性を決定する
半導体装置の製造に於いて、 前記不純物導入の方法が、5000Å以上の厚さの皮膜を通
じて行われる高エネルギイオン注入によるものであり、 該イオン注入を前記半導体基板に対し選択的に行うため
に設けるイオン注入マスクの開口部の形状が、前記限定
して導電特性を変化させるべき領域を、少なくとも一方
向に、縮小した形状であることを特徴とする半導体装置
の製造方法。 - 【請求項２】前記選択的に導電特性を変化させる素子が
MOSトランジスタであり、 前記5000Å以上の厚さの皮膜は前記MOSトランジスタの
ゲート電極を包含し、 前記選択イオン注入マスクの前記MOSトランジスタのチ
ャネル長方向の開口寸法が、前記MOSトランジスタのチ
ャネル長よりも小であることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - 【請求項３】前記選択的に導電特性を変化させる素子が
MOSトランジスタであり、 前記5000Å以上の厚さの皮膜は前記MOSトランジスタの
ゲート電極を包含し、 前記選択イオン注入マスクの前記MOSトランジスタのチ
ャネル幅方向の開口寸法が、前記MOSトランジスタのチ
ャネル幅よりも小であることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - 【請求項４】前記選択的に導電特性を変化させる素子が
MOSトランジスタであり、 前記5000Å以上の厚さの皮膜は前記MOSトランジスタの
ゲート電極を包含し、 前記選択イオン注入マスクの前記MOSトランジスタのチ
ャネル長方向及びチャネル幅方向の開口寸法が、夫々前
記MOSトランジスタのチャネル長及びチャネル幅よりも
小であることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235526A JPH0821556B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235526A JPH0821556B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6477932A JPS6477932A (en) | 1989-03-23 |
| JPH0821556B2 true JPH0821556B2 (ja) | 1996-03-04 |
Family
ID=16987281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62235526A Expired - Lifetime JPH0821556B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821556B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012064876A (ja) * | 2010-09-17 | 2012-03-29 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-09-18 JP JP62235526A patent/JPH0821556B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6477932A (en) | 1989-03-23 |
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