JPH08205518A - スナバ回路 - Google Patents
スナバ回路Info
- Publication number
- JPH08205518A JPH08205518A JP7013336A JP1333695A JPH08205518A JP H08205518 A JPH08205518 A JP H08205518A JP 7013336 A JP7013336 A JP 7013336A JP 1333695 A JP1333695 A JP 1333695A JP H08205518 A JPH08205518 A JP H08205518A
- Authority
- JP
- Japan
- Prior art keywords
- snubber
- conductor
- switching element
- attached
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【目的】有効インダクタンスを低減するスナバ回路の構
造を実現する。 【構成】スイッチング素子に付加され、スイッチング素
子に印加されるサージ電圧の吸収及びオフ電圧上昇率を
抑制するスナバダイオードとスナバコンデンサからなる
スナバ回路において、スイッチング素子とスナバダイオ
ードとが取り付けられ、スイッチング素子とスナバダイ
オードとを冷却し、スイッチング素子とスナバダイオー
ドとの導体を兼ねるヒートシンクと、スナバダイオ−ド
のヒ−トシンクが取り付けられた面とは反対側の面とス
ナバコンデンサとを接続をするように取り付けられた第
１の導体と、スナバコンデンサとスイッチング素子のヒ
−トシンクが取り付けられた面とは反対側の面とを接続
し第１の導体と平行となるように取り付けられた第２の
導体と、第１の導体と第２の導体の間に絶縁スペーサと
を設ける。
造を実現する。 【構成】スイッチング素子に付加され、スイッチング素
子に印加されるサージ電圧の吸収及びオフ電圧上昇率を
抑制するスナバダイオードとスナバコンデンサからなる
スナバ回路において、スイッチング素子とスナバダイオ
ードとが取り付けられ、スイッチング素子とスナバダイ
オードとを冷却し、スイッチング素子とスナバダイオー
ドとの導体を兼ねるヒートシンクと、スナバダイオ−ド
のヒ−トシンクが取り付けられた面とは反対側の面とス
ナバコンデンサとを接続をするように取り付けられた第
１の導体と、スナバコンデンサとスイッチング素子のヒ
−トシンクが取り付けられた面とは反対側の面とを接続
し第１の導体と平行となるように取り付けられた第２の
導体と、第１の導体と第２の導体の間に絶縁スペーサと
を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、自己消弧型スイッチン
グ素子であるＧＴＯ等のターンオフ時に発生するサージ
電圧の吸収及びオフ電圧上昇率抑制を行なうスナバ回路
に関する。
グ素子であるＧＴＯ等のターンオフ時に発生するサージ
電圧の吸収及びオフ電圧上昇率抑制を行なうスナバ回路
に関する。
【０００２】
【従来の技術】近年、ゲ−トタ−ンオフサイリスタ（以
下、ＧＴＯと称す）の大容量化が進み、既に６ｋＶ−６
ｋＡ以上の定格のＧＴＯが開発されている。ＧＴＯが大
電流を遮断する上で重要な回路要素の１つとしては遮断
電流をバイパスさせるスナバ回路があげられ、ＧＴＯを
用いた変換装置には，大電流を遮断する際のサージ電圧
を低く抑えるために低インダクタンスのスナバ回路が必
要となる。
下、ＧＴＯと称す）の大容量化が進み、既に６ｋＶ−６
ｋＡ以上の定格のＧＴＯが開発されている。ＧＴＯが大
電流を遮断する上で重要な回路要素の１つとしては遮断
電流をバイパスさせるスナバ回路があげられ、ＧＴＯを
用いた変換装置には，大電流を遮断する際のサージ電圧
を低く抑えるために低インダクタンスのスナバ回路が必
要となる。
【０００３】図１６はＧＴＯのスナバ回路を示す回路図
である。スナバ回路は、ＧＴＯ１のアノード極とカソー
ド極をバイパスするようにスナバダイオード２、スナバ
ダイオード２と並列に接続されたスナバ抵抗３、そして
スナバダイオード２と直列に接続されたスナバコンデン
サ４とで構成され、ＧＴＯ１のターンオフ時に発生する
サージ電圧の吸収及びオフ電圧上昇率を抑制している。
また、ＧＴＯ１はゲート駆動回路５によりＯＮ、ＯＦＦ
信号が与えられ制御される。
である。スナバ回路は、ＧＴＯ１のアノード極とカソー
ド極をバイパスするようにスナバダイオード２、スナバ
ダイオード２と並列に接続されたスナバ抵抗３、そして
スナバダイオード２と直列に接続されたスナバコンデン
サ４とで構成され、ＧＴＯ１のターンオフ時に発生する
サージ電圧の吸収及びオフ電圧上昇率を抑制している。
また、ＧＴＯ１はゲート駆動回路５によりＯＮ、ＯＦＦ
信号が与えられ制御される。
【０００４】以下、従来技術を図１７の水冷式のＧＴＯ
及びスナバ回路構造図を用いて説明する。ＧＴＯ１は平
型素子でスタック６に組み込まれ主回路導体を兼ねた水
冷ヒートシンク７ｉ、７ｊに挟まれ冷却される。スナバ
回路は、まず、導体８ａによりＧＴＯ１のアノード極と
なる水冷ヒートシンク６ｊからスナバダイオード２Ａの
アノード極に接続される。スナバダイオードは回路電圧
に合わせて直列数が決定され、本図の場合は片面冷却
で、同形状でも電極構成が互いに逆の三角ベース型ダイ
オード２Ａ、２Ｂを水冷ヒートシンク７ｋを介して２直
列構成と成っている。
及びスナバ回路構造図を用いて説明する。ＧＴＯ１は平
型素子でスタック６に組み込まれ主回路導体を兼ねた水
冷ヒートシンク７ｉ、７ｊに挟まれ冷却される。スナバ
回路は、まず、導体８ａによりＧＴＯ１のアノード極と
なる水冷ヒートシンク６ｊからスナバダイオード２Ａの
アノード極に接続される。スナバダイオードは回路電圧
に合わせて直列数が決定され、本図の場合は片面冷却
で、同形状でも電極構成が互いに逆の三角ベース型ダイ
オード２Ａ、２Ｂを水冷ヒートシンク７ｋを介して２直
列構成と成っている。
【０００５】スナバダイオード２Ｂのカソード極は導体
８ｂを用いてスナバコンデンサ４に接続され、スナバコ
ンデンサー３の反対側極から導体８ｃによりＧＴＯ１の
カソード極となっている水冷ヒートシンク６ｉに接続さ
れる。スナバ抵抗４は導体８ｂ、８ｃ間に接続される。
８ｂを用いてスナバコンデンサ４に接続され、スナバコ
ンデンサー３の反対側極から導体８ｃによりＧＴＯ１の
カソード極となっている水冷ヒートシンク６ｉに接続さ
れる。スナバ抵抗４は導体８ｂ、８ｃ間に接続される。
【０００６】
【発明が解決しようとする課題】図１８にＧＴＯがター
ンオフした時のＧＴＯを流れる電流変化ＩT とＧＴＯの
電圧波形Ｖ、スナバ電流ＩS を示す。ＧＴＯがターンオ
フするとＧＴＯ電流が急激に減少する（すなわちスナバ
回路電流ＩS が急激に増加する）下降時間において発生
するスパイク電圧ＶDSP は、スナバコンデンサの充電電
圧、スナバ回路内インダクタンスによる発生電圧、スナ
バダイオードの順回復電圧、その他スナバ回路内抵抗分
による電圧降下の主に４つの電圧成分の和で構成され
る。その値はＧＴＯ素子が許容する所定のレベル以下に
抑える必要がある。これは、スパイク電圧ＶDSP が所定
値以上となった場合はＧＴＯが故障し、装置としての機
能を維持できなくなるためである。
ンオフした時のＧＴＯを流れる電流変化ＩT とＧＴＯの
電圧波形Ｖ、スナバ電流ＩS を示す。ＧＴＯがターンオ
フするとＧＴＯ電流が急激に減少する（すなわちスナバ
回路電流ＩS が急激に増加する）下降時間において発生
するスパイク電圧ＶDSP は、スナバコンデンサの充電電
圧、スナバ回路内インダクタンスによる発生電圧、スナ
バダイオードの順回復電圧、その他スナバ回路内抵抗分
による電圧降下の主に４つの電圧成分の和で構成され
る。その値はＧＴＯ素子が許容する所定のレベル以下に
抑える必要がある。これは、スパイク電圧ＶDSP が所定
値以上となった場合はＧＴＯが故障し、装置としての機
能を維持できなくなるためである。
【０００７】しかし、現在までの技術レベルでは狙った
回路インダクタンスの最小化が実際の構造物で実現でき
たか否かは、変換装置を作り上げた後に実際に電流を遮
断して初めて評価できるものでしかなく、スパイク電圧
ＶDSP を所定値以下に抑えられない場合は、再度設計を
見直しするか、または、スパイク電圧ＶDSP が所定値以
下となるような遮断電流を装置定格とし、ＧＴＯの遮断
能力を十分発揮できない装置設計となっていた。
回路インダクタンスの最小化が実際の構造物で実現でき
たか否かは、変換装置を作り上げた後に実際に電流を遮
断して初めて評価できるものでしかなく、スパイク電圧
ＶDSP を所定値以下に抑えられない場合は、再度設計を
見直しするか、または、スパイク電圧ＶDSP が所定値以
下となるような遮断電流を装置定格とし、ＧＴＯの遮断
能力を十分発揮できない装置設計となっていた。
【０００８】現在、スパイク電圧ＶDSP を構成する前述
の４つの電圧成分のなかでスナバコンデンサの充電電圧
以外では、スナバ回路内インダクタンスで発生する電圧
成分によるものが大きいことが分かっているので、使用
回路部品自身の低インダクタンス化と、回路配線構造に
よる有効インダクタンスの最小化が重要な設計要素とな
る。
の４つの電圧成分のなかでスナバコンデンサの充電電圧
以外では、スナバ回路内インダクタンスで発生する電圧
成分によるものが大きいことが分かっているので、使用
回路部品自身の低インダクタンス化と、回路配線構造に
よる有効インダクタンスの最小化が重要な設計要素とな
る。
【０００９】現在広く用いられている導体有効インダク
タンスを求める計算式は次の通りである。有効インダク
タンス式は、
タンスを求める計算式は次の通りである。有効インダク
タンス式は、
【００１０】
【数１】Ｌeff ＝Ｌ−Ｍ 式（１） 自己インダクタンス計算式は、
【００１１】
【数２】 Ｌ＝２＊ｌ（ｌｏｇe（２＊ｌ／Ｒ）−１＋Ｒ／ｌ） ［ｎＨ］ 式（２） 相互インダクタンス計算式は、
【００１２】
【数３】 Ｌ＝２＊ｌ（ｌｏｇe（２＊ｌ／Ｒ）−１＋Ｒ／ｌ） ［ｎＨ］ 式（３） 但し、ｌ＞Ｒ、ｌ＞Ｄ ｌ：母線長［ｃｍ］ Ｒ：自己幾何学的平均距離［ｃｍ］ Ｄ：相互幾何学的平均距離［ｃｍ］ 図１９に示す往復方形母線ではＲとＤは次式で与えられ
る。
る。
【００１３】
【数４】Ｒ＝0.2235（ａ＋ｂ）：近似式 ｌｏｇeＤ＝１／２＊（（ｃ＋２ａ）／ａ）2 ＊ｌｏｇeＲc+2a −（（ｃ＋ａ）／ａ）2 ＊ｌｏｇeＲc+a ＋１／２＊（ｃ／ａ）＊ｌｏｇeＲc 式（４） 但し、Ｒc+2a：ｂ（ｃ＋２ａ）なる方形の自己幾何学的
平均距離 Ｒc+a ：ｂ（ｃ＋ａ）なる方形の自己幾何学的平均距離 Ｒc ：ｂｃなる方形の自己幾何学的平均距離 以上より図１９に示す方形往復母線の往復の有効インダ
クタンスは
平均距離 Ｒc+a ：ｂ（ｃ＋ａ）なる方形の自己幾何学的平均距離 Ｒc ：ｂｃなる方形の自己幾何学的平均距離 以上より図１９に示す方形往復母線の往復の有効インダ
クタンスは
【００１４】
【数５】 Ｌeff ＝２（Ｌ−Ｍ） ＝４＊ｌ＊ｌｏｇe（Ｄ／Ｒ） ［ｎＨ］ 式（５） 即ち、有効インダクタンスを小さくするには、自己幾何
学的平均距離Ｒを大きくすれば良く、具体的には、母線
の同一平面を広くすれば良く。また、相互幾何学的平均
距離Ｄを小さくすれば良く、具体的には、往復母線の間
隔を小さくするのが良いことがわかる。
学的平均距離Ｒを大きくすれば良く、具体的には、母線
の同一平面を広くすれば良く。また、相互幾何学的平均
距離Ｄを小さくすれば良く、具体的には、往復母線の間
隔を小さくするのが良いことがわかる。
【００１５】更に言えば、電流の流れで発生する磁界を
打ち消すように導体を構成すれば良い。近年、ＧＴＯは
大容量化傾向にあり、しかも高電圧化と大電流化が同時
に求められている。特にスナバダイオードの選定では、
不必要なＧＴＯ陽極電圧のアンダーシュートを除去する
ためにダイオードの逆回復電荷Ｑｒの小さい高速ダイオ
ードを使用する必要があり、そのような高速ダイオード
はヒートシンクに直接ねじ込むスタッド型ダイオードや
ボルト取付の三角ベース型ダイオードとなっていた。し
かしこのようなタイプのダイオードは容量が小さく、高
電圧化、大電流化に対応させるために、これらのダイオ
ードを直並列接続して使用していた。
打ち消すように導体を構成すれば良い。近年、ＧＴＯは
大容量化傾向にあり、しかも高電圧化と大電流化が同時
に求められている。特にスナバダイオードの選定では、
不必要なＧＴＯ陽極電圧のアンダーシュートを除去する
ためにダイオードの逆回復電荷Ｑｒの小さい高速ダイオ
ードを使用する必要があり、そのような高速ダイオード
はヒートシンクに直接ねじ込むスタッド型ダイオードや
ボルト取付の三角ベース型ダイオードとなっていた。し
かしこのようなタイプのダイオードは容量が小さく、高
電圧化、大電流化に対応させるために、これらのダイオ
ードを直並列接続して使用していた。
【００１６】図１７に示す従来のスナバ回路構成のよう
に、スナバダイオードを三角ベース型の高速ダイオード
で、直列数が２の場合では、三角ベース型ダイオードの
一方の電極が、ダイオードを冷却体に取り付ける取付
面、他方の電極が鍵型端子となっているので、導体を接
続した際に、導体の自己インダクタンスを打ち消すよう
に作用する相互インダクタンスが殆ど期待できない。つ
まり、電流の流れ方向とは逆方向でしかも平行するよう
な導体構成ができない。また、ダイオードを２個直列に
したためにスナバ回路の導体ループが大きくなり、低イ
ンダクタンス化構造をさらに困難にしていた。当然のこ
とながら高電圧化は耐電圧能力を維持する必要から絶縁
設計のため装置の大型化を余儀なくされ、ますます低イ
ンダクタンス化スナバ回路構造が困難であった。
に、スナバダイオードを三角ベース型の高速ダイオード
で、直列数が２の場合では、三角ベース型ダイオードの
一方の電極が、ダイオードを冷却体に取り付ける取付
面、他方の電極が鍵型端子となっているので、導体を接
続した際に、導体の自己インダクタンスを打ち消すよう
に作用する相互インダクタンスが殆ど期待できない。つ
まり、電流の流れ方向とは逆方向でしかも平行するよう
な導体構成ができない。また、ダイオードを２個直列に
したためにスナバ回路の導体ループが大きくなり、低イ
ンダクタンス化構造をさらに困難にしていた。当然のこ
とながら高電圧化は耐電圧能力を維持する必要から絶縁
設計のため装置の大型化を余儀なくされ、ますます低イ
ンダクタンス化スナバ回路構造が困難であった。
【００１７】多並列のスナバ回路の作用を以下に説明す
る。ＧＴＯをオフしたときの電流は数千Ａ、その時の時
間変化は数千Ａ／μｓｅｃに達するので、スナバ電流の
分流アンバランスは、スナバ回路を構成する各部品の分
担電圧に大きく影響する。仮に配置を非対称とした場
合、回路インダクタンスの小さいスナバ回路に電流が流
れ易くなり、大きな電流がそのスナバコンデンサに流れ
込んで充電電圧を引き上げ、ダイオードの順回復電圧も
引き上げられてしまう。一方、回路インダクタンスの大
きい方に流れる電流は少ないが回路インダクタンスが大
きい為これによる発生電圧が高くなり、双方のスナバ回
路電圧が高くなってバランスする。従って、せっかく並
列にしても効果的なスパイク電圧ＶDSP の低減を達成で
きない。
る。ＧＴＯをオフしたときの電流は数千Ａ、その時の時
間変化は数千Ａ／μｓｅｃに達するので、スナバ電流の
分流アンバランスは、スナバ回路を構成する各部品の分
担電圧に大きく影響する。仮に配置を非対称とした場
合、回路インダクタンスの小さいスナバ回路に電流が流
れ易くなり、大きな電流がそのスナバコンデンサに流れ
込んで充電電圧を引き上げ、ダイオードの順回復電圧も
引き上げられてしまう。一方、回路インダクタンスの大
きい方に流れる電流は少ないが回路インダクタンスが大
きい為これによる発生電圧が高くなり、双方のスナバ回
路電圧が高くなってバランスする。従って、せっかく並
列にしても効果的なスパイク電圧ＶDSP の低減を達成で
きない。
【００１８】図２０はＧＴＯ１のヒートシンク６ｊの側
面に直接スナバダイオード２を取り付けている従来のス
ナバ回路構造の他の例である。図１７と比較して導体の
接続距離が短くなっているが、この場合も導体の構成
上、自己インダクタンスを打ち消す相互インダクタンス
が小さいので、導体による有効インダクタンスは小さく
ならない。
面に直接スナバダイオード２を取り付けている従来のス
ナバ回路構造の他の例である。図１７と比較して導体の
接続距離が短くなっているが、この場合も導体の構成
上、自己インダクタンスを打ち消す相互インダクタンス
が小さいので、導体による有効インダクタンスは小さく
ならない。
【００１９】よって本発明では、ＧＴＯ電流が急激に減
少する（すなわちスナバ回路電流が急激に増加する）下
降時間において発生するスパイク電圧ＶDSP の低減にと
って重要なスナバ回路の有効インダクタンスを低減する
構造を実現し、ＧＴＯの能力を十分に活用することにあ
り、また低インダクタンス化構成の実現はスナバ回路構
造のコンパクト化につながり、結果的に装置の小形化、
高性能化を目的とする。
少する（すなわちスナバ回路電流が急激に増加する）下
降時間において発生するスパイク電圧ＶDSP の低減にと
って重要なスナバ回路の有効インダクタンスを低減する
構造を実現し、ＧＴＯの能力を十分に活用することにあ
り、また低インダクタンス化構成の実現はスナバ回路構
造のコンパクト化につながり、結果的に装置の小形化、
高性能化を目的とする。
【００２０】
【課題を解決するための手段】本発明の請求項１に係る
スナバ回路では、スイッチング素子に付加され、このス
イッチング素子に印加されるサージ電圧の吸収及びオフ
電圧上昇率を抑制するスナバダイオードとスナバコンデ
ンサからなるスナバ回路において、前記スイッチング素
子と前記スナバダイオードとが取り付けられ、前記スイ
ッチング素子と前記スナバダイオードとを冷却し、前記
スイッチング素子と前記スナバダイオードとの導体を兼
ねるヒートシンクと、前記スナバダイオ−ドの前記ヒ−
トシンクが取り付けられた面とは反対側の面と前記スナ
バコンデンサとを接続をするように取り付けられた第１
の導体と、前記スナバコンデンサと前記スイッチング素
子の前記ヒ−トシンクが取り付けられた面とは反対側の
面とを接続し前記第１の導体と平行となるように取り付
けられた第２の導体と、前記第１の導体と前記第２の導
体の間に絶縁スペーサとが設けられたことを特徴とす
る。
スナバ回路では、スイッチング素子に付加され、このス
イッチング素子に印加されるサージ電圧の吸収及びオフ
電圧上昇率を抑制するスナバダイオードとスナバコンデ
ンサからなるスナバ回路において、前記スイッチング素
子と前記スナバダイオードとが取り付けられ、前記スイ
ッチング素子と前記スナバダイオードとを冷却し、前記
スイッチング素子と前記スナバダイオードとの導体を兼
ねるヒートシンクと、前記スナバダイオ−ドの前記ヒ−
トシンクが取り付けられた面とは反対側の面と前記スナ
バコンデンサとを接続をするように取り付けられた第１
の導体と、前記スナバコンデンサと前記スイッチング素
子の前記ヒ−トシンクが取り付けられた面とは反対側の
面とを接続し前記第１の導体と平行となるように取り付
けられた第２の導体と、前記第１の導体と前記第２の導
体の間に絶縁スペーサとが設けられたことを特徴とす
る。
【００２１】本発明の請求項２に係るスナバ回路では、
スイッチング素子に付加され、このスイッチング素子に
印加されるサージ電圧の吸収及びオフ電圧上昇率を抑制
する第１と第２のスナバダイオードと第１と第２のスナ
バコンデンサからなり、２並列接続されたスナバ回路に
おいて、前記スイッチング素子と前記第１と第２のスナ
バダイオードとが取り付けられ、前記スイッチング素子
と前記第１と第２のスナバダイオードとを冷却し、前記
スイッチング素子と前記第１と第２のスナバダイオード
との導体を兼ねるヒートシンクと、前記第１のスナバダ
イオ−ドの前記ヒ−トシンクが取り付けられた面とは反
対側の面と前記第１のスナバコンデンサとを接続をする
ように取り付けられた第１の導体と、前記第１のスナバ
コンデンサと前記スイッチング素子の前記ヒ−トシンク
が取り付けられた面とは反対側の面とを接続し前記第１
の導体と平行となるように取り付けられた第２の導体
と、前記第１の導体と前記第２の導体の間に第１の絶縁
スペーサと、前記第２のスナバダイオ−ドの前記ヒ−ト
シンクが取り付けられた面とは反対側の面と前記第２の
スナバコンデンサとを接続をするように取り付けられた
第３の導体と、前記第２のスナバコンデンサと前記スイ
ッチング素子の前記ヒ−トシンクが取り付けられた面と
は反対側の面とを接続し前記第３の導体と平行となるよ
うに取り付けられた第４の導体と、前記第３の導体と前
記第４の導体の間に第２の絶縁スペーサとが設けられた
ことを特徴とする。
スイッチング素子に付加され、このスイッチング素子に
印加されるサージ電圧の吸収及びオフ電圧上昇率を抑制
する第１と第２のスナバダイオードと第１と第２のスナ
バコンデンサからなり、２並列接続されたスナバ回路に
おいて、前記スイッチング素子と前記第１と第２のスナ
バダイオードとが取り付けられ、前記スイッチング素子
と前記第１と第２のスナバダイオードとを冷却し、前記
スイッチング素子と前記第１と第２のスナバダイオード
との導体を兼ねるヒートシンクと、前記第１のスナバダ
イオ−ドの前記ヒ−トシンクが取り付けられた面とは反
対側の面と前記第１のスナバコンデンサとを接続をする
ように取り付けられた第１の導体と、前記第１のスナバ
コンデンサと前記スイッチング素子の前記ヒ−トシンク
が取り付けられた面とは反対側の面とを接続し前記第１
の導体と平行となるように取り付けられた第２の導体
と、前記第１の導体と前記第２の導体の間に第１の絶縁
スペーサと、前記第２のスナバダイオ−ドの前記ヒ−ト
シンクが取り付けられた面とは反対側の面と前記第２の
スナバコンデンサとを接続をするように取り付けられた
第３の導体と、前記第２のスナバコンデンサと前記スイ
ッチング素子の前記ヒ−トシンクが取り付けられた面と
は反対側の面とを接続し前記第３の導体と平行となるよ
うに取り付けられた第４の導体と、前記第３の導体と前
記第４の導体の間に第２の絶縁スペーサとが設けられた
ことを特徴とする。
【００２２】本発明の請求項３に係るスナバ回路では、
請求項２記載のスナバ回路において、スイッチング素子
を中心にして対称位置に第１と第２のスナバダイオード
とスナバコンデンサを配置して、２並列接続されたスナ
バ回路を構成し、各スナバ回路を構成する導体が同じ導
体接続距離と導体抵抗となっていることを特徴とする。
請求項２記載のスナバ回路において、スイッチング素子
を中心にして対称位置に第１と第２のスナバダイオード
とスナバコンデンサを配置して、２並列接続されたスナ
バ回路を構成し、各スナバ回路を構成する導体が同じ導
体接続距離と導体抵抗となっていることを特徴とする。
【００２３】本発明の請求項４に係るスナバ回路では、
請求項２記載のスナバ回路において、スイッチング素子
に対して片側位置に第１と第２のスナバダイオードとス
ナバコンデンサを配置して、各々のスナバダイオードと
スナバコンデンサを接続する導体を共通とし、各々のス
ナバコンデンサーとスイッチング素子とを接続する導体
を共通とし、２並列接続されたスナバ回路を構成し、各
スナバ回路を構成する導体が同じ導体接続距離と導体抵
抗となっていることを特徴とする。
請求項２記載のスナバ回路において、スイッチング素子
に対して片側位置に第１と第２のスナバダイオードとス
ナバコンデンサを配置して、各々のスナバダイオードと
スナバコンデンサを接続する導体を共通とし、各々のス
ナバコンデンサーとスイッチング素子とを接続する導体
を共通とし、２並列接続されたスナバ回路を構成し、各
スナバ回路を構成する導体が同じ導体接続距離と導体抵
抗となっていることを特徴とする。
【００２４】本発明の請求項５に係るスナバ回路では、
スイッチング素子に付加され、このスイッチング素子に
印加されるサージ電圧の吸収及びオフ電圧上昇率を抑制
する複数のスナバダイオードと複数のスナバコンデンサ
からなり、多並列接続されたスナバ回路において、前記
スイッチング素子と前記複数のスナバダイオードとが取
り付けられ、前記スイッチング素子と前記複数のスナバ
ダイオードとを冷却し、前記スイッチング素子と前記複
数のスナバダイオードとの導体を兼ねるヒートシンク
と、前記複数のスナバダイオ−ドの前記ヒ−トシンクが
取り付けられた面とは反対側の面と前記複数のスナバダ
イオードそれぞれに対応する前記複数のスナバコンデン
サとを接続をするように取り付けられた第１の導体と、
前記複数のスナバコンデンサと前記複数のスナバコンデ
ンサそれぞれに対応する前記スイッチング素子の前記ヒ
−トシンクが取り付けられた面とは反対側の面とを接続
し前記複数の第１の導体と平行となるように取り付けら
れた第２の導体と、前記第１の導体と前記第２の導体の
間に絶縁スペーサとが設けられたことを特徴とする。
スイッチング素子に付加され、このスイッチング素子に
印加されるサージ電圧の吸収及びオフ電圧上昇率を抑制
する複数のスナバダイオードと複数のスナバコンデンサ
からなり、多並列接続されたスナバ回路において、前記
スイッチング素子と前記複数のスナバダイオードとが取
り付けられ、前記スイッチング素子と前記複数のスナバ
ダイオードとを冷却し、前記スイッチング素子と前記複
数のスナバダイオードとの導体を兼ねるヒートシンク
と、前記複数のスナバダイオ−ドの前記ヒ−トシンクが
取り付けられた面とは反対側の面と前記複数のスナバダ
イオードそれぞれに対応する前記複数のスナバコンデン
サとを接続をするように取り付けられた第１の導体と、
前記複数のスナバコンデンサと前記複数のスナバコンデ
ンサそれぞれに対応する前記スイッチング素子の前記ヒ
−トシンクが取り付けられた面とは反対側の面とを接続
し前記複数の第１の導体と平行となるように取り付けら
れた第２の導体と、前記第１の導体と前記第２の導体の
間に絶縁スペーサとが設けられたことを特徴とする。
【００２５】本発明の請求項６に係るスナバ回路では、
請求項５記載のスナバ回路において、スイッチング素子
を中心にして点対称位置にそれぞれスナバダイオードと
スナバコンデンサを配置して、多並列接続されたスナバ
回路が構成され、各スナバ回路を構成する接続導体が全
く同じ導体接続距離と導体抵抗となっていることを特徴
とする。
請求項５記載のスナバ回路において、スイッチング素子
を中心にして点対称位置にそれぞれスナバダイオードと
スナバコンデンサを配置して、多並列接続されたスナバ
回路が構成され、各スナバ回路を構成する接続導体が全
く同じ導体接続距離と導体抵抗となっていることを特徴
とする。
【００２６】本発明の請求項７に係るスナバ回路では、
請求項１または請求項２または請求項５記載のスナバ回
路において、第１と第２の導体の端部を丸め、この第１
と第２の導体に挟まれる絶縁スペーサは導体幅より広く
し、相対する互いの導体との絶縁は絶縁スペーサによる
沿面絶縁と個体絶縁にて協調されていることを特徴とす
る。
請求項１または請求項２または請求項５記載のスナバ回
路において、第１と第２の導体の端部を丸め、この第１
と第２の導体に挟まれる絶縁スペーサは導体幅より広く
し、相対する互いの導体との絶縁は絶縁スペーサによる
沿面絶縁と個体絶縁にて協調されていることを特徴とす
る。
【００２７】本発明の請求項８に係るスナバ回路では、
請求項１または請求項２または請求項５記載のスナバ回
路において、第１と第２の導体の端部に丸棒を取り付
け、この第１と第２の導体に挟まれる絶縁スペーサは導
体幅より広くし、相対する互いの導体との絶縁は絶縁ス
ペーサによる沿面絶縁と個体絶縁にて協調されているこ
とを特徴とする。
請求項１または請求項２または請求項５記載のスナバ回
路において、第１と第２の導体の端部に丸棒を取り付
け、この第１と第２の導体に挟まれる絶縁スペーサは導
体幅より広くし、相対する互いの導体との絶縁は絶縁ス
ペーサによる沿面絶縁と個体絶縁にて協調されているこ
とを特徴とする。
【００２８】本発明の請求項９に係るスナバ回路では、
請求項１または請求項２または請求項５記載のスナバ回
路において、絶縁スペーサ導体の端部と接する箇所は半
円溝を設け、絶縁スペーサの導体接触部と半円溝には導
電塗料が塗布し、第１と第２の導体に挟まれる絶縁スペ
ーサは導体幅より広し、相対する導体との絶縁は絶縁ス
ペーサの沿面絶縁と個体絶縁にて協調されていることを
特徴とする。
請求項１または請求項２または請求項５記載のスナバ回
路において、絶縁スペーサ導体の端部と接する箇所は半
円溝を設け、絶縁スペーサの導体接触部と半円溝には導
電塗料が塗布し、第１と第２の導体に挟まれる絶縁スペ
ーサは導体幅より広し、相対する導体との絶縁は絶縁ス
ペーサの沿面絶縁と個体絶縁にて協調されていることを
特徴とする。
【００２９】
【作用】本発明の請求項１記載のスナバ回路において
は、このように構成することで、スナバ回路電流の往復
経路の互いの間隔距離は、絶縁スペーサーの個体絶縁距
離、即ち絶縁スペーサーの肉厚まで縮めることが可能と
なる。これにより前述した（４）式の相互幾何学的平均
距離Ｄが最小される。また薄肉幅広導体とすることで自
己幾何学的平均距離Ｒを大きくしているので相互インダ
クタンスＭが最大化し、有効インダクタンスＬeff が最
小化する。また、ＧＴＯでは電流の周波数が高いので、
表皮効果で導体の表面を電流が流れるので薄肉導体が効
率的にも適する。
は、このように構成することで、スナバ回路電流の往復
経路の互いの間隔距離は、絶縁スペーサーの個体絶縁距
離、即ち絶縁スペーサーの肉厚まで縮めることが可能と
なる。これにより前述した（４）式の相互幾何学的平均
距離Ｄが最小される。また薄肉幅広導体とすることで自
己幾何学的平均距離Ｒを大きくしているので相互インダ
クタンスＭが最大化し、有効インダクタンスＬeff が最
小化する。また、ＧＴＯでは電流の周波数が高いので、
表皮効果で導体の表面を電流が流れるので薄肉導体が効
率的にも適する。
【００３０】本発明の請求項２乃至請求項６のいずれか
に記載のスナバ回路においては、並列化した各回路の電
気抵抗と回路インダクタンスが均一化し、スナバ回路に
流れる電流とその時間変化が均等化されことにより、各
スナバ回路のコンデンサの充電電圧，各スナバ回路内イ
ンダクタンスによる発生電圧，各スナバダイオードの順
回復電圧，その他各スナバ回路内抵抗分による電圧降
下、の主に４つの電圧成分が最小電圧値にてバランスす
るので、効果的なスパイク電圧ＶDSP の低減を達成でき
る。
に記載のスナバ回路においては、並列化した各回路の電
気抵抗と回路インダクタンスが均一化し、スナバ回路に
流れる電流とその時間変化が均等化されことにより、各
スナバ回路のコンデンサの充電電圧，各スナバ回路内イ
ンダクタンスによる発生電圧，各スナバダイオードの順
回復電圧，その他各スナバ回路内抵抗分による電圧降
下、の主に４つの電圧成分が最小電圧値にてバランスす
るので、効果的なスパイク電圧ＶDSP の低減を達成でき
る。
【００３１】本発明の請求項７に記載のスナバ回路にお
いては、導体のエッジ部を丸めることで電界緩和シ−ル
ドを構成し、導体の剛性を高め、電磁力による変形量を
小さくしている。
いては、導体のエッジ部を丸めることで電界緩和シ−ル
ドを構成し、導体の剛性を高め、電磁力による変形量を
小さくしている。
【００３２】本発明の請求項８に記載のスナバ回路にお
いては、導体のエッジ部に丸棒を取り付けることで電界
緩和を達成する。本発明の請求項９に記載のスナバ回路
においては、絶縁スペ−サの導体のエッジ部と接する箇
所に半円溝を設け、絶縁スペ−サの導体接触部と半円溝
に導電塗料を塗布することで電界緩和を達成する。
いては、導体のエッジ部に丸棒を取り付けることで電界
緩和を達成する。本発明の請求項９に記載のスナバ回路
においては、絶縁スペ−サの導体のエッジ部と接する箇
所に半円溝を設け、絶縁スペ−サの導体接触部と半円溝
に導電塗料を塗布することで電界緩和を達成する。
【００３３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は第１の実施例のスナバ回路の構成図であ
る。スナバ回路はＧＴＯスタック９と、スナバダイオ−
ドスタック１０と、スナバコンデンサ１１と、スナバ抵
抗１２とから構成される。
する。図１は第１の実施例のスナバ回路の構成図であ
る。スナバ回路はＧＴＯスタック９と、スナバダイオ−
ドスタック１０と、スナバコンデンサ１１と、スナバ抵
抗１２とから構成される。
【００３４】ＧＴＯスタック９は、ＧＴＯ１と、ＧＴＯ
１のカソ−ド側に取り付けられたヒ−トシンク１３ａ
と、ヒ−トシンク１３ａのＧＴＯ１の取り付け面とは反
対側の面に取り付けられた絶縁座１４ａと、絶縁座１４
ａのヒ−トシンク１３ａの取り付け面とは反対側の面に
取り付けられた台座１５と、ＧＴＯ１のアノ−ド側に取
り付けられたヒ−トシンク１３ｂと、ヒ−トシンク１３
ｂのＧＴＯ１の取り付け面とは反対側の面に取り付けら
れた絶縁座１４ｂと、絶縁座１４ｂのヒ−トシンク１３
ｂの取り付け面とは反対側の面に取り付けられたおさえ
板１６と、台座１５とおさえ板１６とを接続するスタッ
ド１７とで構成される。
１のカソ−ド側に取り付けられたヒ−トシンク１３ａ
と、ヒ−トシンク１３ａのＧＴＯ１の取り付け面とは反
対側の面に取り付けられた絶縁座１４ａと、絶縁座１４
ａのヒ−トシンク１３ａの取り付け面とは反対側の面に
取り付けられた台座１５と、ＧＴＯ１のアノ−ド側に取
り付けられたヒ−トシンク１３ｂと、ヒ−トシンク１３
ｂのＧＴＯ１の取り付け面とは反対側の面に取り付けら
れた絶縁座１４ｂと、絶縁座１４ｂのヒ−トシンク１３
ｂの取り付け面とは反対側の面に取り付けられたおさえ
板１６と、台座１５とおさえ板１６とを接続するスタッ
ド１７とで構成される。
【００３５】スナバダイオ−ドスタック１０は、スナバ
ダイオ−ド１８と、スナバダイオ−ド１８のカソ−ド側
に取り付けられたヒ−トシンク１３ａと、スナバダイオ
−ド１８のアノ−ド側に取り付けられた薄肉幅広の導体
１９ａと、導体１９ａに取り付けられた絶縁スペ−サ２
０と、絶縁スペ−サ２０の導体１９ａの取り付け面とは
反対側の面に取り付けられた薄肉幅広の導体１９ｂと、
導体１９ｂに重ねて取り付けられた薄肉幅広の導体１９
ｃと、導体１９ｃの絶縁スペ−サ２０の取り付け面とは
反対側の面に取り付けられた絶縁座１４ｃと、絶縁座１
４ｃの導体１９ｃの取り付け面とは反対側の面に取り付
けられたおさえ板２１と、ヒ−トシンク１３ａとおさえ
板２１とを接続するスタッド２２とで構成される。
ダイオ−ド１８と、スナバダイオ−ド１８のカソ−ド側
に取り付けられたヒ−トシンク１３ａと、スナバダイオ
−ド１８のアノ−ド側に取り付けられた薄肉幅広の導体
１９ａと、導体１９ａに取り付けられた絶縁スペ−サ２
０と、絶縁スペ−サ２０の導体１９ａの取り付け面とは
反対側の面に取り付けられた薄肉幅広の導体１９ｂと、
導体１９ｂに重ねて取り付けられた薄肉幅広の導体１９
ｃと、導体１９ｃの絶縁スペ−サ２０の取り付け面とは
反対側の面に取り付けられた絶縁座１４ｃと、絶縁座１
４ｃの導体１９ｃの取り付け面とは反対側の面に取り付
けられたおさえ板２１と、ヒ−トシンク１３ａとおさえ
板２１とを接続するスタッド２２とで構成される。
【００３６】ヒ−トシンク１３ａは、ＧＴＯ１のカソ−
ドとスナバダイオ−ド１８のカソ−ドとの接続導体を兼
ねており、スナバダイオ−ド１８のアノ−ドに取り付け
られた導体１９ａはスナバコンデンサ１１の一方の端子
に接続され、スナバコンデンサ１１の他方の端子には導
体１９ｂが接続され、導体１９ｃはＧＴＯ１のアノ−ド
に取り付けられ導体を兼ねるヒ−トシンク１３ｂに接続
される。抵抗１２の一方の端子は導体によりヒ−トシン
ク１３ａに接続され、他方の端子は導体により導体１９
ａに接続される。
ドとスナバダイオ−ド１８のカソ−ドとの接続導体を兼
ねており、スナバダイオ−ド１８のアノ−ドに取り付け
られた導体１９ａはスナバコンデンサ１１の一方の端子
に接続され、スナバコンデンサ１１の他方の端子には導
体１９ｂが接続され、導体１９ｃはＧＴＯ１のアノ−ド
に取り付けられ導体を兼ねるヒ−トシンク１３ｂに接続
される。抵抗１２の一方の端子は導体によりヒ−トシン
ク１３ａに接続され、他方の端子は導体により導体１９
ａに接続される。
【００３７】尚、図示していないが、電流容量が大きく
スナバ回路構造の関係でスナバ回路導体幅が限定されて
いる場合は、導体１９ａ、１９ｂ、１９ｃの肉厚を厚く
するのではなく、薄肉の導体を複数枚使用し各導体間に
極薄フィルムを挿入する構成としている。
スナバ回路構造の関係でスナバ回路導体幅が限定されて
いる場合は、導体１９ａ、１９ｂ、１９ｃの肉厚を厚く
するのではなく、薄肉の導体を複数枚使用し各導体間に
極薄フィルムを挿入する構成としている。
【００３８】このように構成することで、スナバ回路電
流の往復経路の互いの間隔距離は、絶縁スペーサーの個
体絶縁距離、即ち絶縁スペーサーの肉厚まで縮めること
が可能となる。これにより前述した（４）式の相互幾何
学的平均距離Ｄが最小される。また、薄肉幅広導体とす
ることで自己幾何学的平均距離Ｒを大きくしているので
相互インダクタンスＭが最大化し、有効インダクタンス
Ｌeff が最小化する。また、ＧＴＯでは電流の周波数が
高いので、表皮効果で導体の表面を電流が流れるので薄
肉導体が効率的にも適する。
流の往復経路の互いの間隔距離は、絶縁スペーサーの個
体絶縁距離、即ち絶縁スペーサーの肉厚まで縮めること
が可能となる。これにより前述した（４）式の相互幾何
学的平均距離Ｄが最小される。また、薄肉幅広導体とす
ることで自己幾何学的平均距離Ｒを大きくしているので
相互インダクタンスＭが最大化し、有効インダクタンス
Ｌeff が最小化する。また、ＧＴＯでは電流の周波数が
高いので、表皮効果で導体の表面を電流が流れるので薄
肉導体が効率的にも適する。
【００３９】次に本発明の第２の実施例を図面を参照し
て説明する。図２は第２の実施例である２並列スナバ回
路回路図であり、図３は第２の実施例である２並列スナ
バ回路の構成図である。
て説明する。図２は第２の実施例である２並列スナバ回
路回路図であり、図３は第２の実施例である２並列スナ
バ回路の構成図である。
【００４０】図２及び図３に示すように、本実施例のス
ナバ回路の構成は、スナバ回路がＧＴＯに対して２並列
となっており、ＧＴＯスタック９を中心として対称位置
にそれぞれスナバダイオ−ドスタック１０と、スナバコ
ンデンサ１１と、スナバ抵抗１２とが配置されている。
ナバ回路の構成は、スナバ回路がＧＴＯに対して２並列
となっており、ＧＴＯスタック９を中心として対称位置
にそれぞれスナバダイオ−ドスタック１０と、スナバコ
ンデンサ１１と、スナバ抵抗１２とが配置されている。
【００４１】ＧＴＯスタック９とスナバダイオ−ドスタ
ック１０自体は第１の実施例と同一の構成となっている
が、ヒ−トシンク１３ａがＧＴＯスタック９と２つのス
ナバダイオ−ドスタック１０とで共通となっていて、各
スナバ回路を構成するヒ−トシンク１３ａと導体１９
ａ、１９ｂ、１９ｃとによる回路が同じ導体接続距離で
同じ導体抵抗になっている。
ック１０自体は第１の実施例と同一の構成となっている
が、ヒ−トシンク１３ａがＧＴＯスタック９と２つのス
ナバダイオ−ドスタック１０とで共通となっていて、各
スナバ回路を構成するヒ−トシンク１３ａと導体１９
ａ、１９ｂ、１９ｃとによる回路が同じ導体接続距離で
同じ導体抵抗になっている。
【００４２】このように構成することで、並列化した各
スナバ回路の電気抵抗と回路インダクタンスが均一化
し、スナバ回路に流れる電流とその時間変化が均等化さ
れる。これにより、各スナバ回路のコンデンサ１１の充
電電圧、各スナバ回路内のインダクタンスによる発生電
圧、各スナバダイオード１８の順回復電圧、その他各ス
ナバ回路内抵抗分による電圧降下、の主に４つの電圧成
分が最小電圧値にてバランスするので、効果的なスパイ
ク電圧ＶDSP の低減を達成できる。
スナバ回路の電気抵抗と回路インダクタンスが均一化
し、スナバ回路に流れる電流とその時間変化が均等化さ
れる。これにより、各スナバ回路のコンデンサ１１の充
電電圧、各スナバ回路内のインダクタンスによる発生電
圧、各スナバダイオード１８の順回復電圧、その他各ス
ナバ回路内抵抗分による電圧降下、の主に４つの電圧成
分が最小電圧値にてバランスするので、効果的なスパイ
ク電圧ＶDSP の低減を達成できる。
【００４３】次に本発明の第３の実施例を図４を参照し
て説明する。図４は本発明の第３の実施例であるスナバ
回路の構成図である。スナバ回路としては、図２に示す
ような２並列スナバ回路に関する構造である。尚、図４
に示す第３の実施例では、スナバコンデンサーＣは各１
個の場合について示す。
て説明する。図４は本発明の第３の実施例であるスナバ
回路の構成図である。スナバ回路としては、図２に示す
ような２並列スナバ回路に関する構造である。尚、図４
に示す第３の実施例では、スナバコンデンサーＣは各１
個の場合について示す。
【００４４】図４に示すように、本実施例のスナバ回路
の構成は、スナバ回路がＧＴＯに対して２並列となって
おり、ＧＴＯスタック９に対して片側位置にそれぞれス
ナバダイオ−ドスタック１０と、スナバコンデンサ１１
と、スナバ抵抗１２とが配置されている。
の構成は、スナバ回路がＧＴＯに対して２並列となって
おり、ＧＴＯスタック９に対して片側位置にそれぞれス
ナバダイオ−ドスタック１０と、スナバコンデンサ１１
と、スナバ抵抗１２とが配置されている。
【００４５】ＧＴＯスタック９とスナバダイオ−ドスタ
ック１０自体は第１の実施例と同一の構成となっている
が、ヒ−トシンク１３ａがＧＴＯスタック９と２つのス
ナバダイオ−ドスタック１０とで共通で、導体１９ｃが
２つのスナバダイオ−ドスタック１０とで共通となって
いて、各スナバ回路を構成するヒ−トシンク１３ａと導
体１９ａ、１９ｂ、１９ｃとによる回路が同じ導体接続
距離で同じ導体抵抗になっている。
ック１０自体は第１の実施例と同一の構成となっている
が、ヒ−トシンク１３ａがＧＴＯスタック９と２つのス
ナバダイオ−ドスタック１０とで共通で、導体１９ｃが
２つのスナバダイオ−ドスタック１０とで共通となって
いて、各スナバ回路を構成するヒ−トシンク１３ａと導
体１９ａ、１９ｂ、１９ｃとによる回路が同じ導体接続
距離で同じ導体抵抗になっている。
【００４６】この様に構成することで第２の実施例と同
様の効果がある。次に本発明の第４の実施例を図面を参
照して説明する。図５は第４の実施例であるスナバ回路
の絶縁スペーサと導体の関係を示す図である。
様の効果がある。次に本発明の第４の実施例を図面を参
照して説明する。図５は第４の実施例であるスナバ回路
の絶縁スペーサと導体の関係を示す図である。
【００４７】第４の実施例のスナバ回路構造は高電圧装
置に本発明を適用する場合に発生する次の問題を回避す
るためになされた改善対策である。スナバ回路を構成す
る導体にはＧＴＯに印加される電圧が負荷される。従っ
て、コンデンサーの端子からＧＴＯまでの接続導体とダ
イオードからＧＴＯまでの接続導体、ダイオードからコ
ンデンサまでの接続導体との間には、最大でＧＴＯに印
加されるのと同じ電圧差があり、常時、数ｋＶに達す
る。
置に本発明を適用する場合に発生する次の問題を回避す
るためになされた改善対策である。スナバ回路を構成す
る導体にはＧＴＯに印加される電圧が負荷される。従っ
て、コンデンサーの端子からＧＴＯまでの接続導体とダ
イオードからＧＴＯまでの接続導体、ダイオードからコ
ンデンサまでの接続導体との間には、最大でＧＴＯに印
加されるのと同じ電圧差があり、常時、数ｋＶに達す
る。
【００４８】低回路インダクタンスの実現のため、本実
施例を適用するとスナバ回路導体の近接平行配置となる
が、高電圧の場合、スナバ回路導体が鋭い電極となって
電界強度が高くなり、コロナ放電現象を発生し有機絶縁
物の劣化を招いたり、最悪、絶縁破壊し短絡するるなど
の弊害を引き起こす。
施例を適用するとスナバ回路導体の近接平行配置となる
が、高電圧の場合、スナバ回路導体が鋭い電極となって
電界強度が高くなり、コロナ放電現象を発生し有機絶縁
物の劣化を招いたり、最悪、絶縁破壊し短絡するるなど
の弊害を引き起こす。
【００４９】また、向かい合う導体を流れる電流の向き
が逆のため、電磁力としては反発力となり、導体は絶縁
スペーサから剥離するように作用する。そのため、導体
と絶縁スペーサー間に一部空気層ができてしまい、ある
電界のなかで誘電率の異なる空間が生まれ、その部分の
電界値が高くなりやはりコロナ放電の原因となる。
が逆のため、電磁力としては反発力となり、導体は絶縁
スペーサから剥離するように作用する。そのため、導体
と絶縁スペーサー間に一部空気層ができてしまい、ある
電界のなかで誘電率の異なる空間が生まれ、その部分の
電界値が高くなりやはりコロナ放電の原因となる。
【００５０】この電界を緩和する施策として、スナバ回
路導体間を広げると、インダクタンスの増加となるの
で、導体のエッジ部を丸めて電界緩和シールドを構成す
る処置を実施する。
路導体間を広げると、インダクタンスの増加となるの
で、導体のエッジ部を丸めて電界緩和シールドを構成す
る処置を実施する。
【００５１】スナバ回路の構成する相対する２枚の薄肉
幅広導体１９ａ、１９ｂの端部を２４のように丸め、こ
の２枚の薄肉幅広導体１９ａ、１９ｂに挟まれる絶縁ス
ペーサ２０は導体１９ａ、１９ｂの幅より広く、相対す
る互いの導体１９ａ、１９ｂとの絶縁は絶縁スペーサ２
０の沿面絶縁ｌと絶縁スペーサ２０の固体絶縁ｔにて協
調されていることを特徴とする。又、本実施例の変形例
として図６に示すように、丸棒２５をシールドとして導
体１９ａ、１９ｂに溶接等による取り付ける構成等があ
る。
幅広導体１９ａ、１９ｂの端部を２４のように丸め、こ
の２枚の薄肉幅広導体１９ａ、１９ｂに挟まれる絶縁ス
ペーサ２０は導体１９ａ、１９ｂの幅より広く、相対す
る互いの導体１９ａ、１９ｂとの絶縁は絶縁スペーサ２
０の沿面絶縁ｌと絶縁スペーサ２０の固体絶縁ｔにて協
調されていることを特徴とする。又、本実施例の変形例
として図６に示すように、丸棒２５をシールドとして導
体１９ａ、１９ｂに溶接等による取り付ける構成等があ
る。
【００５２】これにより、高電圧回路でも、低インダク
タンスで耐電圧能力の優れたスナバ回路を提供できる。
次に本発明の第５の実施例を図面を参照して説明する。
図７は第５の実施例であるスナバ回路構成の絶縁スペー
サと導体の関係を示す図である。
タンスで耐電圧能力の優れたスナバ回路を提供できる。
次に本発明の第５の実施例を図面を参照して説明する。
図７は第５の実施例であるスナバ回路構成の絶縁スペー
サと導体の関係を示す図である。
【００５３】図７に示すように２枚の薄肉幅広導体１９
ａ、１９ｂに挟まれる絶縁スペーサ２０は導体１９ａ、
１９ｂの幅より広く，絶縁スペーサ２０の両面には，導
体１９ａ、１９ｂの端部と接する箇所に半円溝２６が設
けてあり，絶縁スペーサ２０の導体接触部と半円溝部２
６に導電塗料２７が塗布されており、２枚の相対する導
体１９ａ、１９ｂどうしの絶縁は絶縁スペーサ２０の沿
面絶縁ｌと間層絶縁ｔにて協調されていることを特徴と
する これにより、高電圧回路でも、低インダクタンスで耐電
圧能力の優れたスナバ回路を提供できる。
ａ、１９ｂに挟まれる絶縁スペーサ２０は導体１９ａ、
１９ｂの幅より広く，絶縁スペーサ２０の両面には，導
体１９ａ、１９ｂの端部と接する箇所に半円溝２６が設
けてあり，絶縁スペーサ２０の導体接触部と半円溝部２
６に導電塗料２７が塗布されており、２枚の相対する導
体１９ａ、１９ｂどうしの絶縁は絶縁スペーサ２０の沿
面絶縁ｌと間層絶縁ｔにて協調されていることを特徴と
する これにより、高電圧回路でも、低インダクタンスで耐電
圧能力の優れたスナバ回路を提供できる。
【００５４】次に本発明の第６の実施例を図８〜図１４
を参照して説明する。図８はＮＰＣ（中性点クランプ）
方式のＧＴＯインバータ回路の１ア−ムをＧＴＯモジュ
ールとして構成したユニット上面図で、図９は図８のＺ
−Ｚ矢視図である。
を参照して説明する。図８はＮＰＣ（中性点クランプ）
方式のＧＴＯインバータ回路の１ア−ムをＧＴＯモジュ
ールとして構成したユニット上面図で、図９は図８のＺ
−Ｚ矢視図である。
【００５５】図において、１ア−ムは、第１の実施例に
示したスナバ回路構成を持つＧＴＯと、フライホイ−ル
ダイオ−ドと、Ｐ極主回路母線３１Ｐと、Ｎ極主回路母
線３１Ｎと、交流母線３１ＡＣと、中性点母線３１ＰＮ
と、導体３１と、ゲ−トユニット３２とから構成されて
おり、図１０に示すような実態配線となる。
示したスナバ回路構成を持つＧＴＯと、フライホイ−ル
ダイオ−ドと、Ｐ極主回路母線３１Ｐと、Ｎ極主回路母
線３１Ｎと、交流母線３１ＡＣと、中性点母線３１ＰＮ
と、導体３１と、ゲ−トユニット３２とから構成されて
おり、図１０に示すような実態配線となる。
【００５６】図９の各矢視部を示す図１１〜図１４を用
いて、各々スタック９ａ、９ｂ、９ｃ、９ｄを詳しく説
明する。図１１は図９のＡ−Ａ矢視図でスタック９ａの
構成を示す側面図である。
いて、各々スタック９ａ、９ｂ、９ｃ、９ｄを詳しく説
明する。図１１は図９のＡ−Ａ矢視図でスタック９ａの
構成を示す側面図である。
【００５７】ＧＴＯスタック９ａは、絶縁座１４ａａ、
水冷ヒートシンク１３ａａ、ＧＴＯ１ａ、水冷ヒートシ
ンク１３ｂａ、フライホールダイオード３３ａ、水冷ヒ
ートシンク１３ｃａ、絶縁座１４ｂａの順に積み上げら
れ、スタック枠部品である、台座１５ａ、おさえ板１６
ａ、スタッド１７ａにより固定され構成される。また、
スナバダイオードスタック１０ａはヒートシンク１３ａ
ａと、スナバダイオ−ド１８ａと、導体１９ａａと、絶
縁スペ−サ２０ａと、導体１９ｂａと、導体１９ｃａ
と、絶縁座１４ｃａとの順に積み上げられ、おさえ板２
１ａと、スタッド２２ａとで固定され構成される。本ス
タックでは、ＧＴＯ１ａの極性はカソード極を上側、ア
ノード極が下側となるようにしている。スナバダイオー
ド２ａもカソード極を上側、アノード極が下側となり、
フライホイールダイオード１９ａはカソード極が上側で
アノード極が下側となる。
水冷ヒートシンク１３ａａ、ＧＴＯ１ａ、水冷ヒートシ
ンク１３ｂａ、フライホールダイオード３３ａ、水冷ヒ
ートシンク１３ｃａ、絶縁座１４ｂａの順に積み上げら
れ、スタック枠部品である、台座１５ａ、おさえ板１６
ａ、スタッド１７ａにより固定され構成される。また、
スナバダイオードスタック１０ａはヒートシンク１３ａ
ａと、スナバダイオ−ド１８ａと、導体１９ａａと、絶
縁スペ−サ２０ａと、導体１９ｂａと、導体１９ｃａ
と、絶縁座１４ｃａとの順に積み上げられ、おさえ板２
１ａと、スタッド２２ａとで固定され構成される。本ス
タックでは、ＧＴＯ１ａの極性はカソード極を上側、ア
ノード極が下側となるようにしている。スナバダイオー
ド２ａもカソード極を上側、アノード極が下側となり、
フライホイールダイオード１９ａはカソード極が上側で
アノード極が下側となる。
【００５８】図１２はスタック９ｂの構成を示す側面図
である。ＧＴＯスタック９ｂは、絶縁座１４ａｂ、水冷
ヒートシンク１３ｄｂ、中性点クランプダイオード３４
ｂ，水冷ヒートシンク１３ａｂ、ＧＴＯ１ｂ、水冷ヒー
トシンク１３ｂｂ、フライホールダイオード３３ｂ、水
冷ヒートシンク１３ｃｂ、絶縁座１４ｂｂの順に積み上
げられ、スタック枠部品である、台座１５ｂ、おさえ板
１６ｂ、スタッド１７ｂにより固定され構成される。ま
た、スナバダイオードスタック１０ｂはヒートシンク１
３ａｂと、導体１９ａｂと、絶縁スペ−サ２０ｂと、導
体１９ｂｂと、スナバダイオ−ド１８ｂと、導体１９ｃ
ｂと、ヒ−トシンク１３ｅｂと、絶縁座１４ｃｂとの順
に積み上げられ、おさえ板２１ｂと、スタッド２２ｂと
で固定され構成される。また、中性点クランプダイオー
ド３４ｂを水冷ヒートシンク１３ａｂで冷却することか
ら、主回路母線との接続の関係でＧＴＯ１ｂの極性が決
まり、図に示すようにカソード極が上側でアノード極が
下側となるため、フライホイールダイオード３３ｂはカ
ソード極が上側となりアノード極が下側となる。この場
合、絶縁スペーサー２０ｂにより、スナバダイオード１
８ｂが冷えにくくなるため水冷ヒートシンク１３ｅｂを
用いてスナバダイオード１８ｂを冷却している。
である。ＧＴＯスタック９ｂは、絶縁座１４ａｂ、水冷
ヒートシンク１３ｄｂ、中性点クランプダイオード３４
ｂ，水冷ヒートシンク１３ａｂ、ＧＴＯ１ｂ、水冷ヒー
トシンク１３ｂｂ、フライホールダイオード３３ｂ、水
冷ヒートシンク１３ｃｂ、絶縁座１４ｂｂの順に積み上
げられ、スタック枠部品である、台座１５ｂ、おさえ板
１６ｂ、スタッド１７ｂにより固定され構成される。ま
た、スナバダイオードスタック１０ｂはヒートシンク１
３ａｂと、導体１９ａｂと、絶縁スペ−サ２０ｂと、導
体１９ｂｂと、スナバダイオ−ド１８ｂと、導体１９ｃ
ｂと、ヒ−トシンク１３ｅｂと、絶縁座１４ｃｂとの順
に積み上げられ、おさえ板２１ｂと、スタッド２２ｂと
で固定され構成される。また、中性点クランプダイオー
ド３４ｂを水冷ヒートシンク１３ａｂで冷却することか
ら、主回路母線との接続の関係でＧＴＯ１ｂの極性が決
まり、図に示すようにカソード極が上側でアノード極が
下側となるため、フライホイールダイオード３３ｂはカ
ソード極が上側となりアノード極が下側となる。この場
合、絶縁スペーサー２０ｂにより、スナバダイオード１
８ｂが冷えにくくなるため水冷ヒートシンク１３ｅｂを
用いてスナバダイオード１８ｂを冷却している。
【００５９】図１３はスタック９ｃの構成を示す側面図
である。絶縁座１４ａｃ、水冷ヒートシンク１３ｄｃ、
中性点クランプダイオード３４ｃ、水冷ヒートシンク１
３ａｃ、ＧＴＯ１ｃ、水冷ヒートシンク１３ｂｃ、フラ
イホールダイオード３３ｃ、水冷ヒートシンク１３ｃ
ｃ、絶縁座１４ｂｃの順に積み上げられ、スタック枠部
品である、台座１５ｃ、おさえ板１６ｃ、スタッド１７
ｃにより固定され構成される。また、スナバダイオード
スタック１０ｃはヒートシンク１３ａｃと、導体１９ａ
ｃと、絶縁スペ−サ２０ｃと、導体１９ｂｃと、スナバ
ダイオ−ド１８ｃと、導体１９ｃｃと、ヒ−トシンク１
３ｅｃと、絶縁座１４ｃｃとの順に積み上げられ、おさ
え板２１ｃと、スタッド２２ｃとで固定され構成され
る。また、中性点クランプダイオード３４ｃを水冷ヒー
トシンク１３ａｃで冷却することから、主回路母線との
接続の関係でＧＴＯ１ｃの極性が決まり、図に示すよう
にアノード極が上側でカソード極が下側となるため、フ
ライホイールダイオード３３ｃはアノード極が上側とな
りカソード極が下側となる。この場合、絶縁スペーサー
２０ｃにより、スナバダイオード１８ｃが冷えにくくな
るため水冷ヒートシンク１３ｅｃを用いてスナバダイオ
ード１８ｃを冷却している。
である。絶縁座１４ａｃ、水冷ヒートシンク１３ｄｃ、
中性点クランプダイオード３４ｃ、水冷ヒートシンク１
３ａｃ、ＧＴＯ１ｃ、水冷ヒートシンク１３ｂｃ、フラ
イホールダイオード３３ｃ、水冷ヒートシンク１３ｃ
ｃ、絶縁座１４ｂｃの順に積み上げられ、スタック枠部
品である、台座１５ｃ、おさえ板１６ｃ、スタッド１７
ｃにより固定され構成される。また、スナバダイオード
スタック１０ｃはヒートシンク１３ａｃと、導体１９ａ
ｃと、絶縁スペ−サ２０ｃと、導体１９ｂｃと、スナバ
ダイオ−ド１８ｃと、導体１９ｃｃと、ヒ−トシンク１
３ｅｃと、絶縁座１４ｃｃとの順に積み上げられ、おさ
え板２１ｃと、スタッド２２ｃとで固定され構成され
る。また、中性点クランプダイオード３４ｃを水冷ヒー
トシンク１３ａｃで冷却することから、主回路母線との
接続の関係でＧＴＯ１ｃの極性が決まり、図に示すよう
にアノード極が上側でカソード極が下側となるため、フ
ライホイールダイオード３３ｃはアノード極が上側とな
りカソード極が下側となる。この場合、絶縁スペーサー
２０ｃにより、スナバダイオード１８ｃが冷えにくくな
るため水冷ヒートシンク１３ｅｃを用いてスナバダイオ
ード１８ｃを冷却している。
【００６０】図１４はスタック９ｄの構成を示す側面図
である。ＧＴＯスタック９ｄは、絶縁座１４ａｄ、水冷
ヒートシンク１３ａｄ、ＧＴＯ１ｄ、水冷ヒートシンク
１３ｂｄ、フライホールダイオード３３ｄ、水冷ヒート
シンク１３ｃｄ、絶縁座１４ｂｄの順に積み上げられ、
スタック枠部品である、台座１５ｄ、おさえ板１６ｄ、
スタッド１７ｄにより固定され構成される。また、スナ
バダイオードスタック１０ｄはヒートシンク１３ａｄ
と、スナバダイオ−ド１８ｄと、導体１９ａｄと、絶縁
スペ−サ２０ｄと、導体１９ｂｄと、導体１９ｃｄと、
絶縁座１４ｃｄとの順に積み上げられ、おさえ板２１ｄ
と、スタッド２２ｄとで固定され構成される。本スタッ
クでは、ＧＴＯ１ａの極性はアノード極を上側、カソー
ド極が下側となるようにしている。スナバダイオード２
ａもアノード極を上側、カソード極が下側となり、フラ
イホイールダイオード１９ａはアノード極が上側でカソ
ード極が下側となる。
である。ＧＴＯスタック９ｄは、絶縁座１４ａｄ、水冷
ヒートシンク１３ａｄ、ＧＴＯ１ｄ、水冷ヒートシンク
１３ｂｄ、フライホールダイオード３３ｄ、水冷ヒート
シンク１３ｃｄ、絶縁座１４ｂｄの順に積み上げられ、
スタック枠部品である、台座１５ｄ、おさえ板１６ｄ、
スタッド１７ｄにより固定され構成される。また、スナ
バダイオードスタック１０ｄはヒートシンク１３ａｄ
と、スナバダイオ−ド１８ｄと、導体１９ａｄと、絶縁
スペ−サ２０ｄと、導体１９ｂｄと、導体１９ｃｄと、
絶縁座１４ｃｄとの順に積み上げられ、おさえ板２１ｄ
と、スタッド２２ｄとで固定され構成される。本スタッ
クでは、ＧＴＯ１ａの極性はアノード極を上側、カソー
ド極が下側となるようにしている。スナバダイオード２
ａもアノード極を上側、カソード極が下側となり、フラ
イホイールダイオード１９ａはアノード極が上側でカソ
ード極が下側となる。
【００６１】このように、ＧＴＯ単位でスタックユニッ
トを構成し、そのＧＴＯスタックユニットにおいて、ヒ
ートシンクの上側にスナバダイオードを配置するよう
に、ＧＴＯやフライホイールダイオード、中性点クラン
プダイオードのスタック組立における極性を決めている
ことを特徴とする。したがって、ＧＴＯスタック構成は
同一とは限らず，このようないくつかのＧＴＯスタック
ユニットを必要な絶縁を設け、横方向に並べてフレーム
に取り付け，接続導体で各ＧＴＯスタックユニットを接
続して主回路を構成することを特徴とするＧＴＯ主回路
構造である。
トを構成し、そのＧＴＯスタックユニットにおいて、ヒ
ートシンクの上側にスナバダイオードを配置するよう
に、ＧＴＯやフライホイールダイオード、中性点クラン
プダイオードのスタック組立における極性を決めている
ことを特徴とする。したがって、ＧＴＯスタック構成は
同一とは限らず，このようないくつかのＧＴＯスタック
ユニットを必要な絶縁を設け、横方向に並べてフレーム
に取り付け，接続導体で各ＧＴＯスタックユニットを接
続して主回路を構成することを特徴とするＧＴＯ主回路
構造である。
【００６２】このように構成することにより、スナバダ
イオード、絶縁スペーサー、接続導体をそれぞれの水平
面位置に配置して構成できるので、組立や素子交換が容
易となる。例えば、スタック９ａのスナバダイオードを
交換する場合、スナバダイオード１８ａを締め付けてい
るスタック１０ａを緩め、押さえ板２１ａを上方向に取
り外し、スナバ回路用導体等を取り外せば、容易にスナ
バダイオード１８ａを交換できる。
イオード、絶縁スペーサー、接続導体をそれぞれの水平
面位置に配置して構成できるので、組立や素子交換が容
易となる。例えば、スタック９ａのスナバダイオードを
交換する場合、スナバダイオード１８ａを締め付けてい
るスタック１０ａを緩め、押さえ板２１ａを上方向に取
り外し、スナバ回路用導体等を取り外せば、容易にスナ
バダイオード１８ａを交換できる。
【００６３】ＧＴＯについても同様に実施できる。特に
大容量の場合、個々のスタック部品の重量が重くなるた
め安定した部品組立と交換が可能となる。図１５に第７
の実施例を示す。これまでの実施例で述べたスナバ回路
構成では各スタックを縦置きにしたものであったが、こ
の実施例では各スタックを横置きにしたものであって構
成は第１の実施例を横置きにしてスタックサポ−ト３５
で支持したものとなっている。スタックサポ−ト３５は
スタックが重量物であるのでそれを支持するためのもの
である。尚、この実施例はスタックを横置きにしたもの
で上述したスタックを縦置きにしたものと同様に用いて
も何ら問題はない。
大容量の場合、個々のスタック部品の重量が重くなるた
め安定した部品組立と交換が可能となる。図１５に第７
の実施例を示す。これまでの実施例で述べたスナバ回路
構成では各スタックを縦置きにしたものであったが、こ
の実施例では各スタックを横置きにしたものであって構
成は第１の実施例を横置きにしてスタックサポ−ト３５
で支持したものとなっている。スタックサポ−ト３５は
スタックが重量物であるのでそれを支持するためのもの
である。尚、この実施例はスタックを横置きにしたもの
で上述したスタックを縦置きにしたものと同様に用いて
も何ら問題はない。
【００６４】
【発明の効果】以上説明したように、請求項１乃至請求
項６のいずれかに記載のスナバ回路では、ＧＴＯ電流が
急激に減少する（すなわちスナバ回路電流が急激に増加
する）下降時間において発生するスパイク電圧ＶDSP の
低減にとって重要なスナバ回路の有効インダクタンスを
低減する構造を実現できる。これにより，ＧＴＯの能力
を十分に活用することができる。また、低インダクタン
ス化構成の実現はスナバ回路構造のコンパクト化につな
がり、結果的に装置の小形化、高性能化が可能となる。
項６のいずれかに記載のスナバ回路では、ＧＴＯ電流が
急激に減少する（すなわちスナバ回路電流が急激に増加
する）下降時間において発生するスパイク電圧ＶDSP の
低減にとって重要なスナバ回路の有効インダクタンスを
低減する構造を実現できる。これにより，ＧＴＯの能力
を十分に活用することができる。また、低インダクタン
ス化構成の実現はスナバ回路構造のコンパクト化につな
がり、結果的に装置の小形化、高性能化が可能となる。
【００６５】また、請求項７乃至請求項９のいずれかに
記載のスナバ回路では、高電圧の場合でも、耐電圧能力
を維持しつつ、スナバ回路の有効インダクタンスの低減
する構造を実現できる。
記載のスナバ回路では、高電圧の場合でも、耐電圧能力
を維持しつつ、スナバ回路の有効インダクタンスの低減
する構造を実現できる。
【図１】本発明の第１の実施例に関するスナバ回路の構
成図。
成図。
【図２】本発明の第２の実施例に関する２並列スナバ回
路図。
路図。
【図３】本発明の第２の実施例に関する２並列スナバ回
路の構成図。
路の構成図。
【図４】本発明の第３の実施例に関する２並列スナバ回
路の構成図。
路の構成図。
【図５】本発明の第４の実施例に関するスナバ回路構成
の絶縁スペーサと導体の関係を示す図。
の絶縁スペーサと導体の関係を示す図。
【図６】本発明の第４の実施例に関する他の実施例で、
スナバ回路構成の絶縁スペーサと導体の関係を示す図。
スナバ回路構成の絶縁スペーサと導体の関係を示す図。
【図７】本発明の第５の実施例に関するスナバ回路構成
の絶縁スペーサーと導体の関係を示す図。
の絶縁スペーサーと導体の関係を示す図。
【図８】ＮＰＣインバ−タの１アーム分を水冷式ＧＴＯ
モジュールに構成したユニット上面図
モジュールに構成したユニット上面図
【図９】図８のＺ−Ｚ矢視図。
【図１０】図８、図９の実態主回路配線図。
【図１１】図８のＡ−Ａ矢視図。
【図１２】図８のＢ−Ｂ矢視図。
【図１３】図８のＣ−Ｃ矢視図。
【図１４】図８のＤ−Ｄ矢視図。
【図１５】本発明の第７の実施例に関するスナバ回路の
構成図。
構成図。
【図１６】一般的なＧＴＯのスナバ回路図。
【図１７】従来の水冷式ＧＴＯとスナバ回路構成図。
【図１８】ＧＴＯ遮断時のＧＴＯ電流ＩT と極間電圧
Ｖ、スナバ回路電流ＩSの関係。
Ｖ、スナバ回路電流ＩSの関係。
【図１９】インダクタンス計算のモデル導体。
【図２０】従来の他のスナバ回路構成図。
１…ＧＴＯ １１…スナバコンデンサ １３ａ…ヒートシンク １８…スナバダイオード １９ａ、１９ｂ、１９ｃ…導体 ２０…絶縁スペーサ ２４…丸め加工 ２５…丸棒 ２６…半円溝 ２７…導電塗料膜
Claims (9)
- 【請求項１】 スイッチング素子に付加され、このスイ
ッチング素子に印加されるサージ電圧の吸収及びオフ電
圧上昇率を抑制するスナバダイオードとスナバコンデン
サからなるスナバ回路において、前記スイッチング素子
と前記スナバダイオードとが取り付けられ、前記スイッ
チング素子と前記スナバダイオードとを冷却し、前記ス
イッチング素子と前記スナバダイオードとの導体を兼ね
るヒートシンクと、前記スナバダイオ−ドの前記ヒ−ト
シンクが取り付けられた面とは反対側の面と前記スナバ
コンデンサとを接続をするように取り付けられた第１の
導体と、前記スナバコンデンサと前記スイッチング素子
の前記ヒ−トシンクが取り付けられた面とは反対側の面
とを接続し前記第１の導体と平行となるように取り付け
られた第２の導体と、前記第１の導体と前記第２の導体
の間に絶縁スペーサとが設けられたことを特徴とするス
ナバ回路。 - 【請求項２】 スイッチング素子に付加され、このスイ
ッチング素子に印加されるサージ電圧の吸収及びオフ電
圧上昇率を抑制する第１と第２のスナバダイオードと第
１と第２のスナバコンデンサからなり、２並列接続され
たスナバ回路において、前記スイッチング素子と前記第
１と第２のスナバダイオードとが取り付けられ、前記ス
イッチング素子と前記第１と第２のスナバダイオードと
を冷却し、前記スイッチング素子と前記第１と第２のス
ナバダイオードとの導体を兼ねるヒートシンクと、前記
第１のスナバダイオ−ドの前記ヒ−トシンクが取り付け
られた面とは反対側の面と前記第１のスナバコンデンサ
とを接続をするように取り付けられた第１の導体と、前
記第１のスナバコンデンサと前記スイッチング素子の前
記ヒ−トシンクが取り付けられた面とは反対側の面とを
接続し前記第１の導体と平行となるように取り付けられ
た第２の導体と、前記第１の導体と前記第２の導体の間
に第１の絶縁スペーサと、前記第２のスナバダイオ−ド
の前記ヒ−トシンクが取り付けられた面とは反対側の面
と前記第２のスナバコンデンサとを接続をするように取
り付けられた第３の導体と、前記第２のスナバコンデン
サと前記スイッチング素子の前記ヒ−トシンクが取り付
けられた面とは反対側の面とを接続し前記第３の導体と
平行となるように取り付けられた第４の導体と、前記第
３の導体と前記第４の導体の間に第２の絶縁スペーサと
が設けられたことを特徴とするスナバ回路。 - 【請求項３】 スイッチング素子を中心にして対称位置
に第１と第２のスナバダイオードとスナバコンデンサを
配置して、２並列接続されたスナバ回路を構成し、各ス
ナバ回路を構成する導体が同じ導体接続距離と導体抵抗
となっていることを特徴とする請求項２記載のスナバ回
路。 - 【請求項４】 スイッチング素子に対して片側位置に第
１と第２のスナバダイオードとスナバコンデンサを配置
して、各々のスナバダイオードとスナバコンデンサを接
続する導体を共通とし、各々のスナバコンデンサーとス
イッチング素子とを接続する導体を共通とし、２並列接
続されたスナバ回路を構成し、各スナバ回路を構成する
導体が同じ導体接続距離と導体抵抗となっていることを
特徴とする請求項２記載のスナバ回路。 - 【請求項５】 スイッチング素子に付加され、このスイ
ッチング素子に印加されるサージ電圧の吸収及びオフ電
圧上昇率を抑制する複数のスナバダイオードと複数のス
ナバコンデンサからなり、多並列接続されたスナバ回路
において、前記スイッチング素子と前記複数のスナバダ
イオードとが取り付けられ、前記スイッチング素子と前
記複数のスナバダイオードとを冷却し、前記スイッチン
グ素子と前記複数のスナバダイオードとの導体を兼ねる
ヒートシンクと、前記複数のスナバダイオ−ドの前記ヒ
−トシンクが取り付けられた面とは反対側の面と前記複
数のスナバダイオードそれぞれに対応する前記複数のス
ナバコンデンサとを接続をするように取り付けられた第
１の導体と、前記複数のスナバコンデンサと前記複数の
スナバコンデンサそれぞれに対応する前記スイッチング
素子の前記ヒ−トシンクが取り付けられた面とは反対側
の面とを接続し前記複数の第１の導体と平行となるよう
に取り付けられた第２の導体と、前記第１の導体と前記
第２の導体の間に絶縁スペーサとが設けられたことを特
徴とするスナバ回路。 - 【請求項６】 スイッチング素子を中心にして点対称位
置にそれぞれスナバダイオードとスナバコンデンサを配
置して、多並列接続されたスナバ回路が構成され、各ス
ナバ回路を構成する接続導体が全く同じ導体接続距離と
導体抵抗となっていることを特徴とする請求項５記載の
スナバ回路。 - 【請求項７】 請求項１または請求項２または請求項５
記載のスナバ回路において、第１と第２の導体の端部を
丸め、この第１と第２の導体に挟まれる絶縁スペーサは
導体幅より広くし、相対する互いの導体との絶縁は絶縁
スペーサによる沿面絶縁と個体絶縁にて協調されている
ことを特徴とするスナバ回路。 - 【請求項８】 請求項１または請求項２または請求項５
記載のスナバ回路において、第１と第２の導体の端部に
丸棒を取り付け、この第１と第２の導体に挟まれる絶縁
スペーサは導体幅より広くし、相対する互いの導体との
絶縁は絶縁スペーサによる沿面絶縁と個体絶縁にて協調
されていることを特徴とするスナバ回路。 - 【請求項９】 請求項１または請求項２または請求項５
記載のスナバ回路において、絶縁スペーサ導体の端部と
接する箇所は半円溝を設け、絶縁スペーサの導体接触部
と半円溝には導電塗料が塗布し、第１と第２の導体に挟
まれる絶縁スペーサは導体幅より広し、相対する導体と
の絶縁は絶縁スペーサの沿面絶縁と個体絶縁にて協調さ
れていることを特徴とするスナバ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013336A JP2735497B2 (ja) | 1995-01-31 | 1995-01-31 | スナバ回路 |
| US08/592,549 US5675466A (en) | 1995-01-31 | 1996-01-26 | Assembly structure of self-turn-off switching device and snubber circuit therefor |
| CA002168312A CA2168312C (en) | 1995-01-31 | 1996-01-29 | Assembly structure of self-turn-off switching device and snubber circuit therefor |
| KR1019960002318A KR0164027B1 (ko) | 1995-01-31 | 1996-01-31 | 자기소호 스위칭장치와 스너버회로의 어셈블리구조 |
| CN96104386A CN1051656C (zh) | 1995-01-31 | 1996-01-31 | 自关断开关器件和缓冲电路的组装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013336A JP2735497B2 (ja) | 1995-01-31 | 1995-01-31 | スナバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08205518A true JPH08205518A (ja) | 1996-08-09 |
| JP2735497B2 JP2735497B2 (ja) | 1998-04-02 |
Family
ID=11830294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013336A Expired - Fee Related JP2735497B2 (ja) | 1995-01-31 | 1995-01-31 | スナバ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5675466A (ja) |
| JP (1) | JP2735497B2 (ja) |
| KR (1) | KR0164027B1 (ja) |
| CN (1) | CN1051656C (ja) |
| CA (1) | CA2168312C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10243631A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Corp | 電力変換器 |
| JP2007124769A (ja) * | 2005-10-27 | 2007-05-17 | Meidensha Corp | インバータ回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2747857B1 (fr) * | 1996-04-18 | 1998-05-22 | Gec Alsthom Transport Sa | Dispositif a empilement de thyristors et de diodes de roue libre |
| EP1178593A1 (de) * | 2000-08-02 | 2002-02-06 | ABB Industrie AG | Halbleiter-Spannstapelsatz |
| CN102097920B (zh) * | 2010-11-10 | 2014-02-12 | 中电普瑞科技有限公司 | 一种用于大功率电力电子功率器件的吸收电路 |
| JP2012135065A (ja) * | 2010-12-17 | 2012-07-12 | Fujitsu Ltd | 電源供給装置、情報処理装置 |
| DE102011006990B4 (de) * | 2011-04-07 | 2015-03-26 | Siemens Aktiengesellschaft | Kühldoseneinheit |
| DE202013104510U1 (de) * | 2013-10-04 | 2013-11-14 | Abb Technology Ag | Halbleiterstapel für Umrichter mit Snubber-Kondensatoren |
| JP7110194B2 (ja) * | 2016-12-01 | 2022-08-01 | アール・エイ・アイ・ストラテジック・ホールディングス・インコーポレイテッド | エアロゾル送達装置用の再充電可能なリチウムイオンキャパシタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2658427B2 (ja) * | 1989-01-17 | 1997-09-30 | 富士電機株式会社 | 電力変換用半導体素子のスナバ回路とそのモジュール装置 |
| GB2242580B (en) * | 1990-03-30 | 1994-06-15 | Mitsubishi Electric Corp | Inverter unit with improved bus-plate configuration |
| JP2896454B2 (ja) * | 1992-11-25 | 1999-05-31 | 株式会社日立製作所 | インバータ装置 |
-
1995
- 1995-01-31 JP JP7013336A patent/JP2735497B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-26 US US08/592,549 patent/US5675466A/en not_active Expired - Fee Related
- 1996-01-29 CA CA002168312A patent/CA2168312C/en not_active Expired - Fee Related
- 1996-01-31 KR KR1019960002318A patent/KR0164027B1/ko not_active IP Right Cessation
- 1996-01-31 CN CN96104386A patent/CN1051656C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10243631A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Corp | 電力変換器 |
| JP2007124769A (ja) * | 2005-10-27 | 2007-05-17 | Meidensha Corp | インバータ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0164027B1 (ko) | 1999-03-20 |
| US5675466A (en) | 1997-10-07 |
| CN1136233A (zh) | 1996-11-20 |
| CA2168312C (en) | 2000-01-18 |
| CA2168312A1 (en) | 1996-08-01 |
| CN1051656C (zh) | 2000-04-19 |
| JP2735497B2 (ja) | 1998-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0379346B1 (en) | Power conversion unit and module for its construction | |
| JP2004214452A (ja) | 電力用半導体モジュールおよび外部電極との結線方法 | |
| JP2002084766A (ja) | 半導体電力変換装置 | |
| JP4209421B2 (ja) | 電力変換器の主回路構造 | |
| US10164519B2 (en) | Semiconductor stack for converter with snubber capacitors | |
| EP3528605B1 (en) | Compact design of multilevel power converter systems | |
| JPH08205518A (ja) | スナバ回路 | |
| JP2004135444A (ja) | 電力変換装置のスタック構造 | |
| US5798916A (en) | High power inverter pole employing series connected devices configured for reduced stray loop inductance | |
| JPH09117126A (ja) | 電力変換装置 | |
| JP3420021B2 (ja) | 半導体電力変換装置 | |
| JPH04229078A (ja) | 電力変換装置 | |
| JPH1094256A (ja) | 電力変換素子モジュール | |
| CN116800106A (zh) | 一种双管并联npc三电平逆变器的叠层母排及逆变器 | |
| JP2002044960A (ja) | 電力変換装置 | |
| JPS63157677A (ja) | ブリツジ形インバ−タ装置 | |
| JPH08140363A (ja) | 電力変換装置 | |
| JP3160492B2 (ja) | スナバ回路 | |
| JP2022068929A (ja) | 電力変換装置 | |
| CN217607708U (zh) | 一种双管并联npc三电平逆变器的叠层母排及逆变器 | |
| JP3292615B2 (ja) | 電力変換装置 | |
| JPH0832187B2 (ja) | インバータ装置 | |
| JP7278488B1 (ja) | 電力変換装置 | |
| US20240235411A9 (en) | Conductor structure | |
| US20230056547A1 (en) | Fast Electronic Switch |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |