JPH08204284A - 半導体レーザとその製造方法 - Google Patents
半導体レーザとその製造方法Info
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- JPH08204284A JPH08204284A JP2893295A JP2893295A JPH08204284A JP H08204284 A JPH08204284 A JP H08204284A JP 2893295 A JP2893295 A JP 2893295A JP 2893295 A JP2893295 A JP 2893295A JP H08204284 A JPH08204284 A JP H08204284A
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Abstract
(57)【要約】
【目的】 電流狭窄効果を高め、かつ高温においてもし
きい値電流を低く抑え、しかも高速変調動作が可能な半
導体レーザとその製造方法を提供する。 【構成】 第１の導電型のＩｎＰ基板１０上に、第１の
導電型のＩｎＰクラッド層１１を有し、この上にストラ
イプ状にＩｎＧａＡｓＰまたはＩｎＧａＡｓのバルクま
たは量子井戸構造を有する活性層１２を有し、その上に
第２の導電型のＩｎＰクラッド層１３が積層され、活性
層１２の両側にはｎ−ＩｎＰ電流ブロック層１５とＦｅ
ドープ半絶縁性ＩｎＰ電流ブロック層１６の積層構造が
設けられ、かつクラッド層の間の電流ブロック層の外側
の両脇は空洞とされる。
きい値電流を低く抑え、しかも高速変調動作が可能な半
導体レーザとその製造方法を提供する。 【構成】 第１の導電型のＩｎＰ基板１０上に、第１の
導電型のＩｎＰクラッド層１１を有し、この上にストラ
イプ状にＩｎＧａＡｓＰまたはＩｎＧａＡｓのバルクま
たは量子井戸構造を有する活性層１２を有し、その上に
第２の導電型のＩｎＰクラッド層１３が積層され、活性
層１２の両側にはｎ−ＩｎＰ電流ブロック層１５とＦｅ
ドープ半絶縁性ＩｎＰ電流ブロック層１６の積層構造が
設けられ、かつクラッド層の間の電流ブロック層の外側
の両脇は空洞とされる。
Description
【０００１】
【産業上の利用分野】本発明は光通信システム等に用い
られる高速変調可能な半導体レーザとその製造方法に関
する。
られる高速変調可能な半導体レーザとその製造方法に関
する。
【０００２】
【従来の技術】近年、光通信のは発展とともに半導体レ
ーザの高性能化が強く求められており、１０ＧＨｚ以上
の帯域をもつ半導体レーザの実現が求められている。し
かしながら、活性層付近のクラッド層の両脇が半導体層
により充填されている従来の半導体レーザでは、素子の
静電容量により帯域の低減が余儀なくされている。この
静電容量を低減する半導体レーザとして、ＳＡＣＭ型レ
ーザが提案されている。
ーザの高性能化が強く求められており、１０ＧＨｚ以上
の帯域をもつ半導体レーザの実現が求められている。し
かしながら、活性層付近のクラッド層の両脇が半導体層
により充填されている従来の半導体レーザでは、素子の
静電容量により帯域の低減が余儀なくされている。この
静電容量を低減する半導体レーザとして、ＳＡＣＭ型レ
ーザが提案されている。
【０００３】図４はその一例であり、Electron.Lett.vo
l.24 pp452(1988)に記載されているものである。このＳ
ＡＣＭ型レーザは、ｎ−ＩｎＰ基板３０上にｎ−ＩｎＰ
クラッド層３１を有し、その上にＩｎＧａＡｓＰ活性層
３２を有し、さらに、この活性層３２を覆うようにｐ−
ＩｎＰ埋込層３３を有するものである。３４はｐ−Ｉｎ
ＧａＡｓコンタクト層、３５はｐ電極、３６はｎ電極で
ある。そして、静電容量を低減するために、活性層３２
の両脇において埋込層３３の一部を除去して空洞を形成
したものであり、活性層接合部分以外のＰＮ接合部を極
力減らすことにより、静電容量を低減するものである。
実際にこのＤＡＣＭ型レーザにおいて、１．６２ｐＦと
いう素子容量が報告されている。
l.24 pp452(1988)に記載されているものである。このＳ
ＡＣＭ型レーザは、ｎ−ＩｎＰ基板３０上にｎ−ＩｎＰ
クラッド層３１を有し、その上にＩｎＧａＡｓＰ活性層
３２を有し、さらに、この活性層３２を覆うようにｐ−
ＩｎＰ埋込層３３を有するものである。３４はｐ−Ｉｎ
ＧａＡｓコンタクト層、３５はｐ電極、３６はｎ電極で
ある。そして、静電容量を低減するために、活性層３２
の両脇において埋込層３３の一部を除去して空洞を形成
したものであり、活性層接合部分以外のＰＮ接合部を極
力減らすことにより、静電容量を低減するものである。
実際にこのＤＡＣＭ型レーザにおいて、１．６２ｐＦと
いう素子容量が報告されている。
【０００４】なお、このＳＡＣＭ型レーザの製造方法と
しては、例えばｎ−ＩｎＰクラッド層３１上にＩｎＧａ
ＡｓＰ層を形成し、活性層３２となる領域の両側におい
てこのＩｎＧａＡｓＰ層の一部を除去して溝を形成した
後、全面にｐ−ＩｎＰ埋込層３３を成長し、かつ所定の
パターンに形成した後、活性層となる領域以外の前記Ｉ
ｎＧａＡｓＰ層を除去することで、この除去した部分が
空洞として形成されることになる。
しては、例えばｎ−ＩｎＰクラッド層３１上にＩｎＧａ
ＡｓＰ層を形成し、活性層３２となる領域の両側におい
てこのＩｎＧａＡｓＰ層の一部を除去して溝を形成した
後、全面にｐ−ＩｎＰ埋込層３３を成長し、かつ所定の
パターンに形成した後、活性層となる領域以外の前記Ｉ
ｎＧａＡｓＰ層を除去することで、この除去した部分が
空洞として形成されることになる。
【０００５】このような製造方法では、活性層３２の幅
や電流ブロック層となるｐ−ＩｎＰ埋込層３３の幅を正
確に制御することができ、レーザ特性の均一性を図る上
で有効である。
や電流ブロック層となるｐ−ＩｎＰ埋込層３３の幅を正
確に制御することができ、レーザ特性の均一性を図る上
で有効である。
【０００６】
【発明が解決しようとする課題】ところで、光加入者
系、ＬＡＮ、データリンク等の光アクセスネットワーク
系の分野で用いられる通信用半導体レーザを用いた場
合、この種の分野では半導体レーザに耐環境性能に優れ
ていることが要求されているが、前記したＳＡＣＭ型半
導体レーザでは、活性層３２及び埋込層３３が２回の結
晶成長工程で作製され、かつ埋込層３３が電流ブロック
層を兼ねて同一組成、同一キャリア濃度となっているた
め、電流狭窄の効果が不十分となり、しきい値電流を低
く抑えるには限度がある。特に、８５℃の高温において
しきい値電流、スロープ効果の劣化が著しいという問題
がある。
系、ＬＡＮ、データリンク等の光アクセスネットワーク
系の分野で用いられる通信用半導体レーザを用いた場
合、この種の分野では半導体レーザに耐環境性能に優れ
ていることが要求されているが、前記したＳＡＣＭ型半
導体レーザでは、活性層３２及び埋込層３３が２回の結
晶成長工程で作製され、かつ埋込層３３が電流ブロック
層を兼ねて同一組成、同一キャリア濃度となっているた
め、電流狭窄の効果が不十分となり、しきい値電流を低
く抑えるには限度がある。特に、８５℃の高温において
しきい値電流、スロープ効果の劣化が著しいという問題
がある。
【０００７】
【発明の目的】本発明の目的は、電流狭窄効果を高め、
かつ高温においてもしきい値電流を低く抑え、しかも高
速変調動作が可能な半導体レーザとその製造方法を提供
することにある。
かつ高温においてもしきい値電流を低く抑え、しかも高
速変調動作が可能な半導体レーザとその製造方法を提供
することにある。
【０００８】
【課題を解決するための手段】本発明の半導体レーザ
は、第１の導電型のＩｎＰ基板上に、第１の導電型のＩ
ｎＰクラッド層を有し、この上にストライプ状にＩｎＧ
ａＡｓＰまたはＩｎＧａＡｓのバルクまたは量子井戸構
造を有する活性層を有し、その上に第２の導電型のＩｎ
Ｐクラッド層が積層されてなる半導体レーザにおいて、
前記活性層の両側にはｎ−ＩｎＰ電流ブロック層とＦｅ
ドープ半絶縁性ＩｎＰ電流ブロック層の積層構造が設け
られ、かつ前記クラッド層の間の前記電流ブロック層の
外側の両脇は空洞とされていることを特徴とする。
は、第１の導電型のＩｎＰ基板上に、第１の導電型のＩ
ｎＰクラッド層を有し、この上にストライプ状にＩｎＧ
ａＡｓＰまたはＩｎＧａＡｓのバルクまたは量子井戸構
造を有する活性層を有し、その上に第２の導電型のＩｎ
Ｐクラッド層が積層されてなる半導体レーザにおいて、
前記活性層の両側にはｎ−ＩｎＰ電流ブロック層とＦｅ
ドープ半絶縁性ＩｎＰ電流ブロック層の積層構造が設け
られ、かつ前記クラッド層の間の前記電流ブロック層の
外側の両脇は空洞とされていることを特徴とする。
【０００９】また、本発明の半導体レーザの製造方法
は、第１の導電型のＩｎＰ基板上に、第１の導電型のＩ
ｎＰクラッド層を形成する工程と、この上にＩｎＧａＡ
ｓＰまたはＩｎＧａＡｓのバルクまたは量子井戸構造を
有する層を形成する工程と、この層の一部を活性層とし
ての領域の両側にストライプ状に溝を形成するようにエ
ッチングする工程と、この溝内にｎ−ＩｎＰ電流ブロッ
ク層とＦｅドープ半絶縁性ＩｎＰ電流ブロック層の積層
構造を形成する工程と、その上に少なくとも第２の導電
型のＩｎＰクラッド層を形成する工程と、前記電流ブロ
ック層の積層構造の両側の前記活性層以外の層をエッチ
ング除去してその部分に空洞を形成する工程を含むこと
を特徴とする。
は、第１の導電型のＩｎＰ基板上に、第１の導電型のＩ
ｎＰクラッド層を形成する工程と、この上にＩｎＧａＡ
ｓＰまたはＩｎＧａＡｓのバルクまたは量子井戸構造を
有する層を形成する工程と、この層の一部を活性層とし
ての領域の両側にストライプ状に溝を形成するようにエ
ッチングする工程と、この溝内にｎ−ＩｎＰ電流ブロッ
ク層とＦｅドープ半絶縁性ＩｎＰ電流ブロック層の積層
構造を形成する工程と、その上に少なくとも第２の導電
型のＩｎＰクラッド層を形成する工程と、前記電流ブロ
ック層の積層構造の両側の前記活性層以外の層をエッチ
ング除去してその部分に空洞を形成する工程を含むこと
を特徴とする。
【００１０】
【作用】活性層の両側に設けた電流ブロック層がクラッ
ド層とは異なる半絶縁性ＩｎＰ層で形成され、かつその
両脇に空洞が存在することで、静電容量が格段に低減さ
れ、高速変調動作が可能とされる。また、電流ブロック
層をＦｅ半絶縁性ＩｎＰ層とｎ−ＩｎＰ層との積層構造
とすることで、Ｆｅがｐ−ＩｎＰ層に拡散されることを
抑制し、電流狭窄効果を低下させることが防止でき、し
きい値電流の低減が可能となる。
ド層とは異なる半絶縁性ＩｎＰ層で形成され、かつその
両脇に空洞が存在することで、静電容量が格段に低減さ
れ、高速変調動作が可能とされる。また、電流ブロック
層をＦｅ半絶縁性ＩｎＰ層とｎ−ＩｎＰ層との積層構造
とすることで、Ｆｅがｐ−ＩｎＰ層に拡散されることを
抑制し、電流狭窄効果を低下させることが防止でき、し
きい値電流の低減が可能となる。
【００１１】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の半導体レーザの第１実施例の断面
図である。ｐ−ＩｎＰ基板１０上にｐ−ＩｎＰクラッド
層１１が形成され、その上にＩｎＧａＡｓＰ活性層１２
がストライプ状に形成されている。そして、この活性層
１２を挟むように、ｎ−ＩｎＰ電流ブロック層１５とＦ
ｅドープ半絶縁性ＩｎＰ電流ブロック層１６の積層膜が
ストライプ状に形成されている。更に、前記活性層１２
及び電流ブロック層１５，１６上に、ｎ−ＩｎＰクラッ
ド層１３、ｎ−ＩｎＰ埋込層１４が幅広に形成されてお
り、この結果前記ｎ−ＩｎＰクラッド層１３の下側で前
記電流ブロック層１５，１６の両脇に空洞が形成されて
いる。そして、前記ｎ−ＩｎＰ埋込層１４上にｎ−Ｉｎ
ＧａＡｓコンタクト層１７、ｎ電極１８が形成されてい
る。また、前記ｐ−ＩｎＰ基板１０の裏面にはｐ電極１
９が形成されている。
する。図１は本発明の半導体レーザの第１実施例の断面
図である。ｐ−ＩｎＰ基板１０上にｐ−ＩｎＰクラッド
層１１が形成され、その上にＩｎＧａＡｓＰ活性層１２
がストライプ状に形成されている。そして、この活性層
１２を挟むように、ｎ−ＩｎＰ電流ブロック層１５とＦ
ｅドープ半絶縁性ＩｎＰ電流ブロック層１６の積層膜が
ストライプ状に形成されている。更に、前記活性層１２
及び電流ブロック層１５，１６上に、ｎ−ＩｎＰクラッ
ド層１３、ｎ−ＩｎＰ埋込層１４が幅広に形成されてお
り、この結果前記ｎ−ＩｎＰクラッド層１３の下側で前
記電流ブロック層１５，１６の両脇に空洞が形成されて
いる。そして、前記ｎ−ＩｎＰ埋込層１４上にｎ−Ｉｎ
ＧａＡｓコンタクト層１７、ｎ電極１８が形成されてい
る。また、前記ｐ−ＩｎＰ基板１０の裏面にはｐ電極１
９が形成されている。
【００１２】図２は図１の半導体レーザの製造方法の一
例を工程順に示す断面図である。先ず、図２（ａ）のよ
うに、キャリア濃度３×１０18ｃｍ-3のｐ型ＩｎＰ基板
１０の（１００）面上にＭＯＶＰＥ（有機金属気相成
長）法により、厚さ１．５μｍ、キャリア濃度５×１０
17ｃｍ-3）のｐ−ＩｎＰクラッド層１１を成長する。ま
た、その上に厚さ０．２μｍ、発光波長１．３μｍの量
子井戸構造を有するＩｎＧａＡｓＰ活性層１２を成長す
る。更にその上に、厚さ０．１μｍ、キャリア濃度１×
１０18ｃｍ-3のｎ−ＩｎＰクラッド層１３を成長する。
例を工程順に示す断面図である。先ず、図２（ａ）のよ
うに、キャリア濃度３×１０18ｃｍ-3のｐ型ＩｎＰ基板
１０の（１００）面上にＭＯＶＰＥ（有機金属気相成
長）法により、厚さ１．５μｍ、キャリア濃度５×１０
17ｃｍ-3）のｐ−ＩｎＰクラッド層１１を成長する。ま
た、その上に厚さ０．２μｍ、発光波長１．３μｍの量
子井戸構造を有するＩｎＧａＡｓＰ活性層１２を成長す
る。更にその上に、厚さ０．１μｍ、キャリア濃度１×
１０18ｃｍ-3のｎ−ＩｎＰクラッド層１３を成長する。
【００１３】次いで、図２（ｂ）のように、ＣＶＤ法に
より厚さ２００ｎｍのＳｉＯ2 マスクＭを形成し、フォ
トリソグラフィ技術により前記活性層１３の両側に相当
する領域に窓を開設する。そして、このＳｉＯ2 マスク
Ｍを用い、塩素ガスによるドライエッチング法により前
記クラッド層１３、活性層１２をクラッド層１１に達す
るまでエッチングし、活性層の両側に溝を形成する。こ
のとき、活性層１３の幅は１．５μｍ、溝の幅は２．０
μｍとする。また、溝はクラッド層１１の表面一部をエ
ッチングした状態とされる。
より厚さ２００ｎｍのＳｉＯ2 マスクＭを形成し、フォ
トリソグラフィ技術により前記活性層１３の両側に相当
する領域に窓を開設する。そして、このＳｉＯ2 マスク
Ｍを用い、塩素ガスによるドライエッチング法により前
記クラッド層１３、活性層１２をクラッド層１１に達す
るまでエッチングし、活性層の両側に溝を形成する。こ
のとき、活性層１３の幅は１．５μｍ、溝の幅は２．０
μｍとする。また、溝はクラッド層１１の表面一部をエ
ッチングした状態とされる。
【００１４】次に、図２（ｃ）のように、前記ＳｉＯ2
マスクＭをマスクとした選択成長により、前記溝内に厚
さ０．１μｍ、キャリア濃度１×１０18ｃｍ-3のｎ−Ｉ
ｎＰ電流ブロック層１５を成長し、続けてその上に厚さ
０．４μｍ、Ｆｅ濃度５×１０17ｃｍ-3のＦｅドープ半
絶縁性ＩｎＰ電流ブロック層１６を成長する。このと
き、Ｆｅドープ半絶縁性ＩｎＰ電流ブロック層１６がｐ
−ＩｎＰクラッド層１１と接することがないように、ｎ
−ＩｎＰ電流ブロック層１５は、ｐ−ＩｎＰクラッド層
１１のエッチング深さよりも厚く形成する。
マスクＭをマスクとした選択成長により、前記溝内に厚
さ０．１μｍ、キャリア濃度１×１０18ｃｍ-3のｎ−Ｉ
ｎＰ電流ブロック層１５を成長し、続けてその上に厚さ
０．４μｍ、Ｆｅ濃度５×１０17ｃｍ-3のＦｅドープ半
絶縁性ＩｎＰ電流ブロック層１６を成長する。このと
き、Ｆｅドープ半絶縁性ＩｎＰ電流ブロック層１６がｐ
−ＩｎＰクラッド層１１と接することがないように、ｎ
−ＩｎＰ電流ブロック層１５は、ｐ−ＩｎＰクラッド層
１１のエッチング深さよりも厚く形成する。
【００１５】次いで、図２（ｄ）のように、ＳｉＯ2 マ
スクＭを除去し、厚さ１．５μｍ、キャリア濃度１×１
０19ｃｍ-3のｎ−ＩｎＰ埋込層１４を成長し、更にその
上に厚さ０．２μｍ、キャリア濃度１×１０19ｃｍ-3の
ｎ−ＩｎＧａＡｓコンタクト層１７を成長する。
スクＭを除去し、厚さ１．５μｍ、キャリア濃度１×１
０19ｃｍ-3のｎ−ＩｎＰ埋込層１４を成長し、更にその
上に厚さ０．２μｍ、キャリア濃度１×１０19ｃｍ-3の
ｎ−ＩｎＧａＡｓコンタクト層１７を成長する。
【００１６】しかる上で、図１に示したように、ｎ−Ｉ
ｎＧａＡｓコンタクト層１７上にＡｕＧｅＮｉのｎ電極
１８を形成した後、これらｎ電極１８、コンタクト層１
７、埋込層１４、クラッド層１３を、活性層１２、電流
ブロック層１５，１６を覆う以外の領域をフォトリソグ
ラフィ技術及びＨＣｌとＨ3 ＰＯ4 の混合液によりエッ
チングしてパターン形成する。そして、前記電流ブロッ
ク層１５，１６の両側の活性層１２をＨ2 ＳＯ4 ，Ｈ2
Ｏ2 ，Ｈ2 Ｏの混合液によりエッチング除去し、これら
電流ブロック層１５，１６の両脇に空洞を形成する。そ
の後、ｐ−ＩｎＰ基板１０の裏面を研磨し、ＡｕＺｎか
らなるｐ電極１９を形成する。
ｎＧａＡｓコンタクト層１７上にＡｕＧｅＮｉのｎ電極
１８を形成した後、これらｎ電極１８、コンタクト層１
７、埋込層１４、クラッド層１３を、活性層１２、電流
ブロック層１５，１６を覆う以外の領域をフォトリソグ
ラフィ技術及びＨＣｌとＨ3 ＰＯ4 の混合液によりエッ
チングしてパターン形成する。そして、前記電流ブロッ
ク層１５，１６の両側の活性層１２をＨ2 ＳＯ4 ，Ｈ2
Ｏ2 ，Ｈ2 Ｏの混合液によりエッチング除去し、これら
電流ブロック層１５，１６の両脇に空洞を形成する。そ
の後、ｐ−ＩｎＰ基板１０の裏面を研磨し、ＡｕＺｎか
らなるｐ電極１９を形成する。
【００１７】このような構成の半導体レーザでは、ｎ−
ＩｎＰ埋込層１４とは別にＦｅドープ半絶縁性ＩｎＰ電
流ブロック層１６で活性層１２が挟まれおり、かつこの
両脇に空洞が形成されているため、図４に示したＳＡＣ
Ｍ型レーザよりも素子容量を更に低減することができ、
高速変調動作を可能とする。また、３回の結晶成長工程
により半絶縁性電流ブロック層を形成しているため、電
流狭窄の効果を高め、しきい値電流を低減することが可
能となる。
ＩｎＰ埋込層１４とは別にＦｅドープ半絶縁性ＩｎＰ電
流ブロック層１６で活性層１２が挟まれおり、かつこの
両脇に空洞が形成されているため、図４に示したＳＡＣ
Ｍ型レーザよりも素子容量を更に低減することができ、
高速変調動作を可能とする。また、３回の結晶成長工程
により半絶縁性電流ブロック層を形成しているため、電
流狭窄の効果を高め、しきい値電流を低減することが可
能となる。
【００１８】更に、ｎ−ＩｎＰ電流ブロック層１５を設
けることで、Ｆｅドープ半絶縁性ＩｎＰ電流ブロック層
１６からｐ−ＩｎＰクラッド層１１へのＦｅの外部拡散
を防止することができ、電流狭窄の効果を更に高めるこ
とが可能とされる。
けることで、Ｆｅドープ半絶縁性ＩｎＰ電流ブロック層
１６からｐ−ＩｎＰクラッド層１１へのＦｅの外部拡散
を防止することができ、電流狭窄の効果を更に高めるこ
とが可能とされる。
【００１９】因みに、図１の実施例では図４の素子容量
１．６２ｐＦに対し、０．５ｐＦに低減することがで
き、変調動作も１０ＧＨｚ（３ｄＢ以上）から１５ＧＨ
ｚに向上することが可能とされた。また、しきい値電流
も、共振器長２５０μｍ、２０℃において、１５ｍＡか
ら１０ｍＡに低減することが可能とされた。
１．６２ｐＦに対し、０．５ｐＦに低減することがで
き、変調動作も１０ＧＨｚ（３ｄＢ以上）から１５ＧＨ
ｚに向上することが可能とされた。また、しきい値電流
も、共振器長２５０μｍ、２０℃において、１５ｍＡか
ら１０ｍＡに低減することが可能とされた。
【００２０】図３は本発明の第２実施例の断面図であ
る。この実施例では、ｎ−ＩｎＰ基板２０に構成したも
のであり、ｎ−ＩｎＰ基板２０上にｎ−ＩｎＰクラッド
層２１が形成され、その上にＩｎＧａＡｓＰ活性層２２
がストライプ状に形成されている。そして、この活性層
２２を挟むように、Ｆｅドープ半絶縁性ＩｎＰ電流ブロ
ック層２６とｎ−ＩｎＰ電流ブロック層２５との積層膜
がストライプ状に形成されている。更に、前記活性層２
２及び電流ブロック層２５，２６上に、ｐ−ＩｎＰクラ
ッド層２３、ｐ−ＩｎＰ埋込層２４が幅広に形成されて
おり、この結果前記ｐ−ＩｎＰクラッド層２３の下側で
前記電流ブロック層２５，２６の両脇に空洞が形成され
ている。そして、前記ｐ−ＩｎＰ埋込層２４上にｐ−Ｉ
ｎＧａＡｓコンタクト層２７、ｐ電極２８が形成されて
いる。また、前記ｎ−ＩｎＰ基板２０の裏面にはｎ電極
２９が形成されている。
る。この実施例では、ｎ−ＩｎＰ基板２０に構成したも
のであり、ｎ−ＩｎＰ基板２０上にｎ−ＩｎＰクラッド
層２１が形成され、その上にＩｎＧａＡｓＰ活性層２２
がストライプ状に形成されている。そして、この活性層
２２を挟むように、Ｆｅドープ半絶縁性ＩｎＰ電流ブロ
ック層２６とｎ−ＩｎＰ電流ブロック層２５との積層膜
がストライプ状に形成されている。更に、前記活性層２
２及び電流ブロック層２５，２６上に、ｐ−ＩｎＰクラ
ッド層２３、ｐ−ＩｎＰ埋込層２４が幅広に形成されて
おり、この結果前記ｐ−ＩｎＰクラッド層２３の下側で
前記電流ブロック層２５，２６の両脇に空洞が形成され
ている。そして、前記ｐ−ＩｎＰ埋込層２４上にｐ−Ｉ
ｎＧａＡｓコンタクト層２７、ｐ電極２８が形成されて
いる。また、前記ｎ−ＩｎＰ基板２０の裏面にはｎ電極
２９が形成されている。
【００２１】この第２実施例の半導体レーザにおいて
も、Ｆｅドープ半絶縁性ＩｎＰ電流ブロック層２６で活
性層２２が挟まれおり、かつこの両脇に空洞が形成され
ているため、ＳＡＣＭ型レーザよりも素子容量を更に低
減することができ、高速変調動作を可能とする。また、
３回の結晶成長工程により半絶縁性電流ブロック層を形
成しているため、電流狭窄の効果を高め、しきい値電流
を低減することが可能となる。
も、Ｆｅドープ半絶縁性ＩｎＰ電流ブロック層２６で活
性層２２が挟まれおり、かつこの両脇に空洞が形成され
ているため、ＳＡＣＭ型レーザよりも素子容量を更に低
減することができ、高速変調動作を可能とする。また、
３回の結晶成長工程により半絶縁性電流ブロック層を形
成しているため、電流狭窄の効果を高め、しきい値電流
を低減することが可能となる。
【００２２】また、ｎ−ＩｎＰ電流ブロック層２５を設
けることで、Ｆｅドープ半絶縁性ＩｎＰ電流ブロック層
２６からｐ−ＩｎＰ埋込層２４へのＦｅの外部拡散を防
止することができ、電流狭窄の効果を更に高めることが
可能とされる。
けることで、Ｆｅドープ半絶縁性ＩｎＰ電流ブロック層
２６からｐ−ＩｎＰ埋込層２４へのＦｅの外部拡散を防
止することができ、電流狭窄の効果を更に高めることが
可能とされる。
【００２３】この第２実施例における製造方法は図２に
示した第１実施例の製造方法と半導体層の導電型を相違
させ、かつ電流ブロック層２５，２６の形成順序を相違
することで容易に製造することが可能である。
示した第１実施例の製造方法と半導体層の導電型を相違
させ、かつ電流ブロック層２５，２６の形成順序を相違
することで容易に製造することが可能である。
【００２４】なお、前記各実施例は本発明の一部の例を
示したものであり、各層の膜厚やキャリア濃度、活性層
や溝の寸法等は適宜に変更することが可能である。ま
た、活性層は、ＩｎＧａＡｓＰ或いはＩｎＧａＡｓであ
れば制限はなく、かつバルク構造でも量子井戸構造のい
ずれでもよい。
示したものであり、各層の膜厚やキャリア濃度、活性層
や溝の寸法等は適宜に変更することが可能である。ま
た、活性層は、ＩｎＧａＡｓＰ或いはＩｎＧａＡｓであ
れば制限はなく、かつバルク構造でも量子井戸構造のい
ずれでもよい。
【００２５】
【発明の効果】以上説明したように本発明は、ストライ
プ状にＩｎＧａＡｓＰまたはＩｎＧａＡｓのバルクまた
は量子井戸構造を有する活性層の両側に、ｎ−ＩｎＰ電
流ブロック層とＦｅドープ半絶縁性ＩｎＰ電流ブロック
層の積層構造が設けられ、かつクラッド層の間の電流ブ
ロック層の外側の両脇は空洞とされているので、静電容
量が格段に低減され、高速変調動作が可能とされる。ま
た、ｎ−ＩｎＰ層によってＦｅの拡散が抑制されるの
で、電流狭窄効果を低下させることが防止でき、しきい
値電流の低減が可能となる。
プ状にＩｎＧａＡｓＰまたはＩｎＧａＡｓのバルクまた
は量子井戸構造を有する活性層の両側に、ｎ−ＩｎＰ電
流ブロック層とＦｅドープ半絶縁性ＩｎＰ電流ブロック
層の積層構造が設けられ、かつクラッド層の間の電流ブ
ロック層の外側の両脇は空洞とされているので、静電容
量が格段に低減され、高速変調動作が可能とされる。ま
た、ｎ−ＩｎＰ層によってＦｅの拡散が抑制されるの
で、電流狭窄効果を低下させることが防止でき、しきい
値電流の低減が可能となる。
【００２６】本発明の半導体レーザの製造方法は、第１
の導電型のＩｎＰ基板上に、第１の導電型のＩｎＰクラ
ッド層を形成し、この上にＩｎＧａＡｓＰまたはＩｎＧ
ａＡｓのバルクまたは量子井戸構造を有する層を形成
し、この層の一部を活性層としての領域の両側にストラ
イプ状に溝を形成するようにエッチングし、かつこの溝
内にｎ−ＩｎＰ電流ブロック層とＦｅドープ半絶縁性Ｉ
ｎＰ電流ブロック層の積層構造を形成し、その上に少な
くとも第２の導電型のＩｎＰクラッド層を形成し、かつ
電流ブロック層の積層構造の両側の活性層以外の層をエ
ッチング除去してその部分に空洞を形成することで、前
記半導体レーザを容易に製造することが可能となる。
の導電型のＩｎＰ基板上に、第１の導電型のＩｎＰクラ
ッド層を形成し、この上にＩｎＧａＡｓＰまたはＩｎＧ
ａＡｓのバルクまたは量子井戸構造を有する層を形成
し、この層の一部を活性層としての領域の両側にストラ
イプ状に溝を形成するようにエッチングし、かつこの溝
内にｎ−ＩｎＰ電流ブロック層とＦｅドープ半絶縁性Ｉ
ｎＰ電流ブロック層の積層構造を形成し、その上に少な
くとも第２の導電型のＩｎＰクラッド層を形成し、かつ
電流ブロック層の積層構造の両側の活性層以外の層をエ
ッチング除去してその部分に空洞を形成することで、前
記半導体レーザを容易に製造することが可能となる。
【図１】本発明の半導体レーザの第１実施例の断面図で
ある。
ある。
【図２】図１の半導体レーザの製造工程を工程順に示す
断面図である。
断面図である。
【図３】本発明の半導体レーザの第２実施例の断面図で
ある。
ある。
【図４】従来のＳＡＣＭ型半導体レーザの断面図であ
る。
る。
１０ ｐ−ＩｎＰ基板 １１ ｐ−ＩｎＰクラッド層 １２ ＩｎＧａＡｓＰ活性層 １３ ｎ−ＩｎＰクラッド層 １４ ｎ−ＩｎＰ埋込層 １５ ｎ−ＩｎＰ電流ブロック層 １６ Ｆｅドープ半絶縁性ＩｎＰ電流ブロック層 １７ ｎ−ＩｎＧａＡｓコンタクト層 １８ ｎ電極 １９ ｐ電極 ２０ ｎ−ＩｎＰ基板 ２１ ｎ−ＩｎＰクラッド層 ２２ ＩｎＧａＡｓＰ活性層 ２３ ｐ−ＩｎＰクラッド層 ２４ ｐ−ＩｎＰ埋込層 ２５ ｎ−ＩｎＰ電流ブロック層 ２６ Ｆｅドープ半絶縁性ＩｎＰ電流ブロック層 ２７ ｐ−ＩｎＧａＡｓコンタクト層 ２８ ｐ電極 ２９ ｎ電極
Claims (4)
- 【請求項１】 第１の導電型のＩｎＰ基板上に、第１の
導電型のＩｎＰクラッド層を有し、この上にストライプ
状にＩｎＧａＡｓＰまたはＩｎＧａＡｓのバルクまたは
量子井戸構造を有する活性層を有し、その上に第２の導
電型のＩｎＰクラッド層が積層されてなる半導体レーザ
において、前記活性層の両側にはｎ−ＩｎＰ電流ブロッ
ク層とＦｅドープ半絶縁性ＩｎＰ電流ブロック層の積層
構造が設けられ、かつ前記クラッド層の間の前記電流ブ
ロック層の外側の両脇は空洞とされていることを特徴と
する半導体レーザ。 - 【請求項２】 ｐ−ＩｎＰ基板上に、ｐ−ＩｎＰクラッ
ド層を有し、この上にストライプ状にＩｎＧａＡｓＰま
たはＩｎＧａＡｓのバルクまたは量子井戸構造を有する
活性層を有し、その上にｎ−ＩｎＰクラッド層が積層さ
れてなる半導体レーザにおいて、前記活性層の両側には
下側のｎ−ＩｎＰ電流ブロック層と上側のＦｅドープ半
絶縁性ＩｎＰ電流ブロック層の積層構造が設けられてな
る請求項１の半導体レーザ。 - 【請求項３】 ｎ−ＩｎＰ基板上に、ｎ−ＩｎＰクラッ
ド層を有し、この上にストライプ状にＩｎＧａＡｓＰま
たはＩｎＧａＡｓのバルクまたは量子井戸構造を有する
活性層を有し、その上にｐ−ＩｎＰクラッド層が積層さ
れてなる半導体レーザにおいて、前記活性層の両側には
下側のＦｅドープ半絶縁性ＩｎＰ電流ブロック層と上側
のｎ−ＩｎＰ電流ブロック層の積層構造が設けられてな
る請求項１の半導体レーザ。 - 【請求項４】 第１の導電型のＩｎＰ基板上に、第１の
導電型のＩｎＰクラッド層を形成する工程と、この上に
ＩｎＧａＡｓＰまたはＩｎＧａＡｓのバルクまたは量子
井戸構造を有する層を形成する工程と、この層の一部を
活性層としての領域の両側にストライプ状に溝を形成す
るようにエッチングする工程と、この溝内にｎ−ＩｎＰ
電流ブロック層とＦｅドープ半絶縁性ＩｎＰ電流ブロッ
ク層の積層構造を形成する工程と、その上に少なくとも
第２の導電型のＩｎＰクラッド層を形成する工程と、前
記電流ブロック層の積層構造の両側の前記活性層以外の
層をエッチング除去してその部分に空洞を形成する工程
を含むことを特徴とする半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7028932A JP3001390B2 (ja) | 1995-01-26 | 1995-01-26 | 半導体レーザとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7028932A JP3001390B2 (ja) | 1995-01-26 | 1995-01-26 | 半導体レーザとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204284A true JPH08204284A (ja) | 1996-08-09 |
| JP3001390B2 JP3001390B2 (ja) | 2000-01-24 |
Family
ID=12262179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7028932A Expired - Lifetime JP3001390B2 (ja) | 1995-01-26 | 1995-01-26 | 半導体レーザとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001390B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548194A (ja) * | 1991-08-09 | 1993-02-26 | Hitachi Ltd | 半導体レーザ及びその製造方法 |
-
1995
- 1995-01-26 JP JP7028932A patent/JP3001390B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548194A (ja) * | 1991-08-09 | 1993-02-26 | Hitachi Ltd | 半導体レーザ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3001390B2 (ja) | 2000-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980623 |