JPH08204186A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08204186A JPH08204186A JP7011869A JP1186995A JPH08204186A JP H08204186 A JPH08204186 A JP H08204186A JP 7011869 A JP7011869 A JP 7011869A JP 1186995 A JP1186995 A JP 1186995A JP H08204186 A JPH08204186 A JP H08204186A
- Authority
- JP
- Japan
- Prior art keywords
- side wall
- insulating film
- gate electrode
- source
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 本発明は、特に自己整合的シリサイド層を製
造する際に、例えばポリシリコンにより側壁を形成し、
ソース／ドレイン領域へのイオン注入後酸化により絶縁
性の側壁とすることで、簡単な工程で側壁上での短絡を
防止することを可能とした半導体装置の製造方法を提供
する。 【構成】 本発明によると、半導体基板上にゲート絶縁
膜を介して設けられたゲート電極を有し、前記半導体基
板内に形成された不純物拡散層の少なくとも表面に高融
点金属のシリサイド化合物層を有する半導体装置の製造
方法において、前記ゲート電極の側面にシリコンからな
る側壁を形成する工程と、前記ゲート電極及び前記シリ
コンからなる側壁をマスクにして自己整合的にソース／
ドレイン不純物拡散層を形成する工程と、前記シリコン
からなる側壁の少なくとも表面を酸化膜に変換する工程
と、前記ソース／ドレイン不純物拡散層の少なくとも表
面にシリサイド層を形成する工程とを備えたことを特徴
とする。
造する際に、例えばポリシリコンにより側壁を形成し、
ソース／ドレイン領域へのイオン注入後酸化により絶縁
性の側壁とすることで、簡単な工程で側壁上での短絡を
防止することを可能とした半導体装置の製造方法を提供
する。 【構成】 本発明によると、半導体基板上にゲート絶縁
膜を介して設けられたゲート電極を有し、前記半導体基
板内に形成された不純物拡散層の少なくとも表面に高融
点金属のシリサイド化合物層を有する半導体装置の製造
方法において、前記ゲート電極の側面にシリコンからな
る側壁を形成する工程と、前記ゲート電極及び前記シリ
コンからなる側壁をマスクにして自己整合的にソース／
ドレイン不純物拡散層を形成する工程と、前記シリコン
からなる側壁の少なくとも表面を酸化膜に変換する工程
と、前記ソース／ドレイン不純物拡散層の少なくとも表
面にシリサイド層を形成する工程とを備えたことを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に自己整合的シリサイド層を製造するもので、
例えばポリシリコンにより側壁を形成しソース／ドレイ
ンイオン注入後酸化により絶縁性の側壁とすることで、
簡単な工程で側壁上での短絡を防止することを可能とし
た半導体装置の製造方法に関する。
係り、特に自己整合的シリサイド層を製造するもので、
例えばポリシリコンにより側壁を形成しソース／ドレイ
ンイオン注入後酸化により絶縁性の側壁とすることで、
簡単な工程で側壁上での短絡を防止することを可能とし
た半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来より、半導体装置の製造方法におい
て、ゲート電極及びソース／ドレイン拡散層の抵抗低減
を目的として自己整合的にシリコンと高融点金属との化
合物（シリサイド）層を形成するようにしたいわゆるサ
リサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ−Ｓｉｌｉｃｉｄ
ｅ）技術がある。
て、ゲート電極及びソース／ドレイン拡散層の抵抗低減
を目的として自己整合的にシリコンと高融点金属との化
合物（シリサイド）層を形成するようにしたいわゆるサ
リサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ−Ｓｉｌｉｃｉｄ
ｅ）技術がある。
【０００３】ところが、この技術においては、ゲート電
極上とソース／ドレイン層上とに形成されるシリサイド
層を絶縁分離する為の側壁絶縁膜上に、シリサイド残渣
が発生し、ゲート電極とソース／ドレイン層とが短絡し
易いという問題がある。
極上とソース／ドレイン層上とに形成されるシリサイド
層を絶縁分離する為の側壁絶縁膜上に、シリサイド残渣
が発生し、ゲート電極とソース／ドレイン層とが短絡し
易いという問題がある。
【０００４】このため、かかる問題を解決するものとし
て特開平４−１９６４４２号公報に開示された方法があ
る。しかし、この方法においては、側壁絶縁膜形成工程
が２回必要となり製造工程が複雑になると共に、第１の
側壁絶縁膜の一部除去及び第２の側壁絶縁膜形成時のば
らつきにより最終的な側壁絶縁膜幅のばらつきが大きく
なり、その結果電気特性のばらつきが大きくなるといっ
た問題がある。
て特開平４−１９６４４２号公報に開示された方法があ
る。しかし、この方法においては、側壁絶縁膜形成工程
が２回必要となり製造工程が複雑になると共に、第１の
側壁絶縁膜の一部除去及び第２の側壁絶縁膜形成時のば
らつきにより最終的な側壁絶縁膜幅のばらつきが大きく
なり、その結果電気特性のばらつきが大きくなるといっ
た問題がある。
【０００５】
【発明が解決しようとする課題】そこで、本発明は以上
のような点に鑑みてなされたもので、特に自己整合的シ
リサイド層を製造する際に、例えばポリシリコンにより
側壁を形成し、ソース／ドレイン領域へのイオン注入後
酸化により絶縁性の側壁とすることで、簡単な工程で側
壁上での短絡を防止することを可能とした半導体装置の
製造方法を提供することを目的としている。
のような点に鑑みてなされたもので、特に自己整合的シ
リサイド層を製造する際に、例えばポリシリコンにより
側壁を形成し、ソース／ドレイン領域へのイオン注入後
酸化により絶縁性の側壁とすることで、簡単な工程で側
壁上での短絡を防止することを可能とした半導体装置の
製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明によると、上記課
題を解決するために、半導体基板上にゲート絶縁膜を介
して設けられたゲート電極を有し、前記半導体基板内に
形成された不純物拡散層の少なくとも表面に高融点金属
のシリサイド化合物層を有する半導体装置の製造方法に
おいて、前記ゲート電極の側面にシリコンからなる側壁
を形成する工程と、前記ゲート電極及び前記シリコンか
らなる側壁をマスクにして自己整合的にソース／ドレイ
ン不純物拡散層を形成する工程と、前記シリコンからな
る側壁の少なくとも表面を酸化膜に変換する工程と、前
記ソース／ドレイン不純物拡散層の少なくとも表面にシ
リサイド層を形成する工程とを備えたことを特徴とする
半導体装置の製造方法が提供される。
題を解決するために、半導体基板上にゲート絶縁膜を介
して設けられたゲート電極を有し、前記半導体基板内に
形成された不純物拡散層の少なくとも表面に高融点金属
のシリサイド化合物層を有する半導体装置の製造方法に
おいて、前記ゲート電極の側面にシリコンからなる側壁
を形成する工程と、前記ゲート電極及び前記シリコンか
らなる側壁をマスクにして自己整合的にソース／ドレイ
ン不純物拡散層を形成する工程と、前記シリコンからな
る側壁の少なくとも表面を酸化膜に変換する工程と、前
記ソース／ドレイン不純物拡散層の少なくとも表面にシ
リサイド層を形成する工程とを備えたことを特徴とする
半導体装置の製造方法が提供される。
【０００７】また、本発明によると、前記シリコンから
なる側壁は多結晶シリコンからなることを特徴とする半
導体装置の製造方法が提供される。また、本発明による
と、半導体基板上にゲート絶縁膜を介して設けられたゲ
ート電極を有し、前記半導体基板内に形成された不純物
拡散層の少なくとも表面に高融点金属のシリサイド化合
物層を有する半導体装置の製造方法において、前記ゲー
ト電極の側面に絶縁膜からなる側壁を形成する工程と、
前記ゲート電極及び前記絶縁膜からなる側壁をマスクに
して自己整合的にソース／ドレイン不純物拡散層を形成
する工程と、熱処理によって前記絶縁膜からなる側壁の
下部幅を拡大する工程と、前記ソース／ドレイン不純物
拡散層の少なくとも表面にシリサイド層を形成する工程
とを備えたことを特徴とする半導体装置の製造方法が提
供される。さらに、本発明によると、前記絶縁膜からな
る側壁はＢ、もしくはＰを含むＳｉＯ2 からなることを
特徴とする半導体装置の製造方法が提供される。
なる側壁は多結晶シリコンからなることを特徴とする半
導体装置の製造方法が提供される。また、本発明による
と、半導体基板上にゲート絶縁膜を介して設けられたゲ
ート電極を有し、前記半導体基板内に形成された不純物
拡散層の少なくとも表面に高融点金属のシリサイド化合
物層を有する半導体装置の製造方法において、前記ゲー
ト電極の側面に絶縁膜からなる側壁を形成する工程と、
前記ゲート電極及び前記絶縁膜からなる側壁をマスクに
して自己整合的にソース／ドレイン不純物拡散層を形成
する工程と、熱処理によって前記絶縁膜からなる側壁の
下部幅を拡大する工程と、前記ソース／ドレイン不純物
拡散層の少なくとも表面にシリサイド層を形成する工程
とを備えたことを特徴とする半導体装置の製造方法が提
供される。さらに、本発明によると、前記絶縁膜からな
る側壁はＢ、もしくはＰを含むＳｉＯ2 からなることを
特徴とする半導体装置の製造方法が提供される。
【０００８】
【作用】上述したような本発明の解決手段によると、例
えばポリシリコンにより形成した側壁をオフセット用ス
ペーサとしてソース／ドレイン領域へのイオン注入を行
い、その後この側壁を酸化して絶縁性の側壁とすること
で、イオン注入時のダメージもなく簡単な工程でかつ寸
法制御性がよい（酸化により自己整合的に側壁幅を決
定）サリサイド工程用側壁を形成することができる。
えばポリシリコンにより形成した側壁をオフセット用ス
ペーサとしてソース／ドレイン領域へのイオン注入を行
い、その後この側壁を酸化して絶縁性の側壁とすること
で、イオン注入時のダメージもなく簡単な工程でかつ寸
法制御性がよい（酸化により自己整合的に側壁幅を決
定）サリサイド工程用側壁を形成することができる。
【０００９】すなわち、本発明の方法によれば、ソース
／ドレイン層形成の為のイオン注入後に側壁ポリシリコ
ンを酸化することから側壁表面のダメージを除去するこ
とができダメージが原因となって発生する側壁上でのシ
リサイドによる短絡を防ぐことができる。
／ドレイン層形成の為のイオン注入後に側壁ポリシリコ
ンを酸化することから側壁表面のダメージを除去するこ
とができダメージが原因となって発生する側壁上でのシ
リサイドによる短絡を防ぐことができる。
【００１０】また、本発明の方法によれば、２回にわた
って側壁を形成する従来の方法に比べて酸化により側壁
幅を制御することから側壁幅のばらつきも小さくなる。
さらに、本発明の方法においてはソース／ドレインイオ
ン注入時の側壁幅に対してシリサイド形成時の側壁幅を
大きくすることができることから、ＰＮ接合とシリサイ
ド形成領域間の距離を大きくすることができ、シリサイ
ド化時の応力等による接合リーク電流の増大を防止する
ことも可能となる。
って側壁を形成する従来の方法に比べて酸化により側壁
幅を制御することから側壁幅のばらつきも小さくなる。
さらに、本発明の方法においてはソース／ドレインイオ
ン注入時の側壁幅に対してシリサイド形成時の側壁幅を
大きくすることができることから、ＰＮ接合とシリサイ
ド形成領域間の距離を大きくすることができ、シリサイ
ド化時の応力等による接合リーク電流の増大を防止する
ことも可能となる。
【００１１】
【実施例】以下図面を参照して本発明の実施例について
説明する。初めに、図１及び図２により本発明の第１の
実施例による半導体装置の製造方法を説明する。
説明する。初めに、図１及び図２により本発明の第１の
実施例による半導体装置の製造方法を説明する。
【００１２】先ず、図１（ａ）に示すように、公知の方
法によりシリコン基板１上に素子分離絶縁膜２、ゲート
酸化膜３、ゲート電極４を形成する。ここで、ゲート電
極４は単層のポリシリコン膜で形成されていても、ある
いは、いわゆるポリサイド構造（ポリシリコン／高融点
金属シリサイドからなる２層構造）であってもよい。
法によりシリコン基板１上に素子分離絶縁膜２、ゲート
酸化膜３、ゲート電極４を形成する。ここで、ゲート電
極４は単層のポリシリコン膜で形成されていても、ある
いは、いわゆるポリサイド構造（ポリシリコン／高融点
金属シリサイドからなる２層構造）であってもよい。
【００１３】その後、電界緩和層として低濃度拡散層６
形成の為に例えばＰ+ をイオン注入した後、ゲート電極
の側面及び上面を酸化膜等の絶縁膜５により覆う。本構
造は、例えばゲート電極４を水蒸気雰囲気中、８７５℃
程度で０．５〜１時間程度熱酸化することにより、その
周囲に１００〜２００ｎｍ程度の熱酸化膜を形成する
か、あるいはゲート電極としてポリシリコンを全面に堆
積した後引き続きその上にＣＶＤ法によって１００ｎｍ
程度の絶縁膜層を全面に堆積しゲート電極のパターニン
グによって２層膜のエッチングを行ってから改めてゲー
ト電極の側壁に絶縁膜を形成することによって実現する
ことができる。
形成の為に例えばＰ+ をイオン注入した後、ゲート電極
の側面及び上面を酸化膜等の絶縁膜５により覆う。本構
造は、例えばゲート電極４を水蒸気雰囲気中、８７５℃
程度で０．５〜１時間程度熱酸化することにより、その
周囲に１００〜２００ｎｍ程度の熱酸化膜を形成する
か、あるいはゲート電極としてポリシリコンを全面に堆
積した後引き続きその上にＣＶＤ法によって１００ｎｍ
程度の絶縁膜層を全面に堆積しゲート電極のパターニン
グによって２層膜のエッチングを行ってから改めてゲー
ト電極の側壁に絶縁膜を形成することによって実現する
ことができる。
【００１４】前述の電界緩和層６形成の為のイオン注入
はこの段階で行ってもよい。次に、図１（ｂ）に示すよ
うにポリシリコンによる側壁７を形成する。これは、例
えば全面にＣＶＤ法によってポリシリコンを２００ｎｍ
程度堆積した後、反応性イオンエッチング法により異方
性エッチングすることによってゲート電極の側壁部のみ
にポリシリコンを残した構造とすることができる。
はこの段階で行ってもよい。次に、図１（ｂ）に示すよ
うにポリシリコンによる側壁７を形成する。これは、例
えば全面にＣＶＤ法によってポリシリコンを２００ｎｍ
程度堆積した後、反応性イオンエッチング法により異方
性エッチングすることによってゲート電極の側壁部のみ
にポリシリコンを残した構造とすることができる。
【００１５】ここで、側壁材料としてはポリシリコン以
外にアモルファス（非晶質）シリコン、微結晶シリコン
であってもよい。その後、高濃度拡散層８形成の為に例
えばＡｓ+ をイオン注入し，ソース／ドレイン領域とす
る。
外にアモルファス（非晶質）シリコン、微結晶シリコン
であってもよい。その後、高濃度拡散層８形成の為に例
えばＡｓ+ をイオン注入し，ソース／ドレイン領域とす
る。
【００１６】次に図２（ａ）に示すようにポリシリコン
側壁７の少なくとも表面を、例えば水蒸気雰囲気中、８
７５℃程度で０．５〜１時間程度熱酸化することにより
ポリシリコンの酸化膜からなる酸化膜側壁９を形成す
る。
側壁７の少なくとも表面を、例えば水蒸気雰囲気中、８
７５℃程度で０．５〜１時間程度熱酸化することにより
ポリシリコンの酸化膜からなる酸化膜側壁９を形成す
る。
【００１７】図示した例においては、ポリシリコン側壁
７の全てを酸化して酸化膜側壁９を形成している。この
とき、ポリシリコンが酸化によって酸化膜に変換される
際の体積膨脹により側壁幅は増加する。
７の全てを酸化して酸化膜側壁９を形成している。この
とき、ポリシリコンが酸化によって酸化膜に変換される
際の体積膨脹により側壁幅は増加する。
【００１８】ここで、ポリシリコン側壁７は酸化によっ
てその表面から酸化が進行するが側壁を構成しているポ
リシリコン全てが酸化膜に変換される必要はなく、例え
ば図３に示すようにポリシリコン側壁表面から離れた部
分は酸化されずにポリシリコンのまま残っていても構わ
ない。
てその表面から酸化が進行するが側壁を構成しているポ
リシリコン全てが酸化膜に変換される必要はなく、例え
ば図３に示すようにポリシリコン側壁表面から離れた部
分は酸化されずにポリシリコンのまま残っていても構わ
ない。
【００１９】なお、ポリシリコン側壁を酸化する量は酸
化によってどの程度側壁の幅を拡大する必要があるかに
よって決定され、この量は後工程のシリサイド層を形成
する条件によって変化する。
化によってどの程度側壁の幅を拡大する必要があるかに
よって決定され、この量は後工程のシリサイド層を形成
する条件によって変化する。
【００２０】その後、本ポリシリコン側壁の酸化工程に
おいてその表面が露出したシリコン基板にも酸化膜が形
成されるため、必要であれば異方性エッチング等により
ソース／ドレインとなるシリコン基板表面を再度露出さ
せる。
おいてその表面が露出したシリコン基板にも酸化膜が形
成されるため、必要であれば異方性エッチング等により
ソース／ドレインとなるシリコン基板表面を再度露出さ
せる。
【００２１】このとき、ゲ−ト電極４の上面の絶縁膜を
エッチングすることにより、ゲ−ト電極４の上面も同時
に露出させるようにしてもよい。このように、ゲ−ト電
極４の上面も同時に露出させるようにしておけば、後工
程のシリサイド化工程において、ゲ−ト電極４の上面に
もシリサイド層が形成されることになる。
エッチングすることにより、ゲ−ト電極４の上面も同時
に露出させるようにしてもよい。このように、ゲ−ト電
極４の上面も同時に露出させるようにしておけば、後工
程のシリサイド化工程において、ゲ−ト電極４の上面に
もシリサイド層が形成されることになる。
【００２２】次に図２（ｂ）に示すように公知のシリサ
イド化工程を行ってソース／ドレイン領域の表面にシリ
サイド層１０を形成した後、さらに層間絶縁膜１１、配
線１２を形成する。
イド化工程を行ってソース／ドレイン領域の表面にシリ
サイド層１０を形成した後、さらに層間絶縁膜１１、配
線１２を形成する。
【００２３】続いて、図４及び図５により本発明の第２
の実施例による半導体装置の製造方法について説明す
る。まず、図４（ａ）に示すように、公知の方法により
シリコン基板１上に素子分離絶縁膜２、ゲート酸化膜
３、ゲート電極４を形成し、その後電界緩和層として低
濃度拡散層６形成の為に例えばＰ+ をイオン注入する。
の実施例による半導体装置の製造方法について説明す
る。まず、図４（ａ）に示すように、公知の方法により
シリコン基板１上に素子分離絶縁膜２、ゲート酸化膜
３、ゲート電極４を形成し、その後電界緩和層として低
濃度拡散層６形成の為に例えばＰ+ をイオン注入する。
【００２４】次に、図４（ｂ）に示すように、ゲート電
極の側壁部に絶縁膜からなる側壁１３を形成する。ここ
で、絶縁膜からなる側壁１３は９５０℃程度以下の温度
において粘性流動を起こし易い、いわゆるフロー処理が
比較的低温で実現可能な絶縁膜であり、例えばボロン
（Ｂ）、リン（Ｐ）を含有したＳｉＯ2 膜からなってい
る。
極の側壁部に絶縁膜からなる側壁１３を形成する。ここ
で、絶縁膜からなる側壁１３は９５０℃程度以下の温度
において粘性流動を起こし易い、いわゆるフロー処理が
比較的低温で実現可能な絶縁膜であり、例えばボロン
（Ｂ）、リン（Ｐ）を含有したＳｉＯ2 膜からなってい
る。
【００２５】この絶縁膜からなる側壁１３は例えばＣＶ
Ｄ法によって全面に絶縁膜を堆積した後、反応性イオン
エッチング法によって全面を異方性エッチングすること
によってゲート電極４の側壁のみに絶縁膜を残すことに
よって形成する。
Ｄ法によって全面に絶縁膜を堆積した後、反応性イオン
エッチング法によって全面を異方性エッチングすること
によってゲート電極４の側壁のみに絶縁膜を残すことに
よって形成する。
【００２６】その後、必要であれば露出したシリコン基
板表面に再度酸化膜を形成し、さらに高濃度拡散層８形
成の為に例えばＡｓ+ をイオン注入し，ソース／ドレイ
ン領域とする。
板表面に再度酸化膜を形成し、さらに高濃度拡散層８形
成の為に例えばＡｓ+ をイオン注入し，ソース／ドレイ
ン領域とする。
【００２７】次に、図５（ａ）に示すように、例えば９
００℃にて３０分程度の熱処理を行って、絶縁膜からな
る側壁１３をリフローさせることによって絶縁膜からな
る側壁の下部の幅を拡大させる。
００℃にて３０分程度の熱処理を行って、絶縁膜からな
る側壁１３をリフローさせることによって絶縁膜からな
る側壁の下部の幅を拡大させる。
【００２８】本熱処理によって同時に、ソース／ドレイ
ン層形成の為に行ったイオン注入による絶縁膜からなる
側壁１３表面のダメージ層は除去される。次に、図５
（ｂ）に示すように、必要であればソース／ドレイン領
域表面の酸化膜を除去した後に公知のシリサイド化工程
を行って、ソース／ドレイン領域及びゲート電極４の表
面にシリサイド層１０を形成した後、さらに層間絶縁膜
１１、配線１２を形成する。
ン層形成の為に行ったイオン注入による絶縁膜からなる
側壁１３表面のダメージ層は除去される。次に、図５
（ｂ）に示すように、必要であればソース／ドレイン領
域表面の酸化膜を除去した後に公知のシリサイド化工程
を行って、ソース／ドレイン領域及びゲート電極４の表
面にシリサイド層１０を形成した後、さらに層間絶縁膜
１１、配線１２を形成する。
【００２９】以上のような本発明の効用として、第１の
実施例の製造方法においては、ソース／ドレイン層形成
の為のイオン注入後に側壁ポリシリコンを熱酸化するこ
とによって側壁表面のダメージ層を回復させることが可
能である。
実施例の製造方法においては、ソース／ドレイン層形成
の為のイオン注入後に側壁ポリシリコンを熱酸化するこ
とによって側壁表面のダメージ層を回復させることが可
能である。
【００３０】また、第２の実施例の製造方法において
は、熱処理によるリフローを起こさせることによってダ
メージ層を除去している。従ってダメージが原因となっ
て発生する側壁上でのシリサイド形成による短絡を防ぐ
ことができる。
は、熱処理によるリフローを起こさせることによってダ
メージ層を除去している。従ってダメージが原因となっ
て発生する側壁上でのシリサイド形成による短絡を防ぐ
ことができる。
【００３１】また、いずれの製造方法においてもダメー
ジ層をエッチング除去した後に再度酸化膜側壁を形成す
る方法に比べて製造工程を簡略化することができ、さら
には熱酸化という制御性のよいプロセスによって側壁幅
を調整できることから側壁幅の製造上のばらつきも小さ
くなる。
ジ層をエッチング除去した後に再度酸化膜側壁を形成す
る方法に比べて製造工程を簡略化することができ、さら
には熱酸化という制御性のよいプロセスによって側壁幅
を調整できることから側壁幅の製造上のばらつきも小さ
くなる。
【００３２】さらに他の効用として、第１の実施例の製
造方法においてはソース／ドレインイオン注入時の側壁
幅に対してシリサイド層形成時には酸化による堆積膨脹
の結果側壁幅が大きくなるため、また第２の実施例の製
造方法においては側壁絶縁膜のリフローによる形状変化
により側壁絶縁膜の下部の幅が大きくなるため、ソース
／ドレイン領域を形成しているＰＮ接合とシリサイド形
成領域との横方向の距離を大きくすることができると共
に、側壁の酸化量あるいはリフロー条件によってこの距
離を調整することができる。
造方法においてはソース／ドレインイオン注入時の側壁
幅に対してシリサイド層形成時には酸化による堆積膨脹
の結果側壁幅が大きくなるため、また第２の実施例の製
造方法においては側壁絶縁膜のリフローによる形状変化
により側壁絶縁膜の下部の幅が大きくなるため、ソース
／ドレイン領域を形成しているＰＮ接合とシリサイド形
成領域との横方向の距離を大きくすることができると共
に、側壁の酸化量あるいはリフロー条件によってこの距
離を調整することができる。
【００３３】この結果、本発明によれば、シリサイド層
形成時に発生する応力等による接合リーク電流の増大と
いう問題に対しても、応力の原因となるシリサイド層と
接合リーク電流の発生するＰＮ接合間の距離を制御する
ことによって接合リーク電流を防止することが可能とな
る。
形成時に発生する応力等による接合リーク電流の増大と
いう問題に対しても、応力の原因となるシリサイド層と
接合リーク電流の発生するＰＮ接合間の距離を制御する
ことによって接合リーク電流を防止することが可能とな
る。
【００３４】
【発明の効果】従って、以上詳述したように本発明によ
れば、特に自己整合的シリサイド層を製造する際に、例
えばポリシリコンにより側壁を形成し、ソース／ドレイ
ン領域へのイオン注入後酸化により絶縁性の側壁とする
ことで、簡単な工程で側壁上での短絡を防止することを
可能とした半導体装置の製造方法を提供することができ
る。
れば、特に自己整合的シリサイド層を製造する際に、例
えばポリシリコンにより側壁を形成し、ソース／ドレイ
ン領域へのイオン注入後酸化により絶縁性の側壁とする
ことで、簡単な工程で側壁上での短絡を防止することを
可能とした半導体装置の製造方法を提供することができ
る。
【図１】 本発明の第１の実施例を示す工程図。
【図２】 本発明の第１の実施例を示す工程図。
【図３】 本発明の第１の実施例における一部の変形を
示す工程図。
示す工程図。
【図４】 本発明の第２の実施例を示す工程図。
【図５】 本発明の第２の実施例を示す工程図。
１：シリコン基板 ２：素子分離絶縁膜 ３：ゲート酸化膜 ４：ゲート電極 ５：絶縁膜 ６：低濃度拡散層 ７：ポリシリコン側壁 ８：高濃度拡散層 ９：酸化膜側壁 １０：シリサイド層 １１：層間絶縁膜 １２：配線
Claims (4)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して設
けられたゲート電極を有し、前記半導体基板内に形成さ
れた不純物拡散層の少なくとも表面に高融点金属のシリ
サイド化合物層を有する半導体装置の製造方法におい
て、 前記ゲート電極の側面にシリコンからなる側壁を形成す
る工程と、 前記ゲート電極及び前記シリコンからなる側壁をマスク
にして自己整合的にソース／ドレイン不純物拡散層を形
成する工程と、 前記シリコンからなる側壁の少なくとも表面を酸化膜に
変換する工程と、 前記ソース／ドレイン不純物拡散層の少なくとも表面に
シリサイド層を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記シリコンからなる側壁は多結晶シリコンか
らなることを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上にゲート絶縁膜を介して設
けられたゲート電極を有し、前記半導体基板内に形成さ
れた不純物拡散層の少なくとも表面に高融点金属のシリ
サイド化合物層を有する半導体装置の製造方法におい
て、 前記ゲート電極の側面に絶縁膜からなる側壁を形成する
工程と、 前記ゲート電極及び前記絶縁膜からなる側壁をマスクに
して自己整合的にソース／ドレイン不純物拡散層を形成
する工程と、 熱処理によって前記絶縁膜からなる側壁の下部幅を拡大
する工程と、 前記ソース／ドレイン不純物拡散層の少なくとも表面に
シリサイド層を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、前記絶縁膜からなる側壁はＢ、もしくはＰを含
むＳｉＯ2 からなることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01186995A JP3417114B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01186995A JP3417114B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204186A true JPH08204186A (ja) | 1996-08-09 |
| JP3417114B2 JP3417114B2 (ja) | 2003-06-16 |
Family
ID=11789737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01186995A Expired - Fee Related JP3417114B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3417114B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8288219B2 (en) | 2001-03-01 | 2012-10-16 | Hynix Semiconductor, Inc. | Method of forming a non-volatile memory cell using off-set spacers |
| WO2013105550A1 (ja) * | 2012-01-13 | 2013-07-18 | 独立行政法人産業技術総合研究所 | 半導体装置及びその製造方法 |
-
1995
- 1995-01-27 JP JP01186995A patent/JP3417114B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8288219B2 (en) | 2001-03-01 | 2012-10-16 | Hynix Semiconductor, Inc. | Method of forming a non-volatile memory cell using off-set spacers |
| US8946003B2 (en) | 2001-03-01 | 2015-02-03 | SK Hynix Inc. | Method of forming transistors with ultra-short gate feature |
| WO2013105550A1 (ja) * | 2012-01-13 | 2013-07-18 | 独立行政法人産業技術総合研究所 | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3417114B2 (ja) | 2003-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3544750B2 (ja) | 低抵抗ゲート電極を有する半導体素子の製造方法 | |
| US5783475A (en) | Method of forming a spacer | |
| JPH09260607A (ja) | 半導体記憶装置の製造方法 | |
| KR100271265B1 (ko) | 비정질화된폴리실리콘을사용하는서브미크론마이크로일렉트로닉스응용을위한자기정렬poci₃제조방법 | |
| US6221760B1 (en) | Semiconductor device having a silicide structure | |
| JP3417114B2 (ja) | 半導体装置の製造方法 | |
| JP3123453B2 (ja) | 半導体装置の製造方法 | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| US6291330B1 (en) | Method of fabricating gate structure to reduce stress production | |
| JPH0640549B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| US5620911A (en) | Method for fabricating a metal field effect transistor having a recessed gate | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| US5817570A (en) | Semiconductor structure for an MOS transistor and method for fabricating the semiconductor structure | |
| JPH0982949A (ja) | 半導体装置及びその製造方法 | |
| JPS62224077A (ja) | 半導体集積回路装置 | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| KR100347149B1 (ko) | 반도체 장치 제조방법 | |
| JP2743894B2 (ja) | 半導体装置の製造方法 | |
| KR100525912B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100451756B1 (ko) | 반도체소자및그제조방법 | |
| JP2822795B2 (ja) | 半導体装置の製造方法 | |
| KR100247811B1 (ko) | 반도체장치의 제조방법 | |
| KR100290890B1 (ko) | 반도체소자의제조방법 | |
| JP3684520B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11354650A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |