JPH08194659A

JPH08194659A - バス権調停回路

Info

Publication number: JPH08194659A
Application number: JP507295A
Authority: JP
Inventors: Takayoshi Yoshida; 隆義吉田; Akihiko Sugisawa; 彰彦杉沢; Takahiro Maeno; 隆宏前野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-01-17
Filing date: 1995-01-17
Publication date: 1996-07-30

Abstract

(57)【要約】【目的】多チャネルのバス権要求信号を各チャネル群
毎に優先順位のある複数のチャネル群に分け、各チャネ
ル群内の優先順位は、固定的な優先順位で調停すること
も均等化された優先順位で調停することもできるバス権
調停回路。【構成】各チャネル毎にバス権要求の有無を示す１０
チャネルのバス権要求信号を、全体の優先順位によって
２つのグループに分けて、第１のグループのチャネル９
〜６は固定優先調停回路１０に入力し、第２のグループ
のチャネル５〜０は巡回優先調停回路２０に入力するバ
ス権調停回路において、固定優先調停回路１０は各チャ
ネル間の固定優先順位に従い要求の有ったチャネルのう
ちの最高順位のチャネルにバス権許可信号を出力し、巡
回優先調停回路２０は各チャネル間の優先順位を順次巡
回させる巡回優先順位に従い要求の有ったチャネルのう
ちの最高順位のチャネルにバス権許可信号を出力するよ
うに構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ内部のバ
ス権調停回路に関するものである。

【０００２】

【従来の技術】従来、コンピュータ内部等でバスの使用
要求が複数個同時に発生した場合のバス権調停回路につ
いての公知文献としては、例えば“インテルＭＵＬＴＩ
ＢＵＳIIバス・アーキテクチュ仕様説明書”の第２４頁
第８行〜第３１頁第１０行及び図３−４（１９８５年２
月初版第１刷、インテルジャパン株式会社出版）に開示
されたものがある。

【０００３】図１３は従来のバス権調停回路の構成例を
示す図であり、この例では５つのチャネルからバス権要
求の有無を示すバス権要求信号が入力されるので、５個
の同一構成の調停ＩＤインターフェースＣ４，Ｃ３，Ｃ
２，Ｃ１，Ｃ０（ここでＣ４はチャネル４，Ｃ３はチャ
ネル３の意味である）が３ビットの調停ＩＤバス線ＡＲ
Ｂ２＊〜ＡＲＢ０＊に接続されている。調停ＩＤインタ
ーフェースの１つ、例えばＣ４については同図に回路構
成を示した通りであり、図中の論理素子のＮＡはＮＡＮ
Ｄゲート、ＯはＯＲゲート、ＡはＡＮＤゲートである。
この調停ＩＤインターフェースＣ４においては、バス権
要求入力端子Ｉ４、調停ＩＤ設定端子ＩＤ２〜ＩＤ０、
調停ＩＤ出入力端子ＡＲＢ２＊〜ＡＲＢ０＊、バス権許
可出力端子Ｙ４をもつ。また＊印のついた３個のＮＡＮ
Ｄゲートは出力がオープンコレクタで、各ビット出力毎
にＣ４〜Ｃ０に共通の調停ＩＤバス線に接続され、この
調停ＩＤバス線はビット毎に抵抗で＋５Ｖの電源に接続
されている。従って１本の調停ＩＤバス線に並列接続さ
れる５個のオープンコレクタのＮＡＮＤゲートのうち少
くとも１つがＬｏｗレベル（以下Ｌレベルと記す）を出
力すると、該当調停ＩＤバス線はＬレベルになる。

【０００４】調停ＩＤ設定端子ＩＤ２〜ＩＤ０には、各
チャネル毎に異なる２進数が与えられている。図１３の
例では、チャネル０，１，…４に対して０００，００
１，…１００の２進数が与えられ、この数値が大きいチ
ャネルほど優先度が高い。例えばバス権入力端子Ｉ４と
Ｉ３に同時にバス権要求があった場合には、チャネル４
の値は１００（１０進数で４）で、チャネル３の値は０
１１（１０進数で３）であるので、バス権許可出力端子
Ｙ４には許可信号が出力されるが、Ｙ３は不許可とな
り、チャネル４がバス権を獲得することになる。

【０００５】図１３のバス権調停回路の動作を説明す
る。まず、バス権の要求を出していないチャネルは、＊
印の付加された３個の全てのＮＡＮＤゲートにＨｉｇｈ
レベル（以下Ｈレベルと記す）を出力する。これはバス
権取得の競合に参加しないことを意味する。バス権取得
の要求を出しているチャネルの中にチャネルＩＤが４以
上（４を含む）のものがあればＡＲＢ２＊＝Ｌレベルと
なる。ＡＲＢ２＊＝Ｌレベルであることが全チャネルに
伝えられると、ＩＤ番号が３以下のチャネルのＩＤイン
ターフェースでは、ＡＲＢ２＊とＩＤ２とを入力する△
印の付加されたＯＲゲートの出力がＬレベルとなり、こ
のＬレベルが、ＡＲＢ２＊と出力端の接続されたＮＡＮ
Ｄゲートを除くその他の全てのＮＡＮＤゲートの入力に
供給され、これらのＮＡＮＤゲートの出力がすべてＨレ
ベルになるので、以後の競合には参加できなくなること
が図１３の回路よりわかる。

【０００６】図１３においては、ＩＤ番号が４以上のチ
ャネルはＣ４の１個しかないので、チャネル４が最優先
でバス権を取得する。チャネル４がバス権要求を出して
いなければＡＲＢ２＊＝Ｈレベルとなる。この場合、チ
ャネル２またはチャネル３がバス権要求を出していれば
ＡＲＢ１＊＝Ｌレベルとなり、チャネル１とチャネル０
はバス権取得の競合に負ける。チャネル２，３，４がい
ずれもバス権要求を出していなければＡＲＢ２＊＝ＡＲ
Ｂ１＊＝Ｈレベルとなり、チャネル１がバス権要求を出
していれば、ＡＲＢ０＊＝Ｌレベルとなりチャネル０は
競合に負ける。このような方法で、バス権要求を出した
チャネルの中でＩＤ番号が最大となるチャネルのみが勝
ち残り、そのＩＤ番号の１と０との反転データがＡＲＢ
２＊〜ＡＲＢ０＊に出る。こうして１チャネルのみが選
択され、バス権許可を与えられる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
バス権調停回路では、チャネルの優先度を示すＩＤ番号
は固定的に設定されるのが普通なので、全チャネルに均
等なバス使用が期待できない。このＩＤ番号が固定的で
あるのは、従来はＩＤ番号を動的に変更すると、そのた
めに特別な時間を必要とし、その結果バスの利用効率が
低下するという問題が生じるからである。バスを公平に
使用させるためには、例えば同時に要求を出した複数の
チャネルの処理が全て終了するまで、新たに発生する要
求を許可しない等の特別の手段が必要であった。しかし
これらの手段を設けても、完全に全チャネルに均等とす
るのは容易ではなかった。また、上記のバス調停回路で
は、優先度によりチャネルを幾つかのグループに分け
て、各グループ内でチャネル間の公平を図るといった複
合的な優先関係の形成は困難であった。

【０００８】

【課題を解決するための手段】本発明に係るバス権調停
回路は、各チャネル毎にバス権要求の有無を示す多チャ
ネルのバス権要求信号を、全体の優先順位によって複数
のグループに分けて入力し、前記複数グループ間の優先
順位に従い、各グループ内で要求の有ったチャネルから
調停した１つのチャネルにバス権許可信号を出力する複
数の調停回路により構成されるバス権調停回路におい
て、複数チャネル間の調停をする前記各調停回路は、各
チャネル間の固定優先順位に従い要求の有ったチャネル
のうちの最高順位のチャネルにバス権許可信号を出力す
る固定優先調停回路、または各チャネル間の優先順位を
順次巡回させる巡回優先順位に従い要求の有ったチャネ
ルのうちの最高順位のチャネルにバス権許可信号を出力
する巡回優先調停回路により構成されたものである。

【０００９】

【作用】本発明においては、各チャネル毎にバス権要求
の有無を示す多チャネルのバス権要求信号を、全体の優
先順位によって複数のグループに分けて入力し、前記複
数グループ間の優先順位に従い、各グループ内で要求の
有ったチャネルから調停した１つのチャネルにバス権許
可信号を出力する複数の調停回路により構成されるバス
権調停回路において、複数チャネル間の調停をする前記
各調停回路は、固定優先調停回路又は巡回優先調停回路
により構成され、固定優先調停回路は複数の各チャネル
間で決められた固定優先順位に従い要求の有ったチャネ
ルのうちの最高順位のチャネルにバス権許可信号を出力
し、巡回優先調停回路は複数の各チャネル間の優先順位
を順次巡回させる巡回優先順位に従い要求の有ったチャ
ネルのうちの最高順位のチャネルにバス権許可信号を出
力するようにした。その結果多チャネルのバス権要求信
号を、全体の優先順位に従って複数のチャネル群に分
け、各チャネル群毎に固定優先調停回路または巡回優先
調停回路によりチャネル間の優位調停を行うという複合
的な優先順位関係を実現できる。

【００１０】

【実施例】

実施例１．図１は本発明に係るバス権調停回路の実施例
１を示す図であり、図の１０は固定優先調停回路、２０
は巡回優先調停回路、論理素子のＡはＡＮＤゲートであ
る。図１においては、バス権要求入力端子ＤＲＱ９〜Ｄ
ＲＱ０は１０ビットのバス権要求レジスタＤＭＭに接続
され、このＤＭＭレジスタは入力される１０チャネルの
バス権要求データを保持する。バス権要求レジスタＤＭ
Ｍの上位４ビット出力は固定優先調停回路１０の入力端
子Ｉ９〜Ｉ６に接続され、またＤＭＭの下位６ビット出
力は巡回優先調停回路２０の入力端子Ｉ５〜Ｉ０に接続
されている。固定優先調停回路１０の出力端子Ｙ９〜Ｙ
６、及び巡回優先調停回路２０の出力端子Ｙ５〜Ｙ０は
調停結果レジスタＤＭＮに接続され、このＤＭＮレジス
タは１０チャネルのうち、どのチャネルがバス権を許可
されたかを示すデータを保持している。調停結果レジス
タＤＭＮの出力は、バス権許可出力端子ＤＭＮ９〜ＤＭ
Ｎ０に接続されている。また調停結果レジスタＤＭＮ
は、前記ＤＭＮ９〜ＤＭＮ０の１０ビットのほかにＤＭ
ＮＺというビットをもち、ＤＭＮＺ出力端子に出力す
る。ＤＭＮＺはＤＭＮ９〜ＤＭＮ０の全てが０のときに
１となり、それ以外（いずれか１箇所のみ１）のときに
０となる。そしてＤＭＮＺ＝０となったときに、実際に
バスアクセスを開始する。

【００１１】固定優先調停回路１０と巡回優先調停回路
２０を結ぶ信号Ｚ１が１のときは、固定優先調停回路１
０の入力端子Ｉ９〜Ｉ６のデータが全て０であることを
示し、巡回優先調停回路２０の出力信号Ｚ２が１のとき
は、固定優先調停回路１０と巡回優先調停回路２０の入
力端子Ｉ９〜Ｉ０のデータが全て０であることを示して
いる。Ｚ２信号はＤＭＮＺビットに接続される。巡回優
先調停回路２０には、６ビットの巡回優先順位指示レジ
スタＤＭＰが付随する。このレジスタＤＭＰは、入力端
子Ｉ５〜Ｉ０における調停優先度を巡回的に変化させる
ために使われる。ＤＭＰレジスタのデータ入力は巡回優
先調停回路２０の出力端子Ｙ５〜Ｙ０に接続され、その
データ出力は巡回優先調停回路２０へチャネル間の優先
順位を指示する制御信号として供給される。また、入力
信号ＬＤＭ，ＬＤＮ，ＬＤＰは各々ＤＭＭ，ＤＭＮ，Ｄ
ＭＰレジスタへのロードパルスである。ロードパルスＬ
ＤＰはＺ１＝１のときに限ってＤＭＰへのロードがなさ
れるように、Ｚ１と共にＡＮＤゲートに入力され、その
出力がレジスタＤＭＰへ供給される。また、入力信号Ｒ
ＳＰはＤＭＰレジスタへのリセットパルスである。

【００１２】図２は図１の固定優先調整回路１０の内部
回路図であり、図中の論理素子のＡはＡＮＤゲート、Ｉ
は入力信号の反転レベルを出力するインバータである。
図２において、入力端子Ｉ９の信号が論理１のＨレベル
の場合、この入力信号はそのまま無条件で出力端子Ｙ９
に出力されるので、優先度はＩ９が最も高い。入力端子
Ｉ８の信号は、Ｉ９の信号が論理０のＬレベルの場合
に、その反転信号との論理積信号として出力される。入
力端子Ｉ７の信号は、Ｉ９の信号とＩ８の信号が共にＬ
レベルの場合に、これらの反転信号との論理積信号とし
て出力される。即ち図２の回路の優先度は、Ｉ９が最高
で、以下Ｉ８，Ｉ７，Ｉ６の順に低くなる固定優先関係
を持っている。従って、Ｈレベル信号によりバス権要求
を出した１個以上のチャネルの内、最大のチャネル番号
を持つチャネルの出力Ｙが１（Ｈレベル）となり、その
他のチャネルの出力Ｙ及びＺ１出力は０（Ｌレベル）と
なる。要求を出したチャネルが全くなければ、Ｙ出力は
すべて０、Ｚ１出力は１になる。

【００１３】図３及び図４は、図１の巡回優先調停回路
２０の内部回路図１及び２であり、図中の論理素子Ａは
ＡＮＤゲート、ＯはＯＲゲート、Ｉはインバータであ
る。またこれらの図の中には巡回優先順位指示レジスタ
ＤＭＰも６個のＤ型フリップフロップＤＭＰ５〜ＤＭＰ
０として含まれている。この調停回路２０は、前記ＤＭ
Ｐレジスタと入出力信号の接続されたＺ２信号の生成回
路と６個のＹ出力生成回路からなっており、６個の各Ｙ
出力生成回路は全く同一の回路で構成され、その入力の
ビットの取り方のみが異なっている。

【００１４】最初に、巡回優先調停回路２０の動作を説
明する。図５は図３，４のＤＭＰリセット時の巡回優先
調停回路２０の状態説明図であり、図中の論理素子のＡ
はＡＮＤゲート、Ｉはインバータである。ＤＭＰレジス
タにＤＭＰリセットパルスＲＳＰを与えると、ＤＭＰレ
ジスタは最下位を除く全てのビットが０に、最下位ビッ
トのみが１に設定される。いまＤＭＰ５〜ＤＭＰ１が全
て０で、ＤＭＰ０＝１の条件を与えて、図３及び図４の
巡回優先調停回路２０を簡単化すれば、図５の論理図と
なる。これは図３及び図４中の６個の各ＯＲゲートの入
力側に接続される５個のＡＮＤゲートのうちで、ＤＭＰ
０＝１が入力の一方に供給されるＡＮＤゲートのみが信
号の通過できる有効な回路となり、ＤＭＰ５〜ＤＭＰ１
＝０が入力の一方に供給されるＡＮＤゲートはすべて信
号の通過できない無効な回路（オープン回路と等価）に
なるので、これらの無効な回路をすべて除去した論理図
にすると図５が得られることになる。この図５の回路
は、Ｚ１＝１としたとき、チャネル５が最高優先順位
で、以下チャネル４，３，２，１，０の順に優先度が低
下する固定優先調停回路になっている。例えばバス権要
求レジスタＤＭＭのデータＤＭＭ５〜ＤＭＭ０が、同図
に示すように“０１１０１０”というビットパタンに設
定されていれば、最優先要求チャネルＩ４に対応するＹ
４のみが１となるビットパタン“０１００００”がＹ出
力になる。またＺ２出力は０となる。そしてこれらの値
はＤＭＮレジスタに調停結果として設定される。

【００１５】図６は図３，４のＤＭＰ更新後の巡回優先
調停回路２０の状態説明図であり、図中の論理素子のＡ
はＡＮＤゲート、Ｉはインバータである。図６は、図５
のＤＭＭレジスタ及びＺ１の値が更新されない時点でＬ
ＤＰパルスが与えられた後の状態を示しており、いまＤ
ＭＰレジスタはＩ４に対応するＤＭＰ４のみが１で、他
のビットが全て０になっている。このＤＭＰレジスタの
データ条件を与えて図３及び図４の巡回優先調停回路２
０を図５の場合と同様に簡単化すれば、図６の論理図と
なる。図６の回路におけるＤＭＰレジスタＤＭＰ５〜Ｄ
ＭＰ０のデータ“０１００００”は、図５で初期設定さ
れたレジスタ内で１個のみ１が立っているビットデータ
を、下記の巡回動作に従って、巡回（この例では右方向
に巡回）させることにより得られたものである。従って
ＤＭＰレジスタのデータは常に１ビットのみが１で、そ
の他のビットは全て０である。

【００１６】更新によりＤＭＰレジスタ内で１個のみ１
が立っているビットデータを巡回させる動作は、固定優
先調停回路１０にバス権要求が全く無く、即ちＺ１＝１
で、ロードパルスＬＤＰが供給されることにより、前回
バスアクセスを行使したチャネルに対応するレジスタの
ビット位置に、今回の更新により１が立つように、規定
された巡回方向（この例では右方向）に１のビットデー
タを巡回させることにより行われる。この過程で要求の
無いチャネルはスキップされる。そして、データの更新
後、ＤＭＰレジスタ内で１が立っているビット位置が示
すチャネル（図６ではＤＭＰ４が示すチャネル４）は、
前回バスアクセスを行使したので、今回は優先順位が最
下位（優先度０）であることを示し、この１のビットデ
ータを巡回させる巡回方向（この例では右方向）の次の
ＤＭＰ３が示すチャネル３が最高優先順位（優先度５）
となり、この最高優先順位のチャネル３から巡回方向に
従った巡回順の各ビツトＤＭＰ２〜ＤＭＰ０，ＤＭＰ５
が示すチャネル２，１，０，５の順に優先順位が低下す
ることを示している。上記データ更新後のＤＭＰレジス
タが示す優先順位により、巡回優先調停回路２０が調停
を行う簡単化された回路が図６の論理図である。即ち図
６の回路は、Ｚ１＝１としたとき、チャネル３が最高優
先順位で、以下チャネル２，１，０，５，４の順に優先
度の低下する優先順位の調停回路になっている。

【００１７】その結果、ＤＭＰレジスタのリセット時に
優先度の低いチャネルは、ロードパルスＬＤＰが入力し
てＤＭＰレジスタの値が更新される度に順次高い優先度
に変更され、最終的に各チャネルの平均化された優先度
は等しくなる。例えば、いま全チャネルからバス権要求
があった場合に、図５のＤＭＰリセット時のチャネル
５，４，３，２，１，０の優先度はそれぞれ“５，４，
３，２，１，０”であるが、ＤＭＰレジスタが１回更新
されると優先度は“０，５，４，３，２，１”とな
り、、２回更新されると図６に示した“１，０，５，
４，３，２”となる。即ちチャネル５の優先度は“５→
０→１→２→３→４→５”と変化し、チャネル０の優先
度は“０→１→２→３→４→５→０”と変化するから、
各チャネルの平均化された優先度は均等になる。以上が
巡回優先調停回路２０の動作である。次に、図１のバス
権調停回路全体の制御方法を説明する。

【００１８】図７は、図１のバス権調停回路を用いたバ
スコントローラの状態遷移図であり、前記バスコントロ
ーラがステートマシンとして実現された場合の状態遷移
例を示している。また、図８は図７のステートマシンの
動作とバス権調停回路の各種信号波形との時間的関係を
示すタイミングチャートである。図７及び図８を用いて
図１の動作を説明する。まず、リセットパルスＲＳＰに
より予めＤＭＰレジスタを“０００００１”に設定し、
ロードパルスＬＤＭによりＤＭＭレジスタがバス権要求
情報ＤＲＱ９〜ＤＲＱ０をサンプリングする。Ｓ０ステ
ートの開始時点で、調停を開始し、この調停はＳ０とＳ
１の両ステートで行われる。そしてステートＳ１の終了
時点でロードパルスＬＤＮによりＤＭＮレジスタに調停
結果が設定される。Ｓ２ステートでは、バス権要求チャ
ネルが有ってＤＭＮＺビットが０ならばバスサイクルに
進むが、図８の例では、１度目のＳ２にはＤＭＮＺ＝
１、すなわちバス権要求チャネルがないのでＤＭＭレジ
スタの入力データを更新して再び調停を実行する。

【００１９】２度目の調停時にはバス権要求チャネルが
有り（ＤＭＮＺ＝０）、調停の結果は、ＤＭＮＺ＝０と
なるので、許可したチャネルのバスサイクルが実行され
る。この場合ＤＭＭレジスタの保持データはバスサイク
ルの終了時点まで更新されない。図８の例では、この時
点ではＺ１＝０、即ち固定優先回路１０へ入力されるＤ
ＭＭ６〜ＤＭＭ９のうちのいずれかがＨレベル（１）で
あるので、バス権取得のサービスを受けているのは、上
記ＤＭＭ６〜ＤＭＭ９へ接続されるチャネル番号６〜９
のうちのいずれかの上位優先チャネルである。図８の例
では、このバスサイクルは例えばＳｎステートまで行っ
て終了する。Ｓｎステートでは、最初にＬＤＰパルス
を、次にＬＤＭパルスを与える。しかし、ＬＤＰパルス
はＺ１＝０であるからＡＮＤゲートに遮断され、チャネ
ル間の優先順位を示すＤＭＰレジスタは更新されない。
しかしバス権要求情報を入力するＤＭＭレジスタは更新
され、再びＳ０ステートから調停を再開する。

【００２０】３度目のＳ２ステートで、図８の例では、
ＤＭＮＺ＝０（バス権要求チャネルは有り）で、Ｚ１＝
１（固定優先調停回路へのバス権要求は無し）であるか
ら、巡回優先チャネル（Ｉ５〜Ｉ０）におけるバス権要
求を処理することになる。このバスサイクルで、巡回優
先調停回路２０は例えば図５のような状態になっていて
バスコントローラはチャネル４の処理を行っているとす
る。Ｓｎステートでは最初にＬＤＰパルスが、次にＬＤ
Ｍパルスが与えられる。今度はＺ１＝１であるから、Ｌ
ＤＰパルスにより巡回優先順位指示レジスタＤＭＰが更
新され、優先順位を変更した上で、ＬＤＭパルスにより
ＤＭＭレジスタに全チャネルのバス権要求信号を取込
み、次の調停サイクルに進む。このとき、巡回優先調停
回路２０は例えば図６のような状態に変わっている。

【００２１】以上のように、本発明の実施例１によれ
ば、多チャネルのバス権要求源を、優先度の高い上位チ
ャネル群と優先度の低い下位チャネル群に分割し、上位
優先群内では各チャネルに固定優先調停を行い、下位優
先群内では各チャネルの平均的優先度を均等にする巡回
優先調停を行うという、複雑なバス権調停回路がデジタ
ル論理素子の組み合せでのみ実現できるので、きわめて
高速に調停処理が実行され得る。即ち従来技術の調停Ｉ
Ｄバス線を使うとバス権調停に長時間を要するが、本発
明では上位及び下位グループの調停を１つの回路で集中
的に処理しているので、所用時間は各論理素子の遅延時
間だけで済む。なお実施例１では、調停処理はＳ０とＳ
１の２マシンステート期間をかけて実行していたが、ク
ロック周期を考慮した上で１マシンステートにまとめて
も問題はない。

【００２２】また本発明の実施例１によれば、多チャネ
ルのバス権要求源を、優先度の高い上位チャネル群と優
先度の低い下位チャネル群に分割し、上位優先群内では
各チャネルに固定優先調停を行い、下位優先群内では各
チャネルの平均的優先度を均等にする巡回優先調停を行
っているので、例えばデータ転送を行うチャネルは下位
の巡回優先調停チャネル群に含めてバス権を獲得する機
会を等しく与え、緊急度の高い割り込みやイベントの通
知を行うチャネルは上位の固定優先調停チャネル群に含
めて優先的に処理させる等により、個々のチャネルの優
先度に応じた最適なバス調停システムが構築できる。ま
た実施例１の巡回優先調停回路２０で調停優先順位を巡
回させる間に、上位の特別チャネルがバス権を要求して
割り込んで来ても、ＤＭＰレジスタへの更新パルスをＡ
ＮＤゲートで遮断するため、調停優先順位を乱さないよ
うに制御できる。

【００２３】実施例２．図９は、本発明に係るバス権調
停回路の実施例２を示す図であり、図の２０Ａ，２０Ｂ
は巡回優先調停回路（Ａ），（Ｂ）、論理素子のＩはイ
ンバターである。図９においては、バス権要求入力端子
ＤＲＱ８〜ＤＲＱ０はバス権要求レジスタＤＭＭに接続
され、このＤＭＭレジスタは９チャネルのバス権要求デ
ータを保持する。ＤＭＭレジスタの最上位ビットＤＭＭ
８は最優先チャネルである。次の４ビットＤＭＭ７〜Ｄ
ＭＭ４は巡回優先調停回路２０Ａの入力端子Ｉ７〜Ｉ４
に接続され、ＤＭＭレジスタの下位４ビットＤＭＭ３〜
ＤＭＭ０は巡回優先調停回路２０Ｂの入力端子Ｉ３〜Ｉ
０に接続されている。ＤＭＭレジスタの最上位ビットＤ
ＭＭ８、巡回優先調停回路２０Ａの出力端子Ｙ７〜Ｙ
４、及び巡回優先調停回路２０Ｂの出力端子Ｙ３〜Ｙ０
は調停結果レジスタＤＭＮに接続され、ＤＭＮレジスタ
は９チャネルのうち、どのチャネルがバス権を許可され
たかを示している。ＤＭＮレジスタの出力がバス権許可
出力端子ＤＭＮ８〜ＤＭＮ０に接続されている。

【００２４】またＤＭＮレジスタは、ＤＭＮ８〜ＤＭＮ
０の９ビットの他にＤＭＮＺというビットをもち、ＤＭ
ＮＺ出力端子に出力する。ＤＭＮＺはＤＭＮ８〜ＤＭＮ
０の全てが０のときに１となり、それ以外（いずれか１
箇所のみ１）のときに０となる。ＤＭＮＺ＝０となった
ときに実際にバスアクセスを開始する。また、２つの調
停回路間を縦続的に結ぶ信号線Ｚ０，Ｚ１，Ｚ２によっ
てグループ間の固定優先関係が規定される。信号Ｚ０が
１のときはＤＭＭ８＝０であることを示し、信号Ｚ１が
１のときはＤＭＭ８〜ＤＭＭ４が全て０であることを示
し、信号Ｚ２が１のときはＤＭＭ８〜ＤＭＭ０が全て０
であることを示し、これがＤＭＮレジスタにロードされ
てＤＭＮＺ信号となる。

【００２５】図１０は図９の巡回優先調停回路２０Ａの
内部回路図であり、巡回優先調停回路２０Ｂも同一構成
の回路である。なお図中の論理素子のＡはＡＮＤゲー
ト、０はＯＲゲート、Ｉはインバータである。巡回優先
調停回路２０Ａ，２０Ｂはそれぞれ４ビット巡回優先順
位指示レジスタＤＭＰ７〜ＤＭＰ４、及びＤＭＰ３〜Ｄ
ＭＰ０を内蔵し、それぞれの内部で優先度を巡回的に移
動させる。リセットパルスＲＳＰ及びロードパルスＬＤ
Ｐは巡回優先調停回路２０Ａ，２０Ｂに共通な信号とし
て与えられる。このように巡回優先調停回路は単位チャ
ネル数（この例では４チャネル）を含む各群毎にモジュ
ール化しておくと、各群間に優先順位を設ける場合に便
利である。

【００２６】図９及び図１０の動作を説明する。図１０
及びこれと同一構成で入力端子がＩ３〜Ｉ０で出力端子
がＹ３〜Ｙ０となる不図示の回路では、入力パルスＲＳ
ＰはＤＭＰレジスタのＤＭＰ７〜ＤＭＰ５及びＤＭＰ３
〜ＤＭＰ１のリセット端子と、ＤＭＰ４及びＤＭＰ０の
セット端子に接続されるので、この回路にＲＳＰパルス
を与えると、最下位ビットのＤＭＰ４及びＤＭＰ０が１
で、その他のすべてのＤＭＰビットは０に設定される。
図１１は図１０のＤＭＰリセット時の巡回優先調停回路
２０Ａの状態説明図であり、図中の論理素子のＡはＡＮ
Ｄゲート、Ｉはインバータである。図１０のＤＭＰレジ
スタＤＭＰ７〜ＤＭＰ４がリセットされ、そのデータが
“０００１”に設定された場合の巡回優先調停回路２０
Ａを簡単化すると図１１の論理図となる。これは図１０
の４個の各ＯＲゲートの入力側に接続される３個のＡＮ
Ｄゲートのうちで、ＤＭＰ４＝１が入力の一方に供給さ
れるＡＮＤゲートのみが信号の通過できる有効な回路と
なり、ＤＭＰ７〜ＤＭＰ５＝０が入力の一方に供給され
るＡＮＤゲートはすべて信号の通過できない無効な回路
（オープン回路と等価）になるので、これらの無効な回
路をすべて除去した論理図にすると図１１が得られるこ
とになる。

【００２７】この図１１の回路は、Ｚ０＝１としたと
き、チャネル７が最高優先順位で、以下チャネル６，
５，４の順に優先度が低下する固定優先調停回路になっ
ている。例えばバス権要求レジスタＤＭＭのデータＤＭ
Ｍ７〜ＤＭＭ４が、同図に示すように“０１１０”とい
うビットパタンに設定されていれば、最優先要求チャネ
ルＩ６に対応するＹ６のみが１となるビットパタン“０
１００”がＹ出力になる。またＺ１出力は０となる。そ
してこれらの値はＤＭＮレジスタに調停結果として設定
される。このようにＤＭＰリセット時の初期化状態で
は、巡回優先調停回路２０Ａが、チャネル７，６，５，
４の順に優先順位が下がり、巡回優先調停回路２０Ｂ
が、チャネル３，２，１，０の順に優先順位が下がる固
定優先調停回路になる。

【００２８】図１２は図１０のＤＭＰ更新後の巡回優先
調停回路２０Ａの状態説明図であり、図中の論理素子の
ＡはＡＮＤゲート、Ｉはインバータである。図１２は、
図１１のＤＭＭ及びＺ０の値が更新されない時点でＬＤ
Ｐパルスが与えられ後の状態を示しており、いまＤＭＰ
レジスタはＩ６に対応するＤＭＰ６のみが１で、他のビ
ットが全て０になっている。このＤＭＰレジスタのデー
タ条件を与えて図１０の巡回優先調停回路２０Ａを図１
１の場合と同様に簡単化すれば、図１２の論理図とな
る。図１２の回路におけるＤＭＰレジスタのデータ更新
は、図６で説明した場合と全く同様に行われる。即ち図
１２のＤＭＰレジスタは、巡回優先調停回路２０Ａ，２
０Ｂの内部に各々１ビットのみに１が立つように更新さ
れる。更新の条件は、上位グループでのバス権要求がな
く、かつその巡回優先調停回路内部でバス権要求が１チ
ャネル以上あった場合であり、更新のタイミングは、そ
の最優先チャネルの処理後、次の調停サイクル開始前
に、前回最優先であったチャネルに対応するビット位置
に１が移動する。そして、次の調停サイクルでは、更新
されたＤＭＰレジスタ内の１の立ったチャネルが最低優
先度になるような巡回的優先関係に変化する。

【００２９】上記データ更新後のＤＭＰレジスタが示す
優先順位により、巡回優先調停回路２０Ａが調停を行う
簡単化された回路が図１２の論理図である。この図１２
の回路は、Ｚ０＝１としたとき、チャネル５が最高優先
順位で、以下チャネル４，７，６の順に優先度の低下す
る優先順位の調停回路になっている。すなわち、ＤＭＰ
レジスタの１の立っているＤＭＰ６が示すチャネル６は
前回バスアクセスを行使したので今回は優先順位が最下
位（優先度０）になり、この１のビットデータを巡回さ
せる巡回方向（この例では右方向）の次のＤＭＰ５が示
すチャネル５が最高優先順位（優先度３）となる。そし
て最高優先順位のチャネル５から巡回方向に従った巡回
順の各ビットＤＭＰ４、ＤＭＰ７、ＤＭＰ６が示すチャ
ネル４，７，６の順に優先順位が低下していることを示
している。

【００３０】また図９の回路においては、巡回優先調停
チャネルを２つのグループに分けて、このグループ毎の
巡回優先調停回路で調停処理を行うようにしたので、巡
回優先調停回路２０Ａに属するチャネルの処理が行われ
れば、巡回優先調停回路２０Ａ内の優先順位が巡回する
が、巡回優先調停回路２０Ｂの優先順位は巡回せず、ま
た巡回優先調停回路２０Ｂに属するチャネルの処理が行
われれば、巡回優先調停回路２０Ｂの優先順位が巡回す
るが、巡回優先調停回路２０Ａの優先順位は巡回しな
い。このように、２つの巡回優先調停回路２０Ａと２０
Ｂは互いに相手の内部優先関係を乱さないで動作する。
また、最優先チャネル８の処理が行われた場合は、信号
Ｚ０及びＺ１が０レベルとなるから、ＬＤＰパルスがＡ
ＮＤゲートで遮断され、巡回優先調停回路２００Ａ及び
２０ＢのＤＭＰレジスタは更新されない。

【００３１】図９の実施例２のバス権調停回路の制御方
法は、図１の実施例１のバス権調停回路の制御方法と全
く同じであり、例えば図７の状態遷移図をもつステート
マシンによって制御され、リセットパルスＲＳＰ、ロー
ドパルスＬＤＭ、ＬＤＮ、ＬＤＰのタイミング関係は図
８のようになる。

【００３２】また図１の実施例１と図９の実施例２を組
み合せたバス権調停回路として、各チャネル毎にバス権
要求の有無を示す多チャネルのバス権要求信号を、まず
全体的な優先度に従い、最優先チャネル群（各群内のチ
ャネル数は単数でも複数でもよく、図９のＤＭＭ８は単
数の場合である）、第２優先チャネル群、第３優先チャ
ネル群、…のように複数のチャネル群に分け、各群内の
チャネル順位の調停を巡回優先調停回路または固定優先
調停回路で実現することができる。例えば、多量のデー
タ転送を行う複数のチャネルは低位の巡回優先チャネル
群とし、データ転送に伴うイベント通知等の少量のデー
タ転送を行う複数のチャネルは高位の巡回優先チャネル
群として、各巡回優先チャネル群内では同等の優先関係
とし、さらにその上に最優先の固定優先チャネル群をお
くといった複合的な優先関係を形成することができる。
そして複数の巡回優先チャネル群の間には優先関係はあ
るが、互いに相手の内部優先関係を乱すことなく自律的
に動作することができる。

【００３３】

【発明の効果】以上のように本発明によれば、各チャネ
ル毎にバス権要求の有無を示す多チャネルのバス権要求
信号を、全体の優先順位によって複数のグループに分け
て入力し、前記複数グループ間の優先順位に従い、各グ
ループ内で要求の有ったチャネルから調停した１つのチ
ャネルにバス権許可信号を出力する複数の調停回路によ
り構成されるバス権調停回路において、複数チャネル間
の調停をする前記各調停回路は、各チャネル間の固定優
先順位に従い要求の有ったチャネルのうちの最高順位の
チャネルにバス権許可信号を出力する固定優先調停回
路、または各チャネル間の優先順位を順次巡回させる巡
回優先順位に従い要求の有ったチャネルのうちの最高順
位のチャネルにバス権許可信号を出力する巡回優先調停
回路により構成されるようにしたので、多チャネルのバ
ス権要求信号を、全体の優先順位によって最優先チャネ
ル群、第２の優先チャネル群、第３優先チャネル群のよ
うに複数のチャネル群に分け、例えば最優先チャネル群
は固定優先調停回路によりあらかじめ決められた優先順
位で調停を行い、その他のチャネル群は各群毎の巡回優
先調停回路により群内のチャネル優先度を均等にする調
停を行うというような複合的な優先順位関係を容易に実
現することができる。

【図面の簡単な説明】

【図１】本発明に係るバス権調停回路の実施例１を示す
図である。

【図２】図１の固定優先調停回路の内部回路図である。

【図３】図１の巡回優先調停回路の内部回路図１であ
る。

【図４】図１の巡回優先調停回路の内部回路図２であ
る。

【図５】図３，４のＤＭＰリセット時の巡回優先調停回
路の状態説明図である。

【図６】図３，４のＤＭＰ更新後の巡回優先調停回路の
状態説明図である。

【図７】図１のバス権調停回路を用いたバスコントロー
ラの状態遷移図である。

【図８】図７のステイトマシンの動作と図１の各種信号
波形との関係を示すタイミングチャートである。

【図９】本発明に係るバス権調停回路の実施例２を示す
図である。

【図１０】図９の巡回優先調停回路（Ａ）の内部回路図
である。

【図１１】図１０のＤＭＰリセット時の巡回優先調停回
路（Ａ）の状態説明図である。

【図１２】図１０のＤＭＰ更新後の巡回優先調停回路
（Ａ）の状態説明図である。

【図１３】従来のバス権調停回路の構成例を示す図であ
る。

【符号の説明】

１０固定優先調停回路２０巡回優先調停回路２０Ａ，２０Ｂ巡回優先調停回路（Ａ），（Ｂ）ＤＭＭバス権要求レジスタＤＭＮ調停結果レジスタＤＭＰ巡回優先順位指示レジスタＤＲＱ９〜ＤＲＱ０バス権要求入力端子ＤＭＮ９〜ＤＭＮ０バス権許可出力端子ＡＡＮＤゲートＮＡＮＡＮＤゲートＯＯＲゲートＩインバータ

Claims

【特許請求の範囲】

【請求項１】各チャネル毎にバス権要求の有無を示す
多チャネルのバス権要求信号を、全体の優先順位によっ
て複数のグループに分けて入力し、前記複数グループ間
の優先順位に従い、各グループ内で要求の有ったチャネ
ルから調停した１つのチャネルにバス権許可信号を出力
する複数の調停回路により構成されるバス権調停回路に
おいて、複数チャネル間の調停をする前記各調停回路は、各チャ
ネル間の固定優先順位に従い要求の有ったチャネルのう
ちの最高順位のチャネルにバス権許可信号を出力する固
定優先調停回路、または各チャネル間の優先順位を順次
巡回させる巡回優先順位に従い要求の有ったチャネルの
うちの最高順位のチャネルにバス権許可信号を出力する
巡回優先調停回路により構成されることを特徴とするバ
ス権調停回路。
【請求項２】各チャネル毎にバス権要求の有無を示す
多チャネルのバス権要求信号を、全体の優先順位によっ
て上位及び下位の２グループに分けて入力し、前記２グ
ループ間の優先順位に従い、各グループ内で要求の有っ
たチャネルから調停した１つのチャネルにバス権許可信
号を出力する２つの調停回路により構成されるバス権調
停回路において、複数チャネル間の調停をする前記上位の調停回路は、各
チャネル間の固定優先順位に従い要求の有ったチャネル
のうちの最高順位のチャネルにバス権許可信号を出力す
る固定優先調停回路により構成され、また複数チャネル
間の調停をする前記下位の調停回路は、各チャネル間の
優先順位を順次巡回させる巡回優先順位に従い要求の有
ったチャネルのうちの最高順位のチャネルにバス権許可
信号を出力する巡回優先調停回路により構成されること
を特徴とするバス権調停回路。
【請求項３】複数チャネル間の調停をする前記巡回優
先調停回路は、各ビット位置が前記複数の各チャネルを
示す複数ビットのデータを有し、前記複数ビットのデー
タのうちの１ビットのみが１に、その他のビットは全て
０に設定されるデータレジスタであって、前記データレ
ジスタの１が設定されたビット位置が示すチャネルは最
低優先順位で、前記１のビットデータを巡回させる巡回
方向の次のビット位置が示すチャネルが最高優先順位
で、前記巡回方向に従った巡回順の各ビット位置が示す
チャネル順に前記最高優先順位から低下する優先順位で
あることを指示し、前記指示された優先順位に従い巡回
優先調停回路が調停を行った次の調停時には、前回の最
高優先順位のチャネルが今回の最低優先順位のチャネル
となるように前記データレジスタ内の１が設定されるビ
ット位置を順次巡回させる巡回優先順位指示レジスタを
有することを特徴とする請求項１又は請求項２記載のバ
ス権調停回路。
【請求項４】前記バス権調停回路は、各チャネル毎にバス権要求の有無を示す多チャネルのバ
ス権要求信号を入力保持し、該保持信号を全体の優先順
位により分けられたグループ毎の各調停回路へ出力する
バス権要求レジスタと、前記グループ毎の各調停回路からそれぞれチャネル毎に
出力されるバス権の可否を示す信号を入力保持し、該保
持信号をチャネル毎の調停結果信号として出力する調停
結果レジスタとを有することを特徴とする請求項１、請
求項２又は請求項３のいずれかに記載のバス権調停回
路。