JPH08191333A - ディジタル位相復調回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はディジタル位相復調回路に関し、軟
判定データのダイナミックレンジを拡大して復号利得の
低下を防止することを目的とする。 【構成】 ディジタル位相復調回路は、ディジタル位相
変調信号を復調して、軟判定データを出力する。自動利
得制御回路３６，４２〜４４は、復調信号アイパターン
を上記復調信号のＡ／Ｄコンバータのフルスケールの１
／２ⁿ （ｎは自然数）とするように利得制御を行う。Ａ
／Ｄコンバータ出力のＭＳＢ及びＭＳＢからｎ＋１ビッ
ト以降の所定ビットを選択し軟判定データとして出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル位相復調回路
に関し、特にディジタル位相変調信号を復調して軟判定
データを出力する回路に関する。衛星通信などにおいて
は、中継間隔が長く受信電力が小さいために、所定の回
線符号誤り率を得るには信号電力対雑音電力（Ｃ／Ｎ
比）を小さくするために誤り訂正が用いられる。

【０００２】誤り訂正方式としては、例えば畳み込み符
号化／ビタービ復号化が用いられ、ビタービ復号化では
２値の伝送信号を２値で硬判定するよりも８値で軟判定
することで大きな復号利得が得られる。この軟判定によ
る復号利得を最大に引き出すため、最適の自動利得制御
（ＡＧＣ）を行う必要がある。

【０００３】

【従来の技術】図８は４相フェーズシフトキーイング
（ＰＳＫ）復調器のブロック図を示す。同図中、端子１
０より供給される所定周波数の４相ＰＳＫ信号は帯域フ
ィルタ１１を通してミキサ１２に供給され、ここでシン
セサイザ１３より供給される局発信号と混合され、中間
周波信号とされる。この中間周波信号は帯域フィルタ１
４を通して可変減衰器１５に供給され、ここで一定レベ
ルとされてハイブリッド１６に供給され、Ｉチャンネル
とＱチャンネルとに分離される。Ｉチャンネル、Ｑチャ
ンネル夫々の信号は乗算器１７，１８夫々で再生キャリ
アを乗算されて復調される。

【０００４】Ｉチャンネル、Ｑチャンネル夫々の復調信
号は低域フィルタ１９，２０で高調波成分を除去した
後、Ａ／Ｄコンバータ２１，２２夫々で例えば８ビット
の再生データとされ、ベースバンドプロセッサ２５に供
給されると共に、上位３ビットが軟判定データとして端
子２３，２４夫々から出力される。ベースバンドプロセ
ッサ２５内のキャリア再生部２６は１２ビットの制御電
圧を出力し、この制御電圧はＤ／Ａコンバータ３０でア
ナログ化されてＶＣＯ（電圧制御型発振器）３１に供給
され、ＶＣＯから再生キャリアが出力される。また、ク
ロック再生部２７の出力する再生クロックは積分器３３
を通してＶＣＯ３３に供給され、ＶＣＯ３３は周波数が
再生クロックの２倍のサンプリングクロックを出力し、
このサンプリングクロックがＡ／Ｄコンバータ２１，２
２に供給され、かつ、１／２分周器３４で１／２分周さ
れてクロックとされ端子３５から出力される。また、Ａ
ＧＣ制御部２８の出力する制御信号は積分器３６で積分
され可変減衰器１５に供給され、その減衰率が可変制御
される。

【０００５】図９はＡＧＣ制御部のブロック図を示す。
同図中、端子４０，４１夫々より供給されるＩチャンネ
ル、Ｑチャンネル夫々の復調信号はＡ／Ｄコンバータ２
１，２２で各８ビットの再生データとされる。この再生
データは図１０に示す如きストレートバイナリーであ
り、変換器４２，４３夫々で各８ビットの擬似極性振幅
表示に変換された後、そのＭＳＢを削除した７ビットが
加算器４４で加算される。なお、図１０では３ビットの
場合について示している。加算器４４出力はシフト回路
４５で１／２倍され、コンパレータ４６で外部設定値
（３ビットの場合は「０１１」）と比較される。この比
較結果は制御信号として積分器３６に供給され、基準電
圧に上記比較結果を重畳した制御信号が端子４７から可
変減衰器１５に供給される。

【０００６】

【発明が解決しようとする課題】ここで、雑音が混入し
た４相ＰＳＫ復調信号アイパターンを図１１（Ａ）に示
す如く、Ａ／Ｄコンバータ２１，２２の入力フルスケー
ルに設定しようとすると、雑音のためフルスケールを越
える場合と越えない場合とは同一頻度となるが、Ａ／Ｄ
コンバータ２１，２２の出力は、入力がそのフルスケー
ルを越えている場合にフルスケール値「１１１１ １１
１１」又は「００００ ００００」として出力する。こ
のためＡＧＣ制御では、入力信号レベルがフルスケール
を越えているにも拘らずフルスケールだと低く判定し、
その結果ＡＧＣ制御は発振してしまう。

【０００７】この発振を避けるために、図１１（Ｂ）に
示す如く、復調信号アイパターンをＡ／Ｄコンバータ２
１，２２の入力フルスケールの７〜８割に設定して雑音
によりフルスケールを越えないように設定することが考
えられる。この場合はＡＧＣ制御の発振を防止できる
が、Ａ／Ｄコンバータ２１，２２夫々が出力する８ビッ
トの値は「１１００ ００００」から「００１１ １１
１１」の範囲となり、端子２３，２４から出力される３
ビットのＩチャンネル、Ｑチャンネルの軟判定データは
「１１０」，「１０１」，「１００」，「０１１」，
「０１０」，「００１」の６値となってしまい、後段に
おけるビタービ復号利得が低下するという問題があっ
た。

【０００８】本発明は上記の点に鑑みなされたもので、
軟判定データのダイナミックレンジを拡大して復号利得
の低下を防止するディジタル位相復調回路を提供するこ
とを目的とする。

【０００９】

【課題を解決するための手段】請求項１に記載の発明
は、ディジタル位相変調信号を復調して軟判定データを
出力するディジタル位相復調回路において、復調信号ア
イパターンを上記復調信号のＡ／Ｄコンバータのフルス
ケールの１／２ⁿ （ｎは自然数）とするように利得制御
を行う自動利得制御回路を有し、上記Ａ／Ｄコンバータ
出力のＭＳＢ及びＭＳＢからｎ＋１ビット以降の判定ビ
ットを選択し軟判定データとして出力する。

【００１０】請求項２に記載の発明では、前記利得制御
回路は、前記Ａ／Ｄコンバータ出力値と、上記Ａ／Ｄコ
ンバータのフルスケールの１／２ⁿ に対応する基準値と
の比較結果に基づき利得制御を行う。請求項３に記載の
発明では、前記利得制御回路は、前記Ａ／Ｄコンバータ
出力を２ⁿ 倍した値と、上記Ａ／Ｄコンバータのフルス
ケールに対応する基準値との比較結果に基づき利得制御
を行う。

【００１１】請求項４に記載の発明は、ディジタル位相
変調信号を復調して軟判定信号を出力するディジタル位
相復調回路において、復調信号アイパターンを上記復調
信号のＡ／Ｄコンバータのフルスケールより小さい所定
の設定値とするように利得制御を行う自動利得制御回路
と、上記フルスケールと設定値との差を上記Ａ／Ｄコン
バータ出力の絶対値に加算する加算回路とを有し、上記
加算回路出力の上位ビットを選択し軟判定データとして
出力する。

【００１２】

【作用】請求項１に記載の発明においては、復調信号ア
イパターンがＡ／Ｄコンバータのフルスケールの１／
２，１／４等とされるため自動利得制御の発振を防止で
き、かつＡ／Ｄコンバータ出力のＭＳＢとｎ＋１ビット
以降の所定ビットから軟判定データを作成するため軟判
定データは全「１」の最大値から全「１」の最小値まで
のダイナミックレンジを有し、ダイナミックレンジが従
来より拡大する。

【００１３】請求項２に記載の発明においては、Ａ／Ｄ
コンバータ出力と、Ａ／Ｄコンバータのフルスケールの
１／２ⁿ に対応する基準値とを比較することにより、復
調アイパターンを上記フルスケールの１／２ⁿ とするこ
とができる。請求項３に記載の発明によれば、Ａ／Ｄコ
ンバータ出力を２ⁿ 倍した値と、Ａ／Ｄコンバータのフ
ルスケールに対応する基準値とを比較することにより、
復調アイパターンを上記フルスケールの１／２ⁿ とする
ことができる。

【００１４】請求項４に記載の発明においては、復調信
号アイパターンがＡ／Ｄコンバータのフルスケールより
小さい設定値とされるため自動利得制御の発振を防止で
き、かつ、上記フルスケールと設定値との差をＡ／Ｄコ
ンバータ出力の絶対値に加算して、その上位ビットから
軟判定データを作製するため、軟判定データのダイナミ
ックレンジが従来より拡大する。

【００１５】

【実施例】図１は本発明の第１実施例のブロック図を示
す。図１は４相ＰＳＫ復調器であり、同図中、図８と同
一部分には同一符号を付す。図１において、端子１０よ
り供給される所定周波数の４相ＰＳＫ信号は帯域フィル
タ１１を通してミキサ１２に供給され、ここでシンセサ
イザ１３より供給される局発信号と混合され、中間周波
数とされる。この中間周波数信号はロールオフ特性の帯
域フィルタ１４で帯域制限されて可変減衰器１５に供給
され、ここで一定レベルとされてハイブリッド１６に供
給され、ＩチャンネルとＱチャンネルとに分離される。
Ｉチャンネル、Ｑチャンネル夫々の信号は乗算器１７，
１８夫々で再生キャリアを乗算されて復調される。

【００１６】Ｉチャンネル、Ｑチャンネル夫々の復調信
号は低域フィルタ１９，２０で高調波成分を除去した
後、Ａ／Ｄコンバータ２１，２２夫々で８ビットの再生
データとされ、ベースバンドプロセッサ２５に供給され
ると共に、上位３ビットが軟判定信号として端子２３，
２４夫々から出力される。ベースバンドプロセッサ２５
内のキャリア再生部２６は１２ビットの制御電圧を出力
し、この制御電圧はＤ／Ａコンバータ３０でアナログ化
されてＶＣＯ（電圧制御型発振器）３１に供給され、Ｖ
ＣＯから再生キャリアが出力される。また、クロック再
生部２７の出力する再生クロックは積分器３３を通して
ＶＣＯ３３に供給され、ＶＣＯ３３は周波数が再生クロ
ックの２倍のサンプリングクロックを出力し、このサン
プリングクロックがＡ／Ｄコンバータ２１，２２に供給
され、かつ、１／２分周器３４で１／２分周されてクロ
ックとされ端子３５から出力される。

【００１７】一方、可変減衰器１５から出力される中間
周波信号は検波器５０に供給され、ここでピーク検波さ
れる。この検波値は比較器５１において外部設定値と比
較される。この外部設定値はＩチャンネル、Ｑチャンネ
ルの復調信号振幅がＡ／Ｄコンバータ２１，２２の入力
フルスケールと一致するように設定する。比較器５１は
検波値が外部設定値以下のときＨレベルで、検波値が外
部設定値を越えたときＬレベルの制御信号を出力する。
この制御信号は積分器５２で積分されて可変減衰器１５
に供給され、可変減衰器１５の減衰率が可変制御され
る。

【００１８】この実施例では、中間周波信号の検波値に
よってＡＧＣ制御を行っている。従って、図１１（Ａ）
に示す如く雑音が混入した４相ＰＳＫ復調信号アイパタ
ーンをＡ／Ｄコンバータ２１，２２の入力フルスケール
に設定した場合も、中間周波信号によるＡＧＣ制御は発
振することがない。

【００１９】図２は本発明の第２実施例のブロック図を
示す。第２実施例では４相ＰＳＫ復調器の構成は図８と
略同一であり、ベースバンドプロセッサ２５中のＡＧＣ
制御部が図２の構成である。但しＡ／Ｄコンバータ２
１，２２の代りに９ビット出力のＡ／Ｄコンバータ６
０，６１が用いられる。図２において、端子５８，５９
夫々より供給されるＩチャンネル、Ｑチャンネル夫々の
復調信号はＡ／Ｄコンバータ６０，６１夫々で従来より
１ビット多い９ビットの再生データとされる。このスト
レートバイナリーの再生データは変換器６２，６３夫々
で各９ビットの擬似極性振幅表示に変換された後、その
ＭＳＢを削除した８ビットが加算器６４で加算される。
加算器６４の出力する９ビットの信号はシフト回路６５
で１／２倍され、コンパレータ６６でＡ／Ｄコンバータ
６０，６１夫々のフルスケールの１／２に対応する外部
設定値「０１１１ １１１１」と比較される。なお、後
述の如く、復調信号アイパターンはＡ／Ｄコンバータ６
０，６１のフルスケールの１／２とされるため、Ａ／Ｄ
コンバータ６０，６１夫々が出力する９ビットの再生デ
ータのうち実質的に意味を持つのは８ビットであり、こ
の実質的に８ビットの再生データをキャリア再生部２６
やクロック再生部２７で使用したいために、Ａ／Ｄコン
バータ６０，６１を９ビット構成としている。また、変
換器６２，６３夫々の９ビットの出力データのうち意味
を持つのは８ビットであり、加算器６４の９ビットの出
力データのうち意味を持つのは８ビットであり、シフト
回路６５の８ビットの出力データのうち実質的に意味を
持つのは７ビットである。この比較結果は制御信号とし
て積分器３６に供給され、基準電圧に上記比較結果を重
畳した制御信号が端子６７から可変減衰器１５に供給さ
れる。

【００２０】このように、外部設定値を「０１１１ １
１１１」としているため、４相ＰＳＫ復調信号アイパタ
ーンは図３に示す如くＡ／Ｄコンバータ６０，６１夫々
のフルスケールの１／２（ハーフスケール）に設定され
る。ここでＩチャンネル、Ｑチャネル夫々の軟判定デー
タはＡ／Ｄコンバータ６０，６１夫々の出力する９ビッ
トの再生データのうち、上位３ビットの代りに、第１ビ
ット（ＭＳＢ）及び第３ビット及び第４ビットの３ビッ
トを取り出して端子２３，２４から出力する。Ａ／Ｄコ
ンバータ６０，６１の出力する図４（Ａ）に示す９ビッ
トの最大値「１０１１１ １１１１」に対応する軟判定
データは「１１１」とされ、図４（Ｂ）に示す９ビット
の最小値「０１０００ ００００」に対応する軟判定デ
ータは「０００」となる。つまり、軟判定データは「１
１１」から「０００」までの８値となるため、後段のビ
タービ復号利得が低下することはない。

【００２１】なお、上記実施例ではアイパターンをＡ／
Ｄコンバータ６０，６１のフルスケールの１／２として
いるが、１／４又は１／８としても良い。アイパターン
がフルスケールの１／４の場合は、Ａ／Ｄコンバータ６
０，６１の出力する９ビットの再生データのうち第１ビ
ット、第４ビット、第５ビットを軟判定データとして出
力し、アイパターンがフルスケールの１／８の場合は、
Ａ／Ｄコンバータ６０，６１の出力する９ビットの再生
データのうち第１ビット、第５ビット、第６ビットを軟
判定データとして出力する。

【００２２】図５は図２の変形例のブロック図を示す。
第５において、端子５８，５９夫々より供給されるＩチ
ャンネル、Ｑチャンネル夫々の復調信号はＡ／Ｄコンバ
ータ６０，６１夫々で従来より１ビット多い９ビットの
再生データとされる。このストレートバイナリーの再生
データは変換器６２，６３夫々で各９ビットの擬似極性
振幅表示に変換された後、そのＭＳＢを削除した８ビッ
トが加算器６４で加算される。加算器６４の出力する９
ビットの信号のうちＭＳＢを除く８ビットがコンパレー
タ６６でＡ／Ｄコンバータ６０，６１夫々のフルスケー
ルに対応する外部設定値「１１１１ １１１１」と比較
される。この比較結果は制御信号として積分器３６に供
給され、基準電圧に上記比較結果を重畳した制御信号が
端子６７から可変減衰器１５に供給される。

【００２３】この変形例では、図２におけるシフト回路
６５を除去することによりコンパレータ６６に供給する
データを２倍しており、これに対応して外部設定値をＡ
／Ｄコンバータ６０，６１夫々のフルスケールに対応さ
せており、この変形例の動作は図２の第２実施例と同一
であり、シフト回路６５を削除しただけ回路構成が簡単
となる。

【００２４】図６は本発明の第３実施例の要部のブロッ
ク図を示す。この第３実施例の４相ＰＳＫ復調器の構成
は図８とほとんど同一であり、図６に示す加算器７０，
７１と減算器７２とが付加されている。ＡＧＣ制御部２
８によるＡＧＣ制御については図９と同一構成である。

【００２５】図６において、端子７３にはＡ／Ｄコンバ
ータのフルスケールに対応する擬似極性振幅表示の７ビ
ットの値「１１１ １１１１」が入来し、端子７４から
は７ビットの外部設定値が入来する。外部設定値はＡＧ
Ｃ制御の発振を避けるために図７（Ａ）に示す如くアイ
パターンをＡ／Ｄコンバータ２１，２２の入力フルスケ
ールの７〜８割に設定する擬似極性振幅表示の値であ
り、例えば「１０１ １１１１」である。減算器７２は
双方の値を減算して差Ｄ、例えばＤ＝「０１００００
０」を得て、加算器７０，７１夫々に供給する。

【００２６】加算器７０，７１夫々にはＡ／Ｄコンバー
タ２１，２２夫々の出力するストレートバイナリー８ビ
ットの再生データが供給されており、この再生データに
差Ｄを加算する。差Ｄは擬似極性振幅表示であるため、
２の補数表示にする必要があり、このため再生データの
極性を表わすＭＳＢをインバータ７５，７６夫々で反転
して差ＤのＭＳＢとする。これによって加算器７０，７
１のストレートバイナリー表示８ビットの値を出力し、
このうち上位３ビットをＩチャンネル、Ｑチャンネル夫
々の軟判定データとして端子２３，２４より出力する。

【００２７】この場合、図７（Ａ）に示すアイパターン
は同図（Ｂ）に示す如くオフセットを付加された状態と
なり、軟判定データは「０００」〜「１１１」までとな
る。ただし、軟判定データ「１０１」〜「０１１」の範
囲は存在しないことになる。この場合も軟判定データは
６値であるがダイナミックレンジが大となるため後段の
軟判定利得の低下はほとんどない。

【００２８】

【発明の効果】上述の如く、請求項１に記載の発明によ
れば、復調信号アイパターンがＡ／Ｄコンバータのフル
スケールの１／２，１／４等とされるため自動利得制御
の発振を防止でき、かつＡ／Ｄコンバータ出力のＭＳＢ
とｎ＋１ビット以降の所定ビットから軟判定データを作
成するため軟判定データは全「１」の最大値から全
「１」の最小値までのダイナミックレンジを有し、ダイ
ナミックレンジが従来より拡大し、後段での復号利得の
低下を防止できる。

【００２９】また、請求項２に記載の発明によれば、Ａ
／Ｄコンバータ出力と、Ａ／Ｄコンバータのフルスケー
ルの１／２ⁿ に対応する基準値とを比較することによ
り、復調アイパターンを上記フルスケールの１／２ⁿ と
することができる。また、請求項３に記載の発明によれ
ば、Ａ／Ｄコンバータ出力を２ⁿ 倍した値と、Ａ／Ｄコ
ンバータのフルスケールに対応する基準値とを比較する
ことにより、復調アイパターンを上記フルスケールの１
／２ⁿ とすることができる。

【００３０】請求項４に記載の発明においては、復調信
号アイパターンがＡ／Ｄコンバータのフルスケールより
小さい設定値とされるため自動利得制御の発振を防止で
き、かつ、上記フルスケールと設定値との差をＡ／Ｄコ
ンバータ出力の絶対値に加算して、その上位ビットから
軟判定データを作製するため、軟判定データのダイナミ
ックレンジが従来より拡大し、実用上きわめて有用であ
る。

【図面の簡単な説明】

【図１】本発明の４相ＰＳＫ復調器のブロック図であ
る。

【図２】本発明のＡＧＣ制御部のブロック図である。

【図３】図２の回路を説明するための図である。

【図４】図２の回路を説明するための図である。

【図５】本発明のＡＧＣ制御部のブロック図である。

【図６】本発明の４相ＰＳＫ復調器の要部のブロック図
である。

【図７】図６の回路を説明するための図である。

【図８】４相ＰＳＫ復調器のブロック図である。

【図９】従来のＡＧＣ制御部のブロック図である。

【図１０】ストレートバイナリーと擬似極性振幅表示と
の関係を示す図である。

【図１１】図９の回路を説明するための図である。

【符号の説明】

１５ 可変減衰器 １６ ハイブリッド １７，１８ 乗算器 １９，２０ 低域フィルタ ２１，２２，６０，６１ Ａ／Ｄコンバータ ２５ ベースバンドプロセッサ ２６ キャリア再生部 ２７ クロック再生部 ２８ ＡＧＣ制御部 ３６，５２ 積分器 ５０ 検波器 ５１ 比較器 ６２，６３ 変換器 ６４，７０，７１ 加算器 ６５ シフトレジスタ ６６ コンパレータ ７２ 減算器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ディジタル位相変調信号を復調して軟判
   定データを出力するディジタル位相復調回路において、 復調信号アイパターンを上記復調信号のＡ／Ｄコンバー
   タのフルスケールの１／２ⁿ （ｎは自然数）とするよう
   に利得制御を行う自動利得制御回路を有し、 上記Ａ／Ｄコンバータ出力のＭＳＢ及びＭＳＢからｎ＋
   １ビット以降の所定ビットを選択し軟判定データとして
   出力することを特徴とするディジタル位相復調回路。
2. 【請求項２】 前記利得制御回路は、前記Ａ／Ｄコンバ
   ータ出力値と、上記Ａ／Ｄコンバータのフルスケールの
   １／２ⁿ に対応する基準値との比較結果に基づき利得制
   御を行うことを特徴とする請求項１記載のディジタル位
   相復調回路。
3. 【請求項３】 前記利得制御回路は、前記Ａ／Ｄコンバ
   ータ出力を２ⁿ 倍した値と、上記Ａ／Ｄコンバータのフ
   ルスケールに対応する基準値との比較結果に基づき利得
   制御を行うことを特徴とする請求項１記載のディジタル
   位相復調回路。
4. 【請求項４】 ディジタル位相変調信号を復調して軟判
   定信号を出力するディジタル位相復調回路において、 復調信号アイパターンを上記復調信号のＡ／Ｄコンバー
   タのフルスケールより小さい所定の設定値とするように
   利得制御を行う自動利得制御回路と、 上記フルスケールと設定値との差を上記Ａ／Ｄコンバー
   タ出力の絶対値に加算する加算回路とを有し、 上記加算回路出力の上位ビットを選択し軟判定データと
   して出力することを特徴とするディジタル位相復調回
   路。