JPH08190509A - 記憶装置 - Google Patents
記憶装置Info
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- JPH08190509A JPH08190509A JP7197328A JP19732895A JPH08190509A JP H08190509 A JPH08190509 A JP H08190509A JP 7197328 A JP7197328 A JP 7197328A JP 19732895 A JP19732895 A JP 19732895A JP H08190509 A JPH08190509 A JP H08190509A
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- signal
- write
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Abstract
(57)【要約】
【目的】 書き込み保護を行う記憶装置に関するもの
で、一定の領域に対し、データが容易に書き変わらない
よう保護する。 【構成】 ＭＰＵ１より出力されるアドレスＡ１１〜Ａ
０が３００〜３ＦＦの時メモリ選択用アドレスデコーダ
２よりのメモリ３へのＣＳ信号１３は「有効」でメモリ
３への読み書きが可能となる。この時アドレスが３Ｆ０
〜３ＦＦの領域へ書き込む場合、書き込み保護用アドレ
スデコーダ１０は「有効」となり、セレクタ９はＡＮＤ
回路８の出力をＷＥ信号１２ｂとしてメモリ３へ供給す
る。この時書き込み制御信号７が「有効」であればＭＰ
Ｕ１より出力されるＷＥ信号１２ａはＡＮＤ回路８によ
りマスクされず、メモリ３への書き込みは可能となる。
で、一定の領域に対し、データが容易に書き変わらない
よう保護する。 【構成】 ＭＰＵ１より出力されるアドレスＡ１１〜Ａ
０が３００〜３ＦＦの時メモリ選択用アドレスデコーダ
２よりのメモリ３へのＣＳ信号１３は「有効」でメモリ
３への読み書きが可能となる。この時アドレスが３Ｆ０
〜３ＦＦの領域へ書き込む場合、書き込み保護用アドレ
スデコーダ１０は「有効」となり、セレクタ９はＡＮＤ
回路８の出力をＷＥ信号１２ｂとしてメモリ３へ供給す
る。この時書き込み制御信号７が「有効」であればＭＰ
Ｕ１より出力されるＷＥ信号１２ａはＡＮＤ回路８によ
りマスクされず、メモリ３への書き込みは可能となる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサとメ
モリを用いた記憶装置に関し、更に詳しくは有料放送の
受信機等において、機器番号やスクランブルを解くため
の鍵番号等、機器毎に異なる番号やデータを記憶するた
めの記憶装置に関するものである。
モリを用いた記憶装置に関し、更に詳しくは有料放送の
受信機等において、機器番号やスクランブルを解くため
の鍵番号等、機器毎に異なる番号やデータを記憶するた
めの記憶装置に関するものである。
【０００２】
【従来の技術】近年、衛星放送、通信衛星などで有料放
送が開始され、特定の条件を満たした受信機のみ受信
（デスクランブル）できるスクランブル放送が普及して
きた。
送が開始され、特定の条件を満たした受信機のみ受信
（デスクランブル）できるスクランブル放送が普及して
きた。
【０００３】以下に、従来の有料放送受信機などに使用
されている記憶装置について、図３を参照しながら説明
する。
されている記憶装置について、図３を参照しながら説明
する。
【０００４】図３において、マイクロプロセッサ（以
下、ＭＰＵと略す）１は、メモリ選択用アドレスデコー
ダ２、読み書き可能なメモリ３など周辺装置を制御する
ためのアドレスバス５、６、および書き込みイネーブル
信号（以下、ＷＥ信号と略す）１２ａ、読み出しイネー
ブル信号（以下、ＯＥ信号と略す）１１ａを出力し、メ
モリ３との間にデータバス４を有する。メモリ３は、メ
モリへのアクセスを可能にするチップセレクト信号（以
下、ＣＳ信号と略す）１３と、メモリ内の全領域を示す
ために必要なアドレス信号６、ＷＥ信号１２ｂ、ＯＥ信
号１１ｂを入力し、データバス４を有する。
下、ＭＰＵと略す）１は、メモリ選択用アドレスデコー
ダ２、読み書き可能なメモリ３など周辺装置を制御する
ためのアドレスバス５、６、および書き込みイネーブル
信号（以下、ＷＥ信号と略す）１２ａ、読み出しイネー
ブル信号（以下、ＯＥ信号と略す）１１ａを出力し、メ
モリ３との間にデータバス４を有する。メモリ３は、メ
モリへのアクセスを可能にするチップセレクト信号（以
下、ＣＳ信号と略す）１３と、メモリ内の全領域を示す
ために必要なアドレス信号６、ＷＥ信号１２ｂ、ＯＥ信
号１１ｂを入力し、データバス４を有する。
【０００５】メモリ選択用アドレスデコーダ２はＭＰＵ
１が指定可能なアドレス領域のうちメモリ３の領域のみ
をデコードするようにデコードするもので、ＭＰＵ１の
アドレスバス５とメモリ３のＣＳ信号１３との間に接続
されている。
１が指定可能なアドレス領域のうちメモリ３の領域のみ
をデコードするようにデコードするもので、ＭＰＵ１の
アドレスバス５とメモリ３のＣＳ信号１３との間に接続
されている。
【０００６】以上のように構成された従来例の記憶装置
の動作について、図３を参照しながら説明する。ここで
説明を簡略化するため、メモリ３の容量は２５６アドレ
スとし、ＭＰＵ１より出力されるアドレス信号を１２本
とするが、これに限定されるものではない。またアドレ
ス信号をＡ１１〜Ａ０で表し、上位４ビットを上位アド
レスバス５、下位８ビットを下位アドレスバス６とし、
アドレス領域を１６進数で表示する。
の動作について、図３を参照しながら説明する。ここで
説明を簡略化するため、メモリ３の容量は２５６アドレ
スとし、ＭＰＵ１より出力されるアドレス信号を１２本
とするが、これに限定されるものではない。またアドレ
ス信号をＡ１１〜Ａ０で表し、上位４ビットを上位アド
レスバス５、下位８ビットを下位アドレスバス６とし、
アドレス領域を１６進数で表示する。
【０００７】ＭＰＵ１より出力された下位アドレスバス
６のＡ７〜Ａ０はメモリ３のアドレス信号入力に接続
し、上位アドレスバス５のＡ１１〜Ａ８はメモリ選択用
アドレスデコーダ２に接続する。また、メモリ選択用ア
ドレスデコーダ２の出力はメモリ３のＣＳ信号入力１３
に接続し、更にＭＰＵ１のＷＥ信号１２ａ、ＯＥ信号１
１ａは夫々メモリ３のＷＥ信号入力１２ｂ、ＯＥ信号入
力１１ｂに接続する。
６のＡ７〜Ａ０はメモリ３のアドレス信号入力に接続
し、上位アドレスバス５のＡ１１〜Ａ８はメモリ選択用
アドレスデコーダ２に接続する。また、メモリ選択用ア
ドレスデコーダ２の出力はメモリ３のＣＳ信号入力１３
に接続し、更にＭＰＵ１のＷＥ信号１２ａ、ＯＥ信号１
１ａは夫々メモリ３のＷＥ信号入力１２ｂ、ＯＥ信号入
力１１ｂに接続する。
【０００８】ここで、例えばメモリ３のアドレス領域を
３００から３ＦＦまでとする。従ってメモリ選択用アド
レスデコーダ２はアドレス信号５のＡ１１〜Ａ８が３の
とき「有効」レベルとなるアドレスデコーダであり、Ｍ
ＰＵ１より出力されるアドレスＡ１１〜Ａ０が３００〜
３ＦＦのときメモリ３のＣＳ信号入力１３への入力は
「有効」となり、この状態でＯＥ信号出力１１ａが「有
効」のときメモリ３よりデータが読み出され、またＷＥ
信号出力１２ａが「有効」のときメモリ３へ書き込まれ
る。
３００から３ＦＦまでとする。従ってメモリ選択用アド
レスデコーダ２はアドレス信号５のＡ１１〜Ａ８が３の
とき「有効」レベルとなるアドレスデコーダであり、Ｍ
ＰＵ１より出力されるアドレスＡ１１〜Ａ０が３００〜
３ＦＦのときメモリ３のＣＳ信号入力１３への入力は
「有効」となり、この状態でＯＥ信号出力１１ａが「有
効」のときメモリ３よりデータが読み出され、またＷＥ
信号出力１２ａが「有効」のときメモリ３へ書き込まれ
る。
【０００９】
【発明が解決しようとする課題】有料放送の受信機など
の機器番号やスクランブルを解くための鍵番号など、機
器毎に異なる番号やデータは一度記憶してしまえば書き
換える必要のないものであり、書き換えられると正常な
動作ができなくなる。
の機器番号やスクランブルを解くための鍵番号など、機
器毎に異なる番号やデータは一度記憶してしまえば書き
換える必要のないものであり、書き換えられると正常な
動作ができなくなる。
【００１０】しかしながら、上記の従来例の構成では、
書き込み時の誤操作や、ＭＰＵの暴走時またはノイズな
どにより、必要なデータが書き変わる可能性が高いとい
う問題点を有していた。
書き込み時の誤操作や、ＭＰＵの暴走時またはノイズな
どにより、必要なデータが書き変わる可能性が高いとい
う問題点を有していた。
【００１１】本発明は上記従来の問題点を解決するもの
で、書き換えられると正常な動作ができなくなるような
データは、一定のプロセスを経ないと書き換えれないよ
うにすることにより、必要なデータが書き換えられる可
能性を少なくした記憶装置の提供を目的とする。
で、書き換えられると正常な動作ができなくなるような
データは、一定のプロセスを経ないと書き換えれないよ
うにすることにより、必要なデータが書き換えられる可
能性を少なくした記憶装置の提供を目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の、本発明は読み出し書き込みが可能な記憶手段と、こ
の記憶手段の記憶領域の一部を保護領域と指定する保護
領域指定手段と、この保護領域指定手段により指定され
た前記記憶手段の保護領域のアドレスを出力するアドレ
ス信号発生手段と、記憶手段への書き込みを指令する書
き込みイネーブル信号を発生する書き込みイネーブル信
号発生手段と、記憶手段の保護領域への書き込みを指令
する書き込み制御信号を発生する制御信号発生手段と、
書き込みイネーブル信号と書き込み制御信号のいずれも
が存在することを検出する制御信号検出手段と、この制
御信号検出手段の出力に応じて、前記アドレス信号発生
手段より出力されたアドレス信号に基づいて前記記憶手
段の保護領域への書き込みを制御する制御手段とを有す
る記憶装置である。
の、本発明は読み出し書き込みが可能な記憶手段と、こ
の記憶手段の記憶領域の一部を保護領域と指定する保護
領域指定手段と、この保護領域指定手段により指定され
た前記記憶手段の保護領域のアドレスを出力するアドレ
ス信号発生手段と、記憶手段への書き込みを指令する書
き込みイネーブル信号を発生する書き込みイネーブル信
号発生手段と、記憶手段の保護領域への書き込みを指令
する書き込み制御信号を発生する制御信号発生手段と、
書き込みイネーブル信号と書き込み制御信号のいずれも
が存在することを検出する制御信号検出手段と、この制
御信号検出手段の出力に応じて、前記アドレス信号発生
手段より出力されたアドレス信号に基づいて前記記憶手
段の保護領域への書き込みを制御する制御手段とを有す
る記憶装置である。
【００１３】さらに、制御信号検出手段が、書き込みイ
ネーブル信号と書き込み制御信号の２つの信号を入力と
するＡＮＤ回路である記憶装置である。
ネーブル信号と書き込み制御信号の２つの信号を入力と
するＡＮＤ回路である記憶装置である。
【００１４】さらに、記憶手段の保護領域に、スクラン
ブル信号を解くための鍵番号が記憶されている記憶装置
である。
ブル信号を解くための鍵番号が記憶されている記憶装置
である。
【００１５】具体的には、上記目的を達成するために本
発明の記憶装置は、基本の構成として記憶手段の保護領
域のアドレスを出力するアドレス信号発生手段と書き込
みネーブル信号（ＷＥ信号）を発生する書き込みイネー
ブル信号発生手段及び制御手段とがＭＰＵで構成され、
上記ＭＰＵから読み書き可能なメモリと、ＭＰＵより出
力されるアドレス信号をデコードし上記メモリの領域の
一部を示す書き込み保護用アドレスデコーダと、上記Ｍ
ＰＵより出力されるメモリへのＷＥ信号と、上記ＷＥ信
号をマスクするための書き込み制御信号とで構成され、
上記書き込み制御信号が書き込みをイネーブルにした時
のみ上記書き込み保護用アドレスデコーダの示す領域の
みメモリへの書き込みが可能となり、それ以外の領域は
常時書き込みが可能な構成となっている。
発明の記憶装置は、基本の構成として記憶手段の保護領
域のアドレスを出力するアドレス信号発生手段と書き込
みネーブル信号（ＷＥ信号）を発生する書き込みイネー
ブル信号発生手段及び制御手段とがＭＰＵで構成され、
上記ＭＰＵから読み書き可能なメモリと、ＭＰＵより出
力されるアドレス信号をデコードし上記メモリの領域の
一部を示す書き込み保護用アドレスデコーダと、上記Ｍ
ＰＵより出力されるメモリへのＷＥ信号と、上記ＷＥ信
号をマスクするための書き込み制御信号とで構成され、
上記書き込み制御信号が書き込みをイネーブルにした時
のみ上記書き込み保護用アドレスデコーダの示す領域の
みメモリへの書き込みが可能となり、それ以外の領域は
常時書き込みが可能な構成となっている。
【００１６】更に、追加の構成としてメモリの全領域を
示すメモリ選択用アドレスデコーダと、上記メモリ選択
用アドレスデコーダのデコード値と異なる領域をデコー
ドするメモリ選択保護用アドレスデコーダと、上記メモ
リ選択用アドレスデコーダの出力またはメモリ選択保護
用アドレスデコーダの出力を選択するセレクタとを追加
し、書き込み制御信号が書き込みイネーブルのとき上記
セレクタにより上記メモリ選択保護用アドレスデコーダ
が有効になるように構成する。
示すメモリ選択用アドレスデコーダと、上記メモリ選択
用アドレスデコーダのデコード値と異なる領域をデコー
ドするメモリ選択保護用アドレスデコーダと、上記メモ
リ選択用アドレスデコーダの出力またはメモリ選択保護
用アドレスデコーダの出力を選択するセレクタとを追加
し、書き込み制御信号が書き込みイネーブルのとき上記
セレクタにより上記メモリ選択保護用アドレスデコーダ
が有効になるように構成する。
【００１７】
【作用】この基本の構成によって、書き込み制御信号に
より書き込みをイネーブルにしない限り、書き込み保護
用アドレスデコーダで示されるメモリの領域は書き込む
ことができない。
より書き込みをイネーブルにしない限り、書き込み保護
用アドレスデコーダで示されるメモリの領域は書き込む
ことができない。
【００１８】また、追加の構成としてメモリ選択保護用
アドレスデコーダとセレクタを有する場合は、書き込み
制御信号を書き込みイネーブルにし、さらにメモリ選択
保護用アドレスデコーダが示す領域に書き込まなけれ
ば、書き込み保護用アドレスデコーダで示される領域に
書き込むことができない。
アドレスデコーダとセレクタを有する場合は、書き込み
制御信号を書き込みイネーブルにし、さらにメモリ選択
保護用アドレスデコーダが示す領域に書き込まなけれ
ば、書き込み保護用アドレスデコーダで示される領域に
書き込むことができない。
【００１９】従って、書き込み保護用アドレスデコーダ
が示す領域に、書き変わると正常な動作ができないよう
なデータを記憶しておけば、そのデータが書き変わらな
いよう保護することができる。
が示す領域に、書き変わると正常な動作ができないよう
なデータを記憶しておけば、そのデータが書き変わらな
いよう保護することができる。
【００２０】
（実施例１）以下、本発明の第１の実施例の記憶装置に
ついて、図面を参照しながら説明する。図１は本発明の
第１の実施例の記憶装置のブロック図である。
ついて、図面を参照しながら説明する。図１は本発明の
第１の実施例の記憶装置のブロック図である。
【００２１】図１において、ＭＰＵ１、メモリ３へのＣ
Ｓ信号１３を発生するメモリ選択用アドレスデコーダ
２、読み書き可能なメモリ３、データバス４、上位およ
び下位アドレスバス５，６、ＷＥ信号１２ａ、ＯＥ信号
１１ａは図３の従来例と全く同様な構成であり、詳細な
説明は省略する。
Ｓ信号１３を発生するメモリ選択用アドレスデコーダ
２、読み書き可能なメモリ３、データバス４、上位およ
び下位アドレスバス５，６、ＷＥ信号１２ａ、ＯＥ信号
１１ａは図３の従来例と全く同様な構成であり、詳細な
説明は省略する。
【００２２】ＡＮＤ回路８は書き込み制御信号７とＭＰ
Ｕ１より出力されるＷＥ信号１２ａとを入力し、ＷＥ信
号１２ａを書き込み制御信号７でマスクする為に配置す
る。ＭＰＵ１が書き込み保護用アドレスデコーダ１０が
示す領域にアクセスしたときセレクタ９はＡＮＤ回路８
の出力を選択し、書き込み制御信号７でマスクされたＷ
Ｅ信号１２ａをメモリ３へのＷＥ信号入力１２ｂとし、
それ以外の領域をアクセスする場合は、セレクタ９はＭ
ＰＵ１より出力されるＷＥ信号出力１２ａを選択して、
ＷＥ信号１２ａをそのままメモリ３へのＷＥ信号入力１
２ｂとして供給するように構成する。
Ｕ１より出力されるＷＥ信号１２ａとを入力し、ＷＥ信
号１２ａを書き込み制御信号７でマスクする為に配置す
る。ＭＰＵ１が書き込み保護用アドレスデコーダ１０が
示す領域にアクセスしたときセレクタ９はＡＮＤ回路８
の出力を選択し、書き込み制御信号７でマスクされたＷ
Ｅ信号１２ａをメモリ３へのＷＥ信号入力１２ｂとし、
それ以外の領域をアクセスする場合は、セレクタ９はＭ
ＰＵ１より出力されるＷＥ信号出力１２ａを選択して、
ＷＥ信号１２ａをそのままメモリ３へのＷＥ信号入力１
２ｂとして供給するように構成する。
【００２３】以上のように構成された第１の実施例の記
憶装置について、以下その動作を説明する。
憶装置について、以下その動作を説明する。
【００２４】ここで、従来例と同様に、説明を簡略化す
るため、メモリ３のアドレス領域を３００〜３ＦＦと
し、また書き込み保護用アドレスデコーダ１０の書き込
み保護用デコード値をＦ０〜ＦＦとする（以下この領域
を書き込み保護領域と呼ぶ）が、これに限定するもので
はない。ＭＰＵ１より出力されるアドレスＡ１１〜Ａ０
が３００〜３ＦＦのときメモリ３のＣＳ信号１３は「有
効」となり、メモリ３への読み書きが可能となる。
るため、メモリ３のアドレス領域を３００〜３ＦＦと
し、また書き込み保護用アドレスデコーダ１０の書き込
み保護用デコード値をＦ０〜ＦＦとする（以下この領域
を書き込み保護領域と呼ぶ）が、これに限定するもので
はない。ＭＰＵ１より出力されるアドレスＡ１１〜Ａ０
が３００〜３ＦＦのときメモリ３のＣＳ信号１３は「有
効」となり、メモリ３への読み書きが可能となる。
【００２５】またアドレスＡ１１〜Ａ０が３Ｆ０〜３Ｆ
Ｆの領域へ書き込む場合、書き込み保護用アドレスデコ
ーダ１０は「有効」レベルとなり、ＡＮＤ回路８の出力
をセレクタ９を介してＷＥ信号１２ｂとしてメモリ３へ
供給する。このとき書き込み制御信号７が「有効」レベ
ルであればＭＰＵ１より出力されるＷＥ信号１２ａはＡ
ＮＤ回路８によりマスクされず、メモリ３への書き込み
は可能（イネーブル）となる。書き込み制御信号７が
「無効」レベルの時はＷＥ信号出力１２ａはＡＮＤ回路
８によりマスクされ、メモリ３へ供給されるＷＥ信号１
２ｂはアクティブにならないため、メモリ３への書き込
みは不可能（ディスエーブル）となる。
Ｆの領域へ書き込む場合、書き込み保護用アドレスデコ
ーダ１０は「有効」レベルとなり、ＡＮＤ回路８の出力
をセレクタ９を介してＷＥ信号１２ｂとしてメモリ３へ
供給する。このとき書き込み制御信号７が「有効」レベ
ルであればＭＰＵ１より出力されるＷＥ信号１２ａはＡ
ＮＤ回路８によりマスクされず、メモリ３への書き込み
は可能（イネーブル）となる。書き込み制御信号７が
「無効」レベルの時はＷＥ信号出力１２ａはＡＮＤ回路
８によりマスクされ、メモリ３へ供給されるＷＥ信号１
２ｂはアクティブにならないため、メモリ３への書き込
みは不可能（ディスエーブル）となる。
【００２６】また、読み出しは、メモリ３に与えられる
ＣＳ信号が「有効」レベルであり、且つＯＥ信号が「有
効」であれば可能であり、アドレスＡ１１〜Ａ０が３０
０〜３ＦＦの領域は全て読み出し可能となっている。
ＣＳ信号が「有効」レベルであり、且つＯＥ信号が「有
効」であれば可能であり、アドレスＡ１１〜Ａ０が３０
０〜３ＦＦの領域は全て読み出し可能となっている。
【００２７】（実施例２）以下、本発明の第２の実施例
の記憶装置について、図２を用いて説明する。図２は本
発明の第２の実施例の記憶装置のブロック図である。
の記憶装置について、図２を用いて説明する。図２は本
発明の第２の実施例の記憶装置のブロック図である。
【００２８】図２において、ＭＰＵ１、メモリ選択用ア
ドレスデコーダ２、メモリ３、書き込み保護用アドレス
デコーダ１０、ＡＮＤ回路８、セレクタ９は第１の実施
例の図１と同様の構成であり、説明を省略する。図１の
構成と異なるのは、入力をアドレスバス５に接続したメ
モリ選択保護用アドレスデコーダ１４と、このメモリ選
択保護用アドレスデコーダ１４の出力を一方の入力と
し、書き込み保護用アドレスデコーダ１０の出力を他方
の入力としたＡＮＤ回路１６と、メモリ選択用アドレス
デコーダ２の出力とＡＮＤ回路１６の出力とを入力とし
て書き込み制御信号７により制御されるセレクタ１５を
設け、メモリ選択保護用アドレスデコーダ１４の出力と
書き込み保護用アドレスデコーダ１０の出力とをＡＮＤ
回路１６でＡＮＤをとった信号と、メモリ選択用アドレ
スデコーダ２の出力とのいずれかを書き込み制御信号７
により選択してメモリ３のＣＳ信号１３とした構成を付
加したことである。
ドレスデコーダ２、メモリ３、書き込み保護用アドレス
デコーダ１０、ＡＮＤ回路８、セレクタ９は第１の実施
例の図１と同様の構成であり、説明を省略する。図１の
構成と異なるのは、入力をアドレスバス５に接続したメ
モリ選択保護用アドレスデコーダ１４と、このメモリ選
択保護用アドレスデコーダ１４の出力を一方の入力と
し、書き込み保護用アドレスデコーダ１０の出力を他方
の入力としたＡＮＤ回路１６と、メモリ選択用アドレス
デコーダ２の出力とＡＮＤ回路１６の出力とを入力とし
て書き込み制御信号７により制御されるセレクタ１５を
設け、メモリ選択保護用アドレスデコーダ１４の出力と
書き込み保護用アドレスデコーダ１０の出力とをＡＮＤ
回路１６でＡＮＤをとった信号と、メモリ選択用アドレ
スデコーダ２の出力とのいずれかを書き込み制御信号７
により選択してメモリ３のＣＳ信号１３とした構成を付
加したことである。
【００２９】上記のように構成された第２の実施例の記
憶装置の、特に第１の実施例と異なる構成を中心に、以
下その動作を説明する。
憶装置の、特に第１の実施例と異なる構成を中心に、以
下その動作を説明する。
【００３０】ここで、第１の実施例と同様、説明を簡略
化するため、メモリ選択用アドレスデコーダ２のデコー
ド値を３、書き込み保護用アドレスデコーダ１０の書き
込み保護用デコード値をＦ０〜ＦＦ、さらにメモリ選択
保護用アドレスデコーダ１４のデコード値をＦとする
が、これに限定されるものではない。
化するため、メモリ選択用アドレスデコーダ２のデコー
ド値を３、書き込み保護用アドレスデコーダ１０の書き
込み保護用デコード値をＦ０〜ＦＦ、さらにメモリ選択
保護用アドレスデコーダ１４のデコード値をＦとする
が、これに限定されるものではない。
【００３１】書き込み制御信号７が「無効」のとき、セ
レクタ１５はメモリ選択用アドレスデコーダ２の出力を
選択してメモリ３のＣＳ信号１３として供給するように
切り換えられるため、実施例２は図１と同じ動作を行
う。即ち、メモリ選択用アドレスデコーダ２はアドレス
バス５からの入力が３のときは「有効」となる信号をＣ
Ｓ入力に与えてメモリ３を選択するのでアドレスＡ１１
〜Ａ０が３００〜３ＥＦのときは読み書き可能である。
しかし書き込み保護領域である３Ｆ０〜３ＦＦにおいて
は書き込み保護用アドレスデコーダ１０がセレクタ９の
入力としてＡＮＤ回路８の出力を選択するので、書き込
み制御信号７の「無効」によりＭＰＵ１のＷＥ信号１２
ａががマスクされてメモリ３へのＷＥ信号１２ｂとして
与えられるため、読み出しのみ可能となる。
レクタ１５はメモリ選択用アドレスデコーダ２の出力を
選択してメモリ３のＣＳ信号１３として供給するように
切り換えられるため、実施例２は図１と同じ動作を行
う。即ち、メモリ選択用アドレスデコーダ２はアドレス
バス５からの入力が３のときは「有効」となる信号をＣ
Ｓ入力に与えてメモリ３を選択するのでアドレスＡ１１
〜Ａ０が３００〜３ＥＦのときは読み書き可能である。
しかし書き込み保護領域である３Ｆ０〜３ＦＦにおいて
は書き込み保護用アドレスデコーダ１０がセレクタ９の
入力としてＡＮＤ回路８の出力を選択するので、書き込
み制御信号７の「無効」によりＭＰＵ１のＷＥ信号１２
ａががマスクされてメモリ３へのＷＥ信号１２ｂとして
与えられるため、読み出しのみ可能となる。
【００３２】書き込み制御信号７が「有効」のときは、
セレクタ１５はメモリ選択保護用アドレスデコーダ１４
の出力と、書き込み保護領域を示す書き込み保護用アド
レスデコーダ１０の出力の論理積を取るＡＮＤ回路１６
の出力を選択するように切り換えられているため、メモ
リ選択保護用アドレスデコーダ１４に与えられる値がＦ
すなわちアドレスＡ１１〜Ａ０がＦＦ０〜ＦＦＦのとき
のみメモリ３へのＣＳ信号１３は「有効」となる。この
ときセレクタ９は第１の実施例と同様にＷＥ信号１２ａ
をマスクするためのＡＮＤ回路８の出力を選択するが、
書き込み制御信号７が「有効」のため、ＷＥ信号１２ａ
はマスクされず、メモリ３への書き込みは可能となる。
セレクタ１５はメモリ選択保護用アドレスデコーダ１４
の出力と、書き込み保護領域を示す書き込み保護用アド
レスデコーダ１０の出力の論理積を取るＡＮＤ回路１６
の出力を選択するように切り換えられているため、メモ
リ選択保護用アドレスデコーダ１４に与えられる値がＦ
すなわちアドレスＡ１１〜Ａ０がＦＦ０〜ＦＦＦのとき
のみメモリ３へのＣＳ信号１３は「有効」となる。この
ときセレクタ９は第１の実施例と同様にＷＥ信号１２ａ
をマスクするためのＡＮＤ回路８の出力を選択するが、
書き込み制御信号７が「有効」のため、ＷＥ信号１２ａ
はマスクされず、メモリ３への書き込みは可能となる。
【００３３】即ち第２の実施例では、書き込み保護領域
に書き込む場合、まず書き込み制御端子７を「有効」レ
ベルにし、かつ上位アドレスバス５の上位アドレスＡ１
１〜Ａ８をメモリ選択用アドレスデコーダのデコード値
と異なる領域の値Ｆにして書き込みまなければならな
い。
に書き込む場合、まず書き込み制御端子７を「有効」レ
ベルにし、かつ上位アドレスバス５の上位アドレスＡ１
１〜Ａ８をメモリ選択用アドレスデコーダのデコード値
と異なる領域の値Ｆにして書き込みまなければならな
い。
【００３４】そして、書き込み保護領域３Ｆ０〜３ＦＦ
に必要なデータを書き込んだ後は、書き込み制御端子７
を「無効」レベルに保持する事により、アドレスＡ１１
〜Ａ０が３００〜３ＥＦの時は読み書き可能で、書き込
み保護領域である３Ｆ０〜３ＦＦは読み出しのみ可能と
なる。
に必要なデータを書き込んだ後は、書き込み制御端子７
を「無効」レベルに保持する事により、アドレスＡ１１
〜Ａ０が３００〜３ＥＦの時は読み書き可能で、書き込
み保護領域である３Ｆ０〜３ＦＦは読み出しのみ可能と
なる。
【００３５】上記各実施例においてメモリの領域、アド
レスバスの本数、各デコーダのデコード値等の数値はす
べて一例であり、この値に限定されるものではない。
レスバスの本数、各デコーダのデコード値等の数値はす
べて一例であり、この値に限定されるものではない。
【００３６】
【発明の効果】以上説明したように本発明の記憶装置
は、ＭＰＵと、読み書き可能なメモリと、メモリのＣＳ
信号を発生するメモリ選択用アドレスデコーダと、書き
込み制御信号と、ＭＰＵより出力されるＷＥ信号を書き
込み制御信号でマスクするＡＮＤ回路と、書き込み保護
領域を示す書き込み保護用アドレスデコーダと、書き込
み保護領域では書き込み制御信号によりマスクされたＷ
Ｅ信号をメモリへのＷＥ信号とするセレクタとで構成さ
れ、書き込み制御信号がメモリへの書き込みを許可にし
た場合のみ書き込み保護領域への書き込みが可能とな
る。
は、ＭＰＵと、読み書き可能なメモリと、メモリのＣＳ
信号を発生するメモリ選択用アドレスデコーダと、書き
込み制御信号と、ＭＰＵより出力されるＷＥ信号を書き
込み制御信号でマスクするＡＮＤ回路と、書き込み保護
領域を示す書き込み保護用アドレスデコーダと、書き込
み保護領域では書き込み制御信号によりマスクされたＷ
Ｅ信号をメモリへのＷＥ信号とするセレクタとで構成さ
れ、書き込み制御信号がメモリへの書き込みを許可にし
た場合のみ書き込み保護領域への書き込みが可能とな
る。
【００３７】さらにメモリ選択保護用アドレスデコーダ
の出力と書き込み保護用アドレスデコーダの出力との論
理積を求めるＡＮＤ回路と、このＡＮＤ回路の出力とメ
モリのＣＳ信号を発生するメモリ選択用アドレスデコー
ダの出力とを書き込み制御信号により選択するセレクタ
を設けることにより、書き込み保護領域への書き込みア
ドレスを移動することができる。
の出力と書き込み保護用アドレスデコーダの出力との論
理積を求めるＡＮＤ回路と、このＡＮＤ回路の出力とメ
モリのＣＳ信号を発生するメモリ選択用アドレスデコー
ダの出力とを書き込み制御信号により選択するセレクタ
を設けることにより、書き込み保護領域への書き込みア
ドレスを移動することができる。
【００３８】したがって、書換えられると正常な動作が
できなくなるようなデータを、書き込み保護領域に記憶
することにより、誤操作やノイズ等により書き換えられ
る可能性を少なくすることができる。
できなくなるようなデータを、書き込み保護領域に記憶
することにより、誤操作やノイズ等により書き換えられ
る可能性を少なくすることができる。
【図１】本発明の第１の実施例の記憶装置のブロック図
【図２】本発明の第２の実施例の記憶装置のブロック図
【図３】従来例の記憶装置のブロック図
１ ＭＰＵ ２ メモリ選択用アドレスデコーダ ３ メモリ ４ データバス ５ 上位アドレスバス ６ 下位アドレスバス ７ 書き込み制御信号 ８ ＡＮＤ回路 ９ セレクタ １０ 書き込み保護用アドレスデコーダ １１ａ ＭＰＵのＯＥ信号 １１ｂ メモリのＯＥ信号 １２ａ ＭＰＵのＷＥ信号 １２ｂ メモリのＷＥ信号 １３ メモリのＣＳ信号 １４ メモリ選択保護用アドレスデコーダ １５ セレクタ １６ ＡＮＤ回路
Claims (6)
- 【請求項１】 読み出し書き込みが可能な記憶手段と、
前記記憶手段の記憶領域の一部を保護領域と指定する保
護領域指定手段と、前記保護領域指定手段により指定さ
れた前記記憶手段の保護領域のアドレスを出力するアド
レス信号発生手段と、前記記憶手段への書き込みを指令
する書き込みイネーブル信号を発生する書き込みイネー
ブル信号発生手段と、前記記憶手段の保護領域への書き
込みを指令する書き込み制御信号を発生する制御信号発
生手段と、前記書き込みイネーブル信号と書き込み制御
信号のいずれもが存在することを検出する制御信号検出
手段と、前記制御信号検出手段の出力に応じて、前記ア
ドレス信号発生手段より出力されたアドレス信号に基づ
いて前記記憶手段の保護領域への書き込み制御する制御
手段とを有する記憶装置。 - 【請求項２】 制御信号検出手段が、書き込みイネーブ
ル信号と書き込み制御信号の２つの信号を入力とするＡ
ＮＤ回路である請求項１記載の記憶装置。 - 【請求項３】 記憶手段の保護領域に、スクランブル信
号を解くための鍵番号がが記憶されている請求項１記載
の記憶装置。 - 【請求項４】 記憶手段の保護領域のアドレスを出力す
るアドレス信号発生手段と書き込みイネーブル信号を発
生する書き込みイネーブル信号発生手段及び制御手段と
がマイクロプロセッサで構成され、制御信号検出手段の
出力に応じて前記マイクロプロセッサがアドレス信号発
生手段より出力されたアドレス信号に基づいて記憶手段
の保護領域への書き込みを行う請求項１記載の記憶装
置。 - 【請求項５】 マイクロプロセッサと、前記マイクロプ
ロセッサから 読み書き可能なメモリと、前記マイクロ
プロセッサより出力されるアドレス信号をデコードし前
記メモリの領域の一部を示す書き込み保護用アドレスデ
コーダと、前記マイクロプロセッサより出力される前記
メモリへの書き込みイネーブル信号と、前記書き込みイ
ネーブル信号をマスクし前記メモリへの書き込みをイネ
ーブルにするかディスエーブルにするか決定する書き込
み制御信号とを備え、前記書き込み制御信号が書き込み
をイネーブルにしたときのみ前記書き込み保護用アドレ
スデコーダの示す範囲の前記メモリへの書き込みが可能
となリ、それ以外の領域は常時書き込みが可能な記憶装
置。 - 【請求項６】 メモリの全領域を示すメモリ選択用アド
レスデコーダと、前記メモリ選択用アドレスデコーダの
デコード値と異なる領域をデコードするメモリ選択保護
用アドレスデコーダと、メモリ選択用アドレスデコーダ
およびメモリ選択保護用アドレスデコーダの出力を選択
するセレクタとを備え、書き込み制御信号が書き込みイ
ネーブルのとき前記セレクタにより前記メモリ選択保護
用アドレスデコーダが有効になることを特徴とした請求
項５記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7197328A JPH08190509A (ja) | 1994-11-08 | 1995-08-02 | 記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27366194 | 1994-11-08 | ||
| JP6-273661 | 1994-11-08 | ||
| JP7197328A JPH08190509A (ja) | 1994-11-08 | 1995-08-02 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08190509A true JPH08190509A (ja) | 1996-07-23 |
Family
ID=26510300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7197328A Pending JPH08190509A (ja) | 1994-11-08 | 1995-08-02 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08190509A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6594747B2 (en) | 2000-06-29 | 2003-07-15 | Fujitsu Limited | Processing apparatus with integrated circuit and integrated circuit package |
| US6993654B2 (en) | 2000-06-29 | 2006-01-31 | Fujitsu Limited | Secure encryption processor with tamper protection |
-
1995
- 1995-08-02 JP JP7197328A patent/JPH08190509A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6594747B2 (en) | 2000-06-29 | 2003-07-15 | Fujitsu Limited | Processing apparatus with integrated circuit and integrated circuit package |
| US6993654B2 (en) | 2000-06-29 | 2006-01-31 | Fujitsu Limited | Secure encryption processor with tamper protection |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040225 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |