JPH0818823A - クランプ回路システム - Google Patents
クランプ回路システムInfo
- Publication number
- JPH0818823A JPH0818823A JP6146316A JP14631694A JPH0818823A JP H0818823 A JPH0818823 A JP H0818823A JP 6146316 A JP6146316 A JP 6146316A JP 14631694 A JP14631694 A JP 14631694A JP H0818823 A JPH0818823 A JP H0818823A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- analog signal
- clamp
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Picture Signal Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】
【目的】 ＡＤＣやクランプ回路の各要素の変動やバラ
ツキによるＡＤＣの出力データの変動を押さえ込む。 【構成】 アナログ信号をデジタル変換するＡＤＣ１１
と、ＡＤＣのＶＲＴとＶＲＢとの間を特定の分圧比で分
圧する抵抗器１２、１３から構成される分圧回路１４
と、アナログ信号を入力するとともに、分圧回路１４の
出力電圧を特定のゲインを有するバッファー回路１７を
介してコントロール電圧として入力し、前記アナログ信
号のＤＣレベルを前記コントロール電圧にホールドし、
ＡＤＣにバッファーを介して出力するクランプ回路１８
と構成され、バッファー回路１７のゲインをＶＲＴとＶ
ＲＢバラツキによる変動とコントロール電圧を同方向か
つの同じ程度の度合いにするよう設定する。ことによ
り、バラツキによる出力デジタル信号の変動を押さえ込
むことができる。
ツキによるＡＤＣの出力データの変動を押さえ込む。 【構成】 アナログ信号をデジタル変換するＡＤＣ１１
と、ＡＤＣのＶＲＴとＶＲＢとの間を特定の分圧比で分
圧する抵抗器１２、１３から構成される分圧回路１４
と、アナログ信号を入力するとともに、分圧回路１４の
出力電圧を特定のゲインを有するバッファー回路１７を
介してコントロール電圧として入力し、前記アナログ信
号のＤＣレベルを前記コントロール電圧にホールドし、
ＡＤＣにバッファーを介して出力するクランプ回路１８
と構成され、バッファー回路１７のゲインをＶＲＴとＶ
ＲＢバラツキによる変動とコントロール電圧を同方向か
つの同じ程度の度合いにするよう設定する。ことによ
り、バラツキによる出力デジタル信号の変動を押さえ込
むことができる。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄコンバータ（以
下、ＡＤＣと略す）を有するデジタル信号処理回路一般
に関するものであり、特に映像分野におけるデジタル信
号処理回路に利用される場合が多い。
下、ＡＤＣと略す）を有するデジタル信号処理回路一般
に関するものであり、特に映像分野におけるデジタル信
号処理回路に利用される場合が多い。
【０００２】
【従来の技術】近年、信号処理はアナログからデジタル
へと移行しつつある。
へと移行しつつある。
【０００３】以下に従来のクランプ回路について説明す
る。図３は従来のクランプ回路のブロック図を示すもの
である。
る。図３は従来のクランプ回路のブロック図を示すもの
である。
【０００４】図３において、４２はクランプ回路で、ア
ナログ信号を入力するとともに、基準電圧源４３で作成
された電圧をバッファー回路を介してコントロール電圧
として入力し、外部より入力するタイミングパルスで、
前記アナログ信号のＤＣレベルを前記コントロール電圧
にホールドし出力する。４１はＡＤＣでクランプ回路の
出力するアナログ信号をバッファー回路を介して入力
し、アナログ・デジタル変換して出力する。
ナログ信号を入力するとともに、基準電圧源４３で作成
された電圧をバッファー回路を介してコントロール電圧
として入力し、外部より入力するタイミングパルスで、
前記アナログ信号のＤＣレベルを前記コントロール電圧
にホールドし出力する。４１はＡＤＣでクランプ回路の
出力するアナログ信号をバッファー回路を介して入力
し、アナログ・デジタル変換して出力する。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ＡＤＣのアナログブロックに電力を供給
するアナログ電源と基準電圧源に電力を供給する電源と
が別系統である場合それぞれの電源電圧のバラツキや、
ＡＤＣ内部でハイレベル基準電圧（以下、ＶＲＴと略
す）やローレベル基準電圧（以下、ＶＲＢと略す）を決
める要素のバラツキにより生じるＶＲＴまたはＶＲＢの
バラツキや、基準電圧源の基準電圧を決める要素のバラ
ツキにより、ＡＤＣ入力アナログ信号の電位とＡＤＣ基
準電圧の電位との相関関係が変動し、結果としてＡＤＣ
出力データが前記バラツキにより大きく変動するという
問題や、フィードバックループを構成している場合にお
いてはロックレンジをはずれて安定化がかからなくなる
問題が生じていた。
うな構成では、ＡＤＣのアナログブロックに電力を供給
するアナログ電源と基準電圧源に電力を供給する電源と
が別系統である場合それぞれの電源電圧のバラツキや、
ＡＤＣ内部でハイレベル基準電圧（以下、ＶＲＴと略
す）やローレベル基準電圧（以下、ＶＲＢと略す）を決
める要素のバラツキにより生じるＶＲＴまたはＶＲＢの
バラツキや、基準電圧源の基準電圧を決める要素のバラ
ツキにより、ＡＤＣ入力アナログ信号の電位とＡＤＣ基
準電圧の電位との相関関係が変動し、結果としてＡＤＣ
出力データが前記バラツキにより大きく変動するという
問題や、フィードバックループを構成している場合にお
いてはロックレンジをはずれて安定化がかからなくなる
問題が生じていた。
【０００６】本発明は上記の問題点を解決するクランプ
回路を提供することを目的とする。
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の問題点を解決する
ために本発明の第１の手段は、アナログ信号をデジタル
信号に変換するＡＤＣと、ＡＤＣのＶＲＴとＶＲＢとの
間を特定の分圧比で分圧する分圧回路と、前記分圧回路
の出力をコントロール電圧に変換するための特定のＤＣ
ゲインを有するバッファー回路またはバッファー回路
と、デジタル変換するアナログ信号を入力すると共に前
記コントロール電圧として入力し外部より入力するタイ
ミングパルスで前記アナログ信号のＤＣレベルを前記コ
ントロール電圧にホールドする手段を有するクランプ回
路とを備える。
ために本発明の第１の手段は、アナログ信号をデジタル
信号に変換するＡＤＣと、ＡＤＣのＶＲＴとＶＲＢとの
間を特定の分圧比で分圧する分圧回路と、前記分圧回路
の出力をコントロール電圧に変換するための特定のＤＣ
ゲインを有するバッファー回路またはバッファー回路
と、デジタル変換するアナログ信号を入力すると共に前
記コントロール電圧として入力し外部より入力するタイ
ミングパルスで前記アナログ信号のＤＣレベルを前記コ
ントロール電圧にホールドする手段を有するクランプ回
路とを備える。
【０００８】また、上記の問題点を解決するために本発
明の第２の手段は、ＡＤＣの入力アナログ信号における
クランプ点の出力データを特定の基準データに安定化す
るためのフィードバックループであって、アナログ信号
をデジタル信号に変換するＡＤＣと、ＡＤＣのＶＲＴと
ＶＲＢとの間を特定の分圧比で分圧する分圧回路と、Ａ
／Ｄコンバータの出力データと、クランプ点において安
定化させる基準データとをクランプ点において比較しそ
の結果に応じて変化する制御信号を作成する手段を有す
るとともに、前記制御信号と前記分圧回路の出力を入力
し、前記制御信号を特定の時定数で積分する手段また
は、それらの信号の差分を特定のゲインで増幅する手段
とを有するクランプループ制御回路と、デジタル変換す
るアナログ信号を入力するとともに、前記クランプルー
プ制御回路の出力電圧をコントロール電圧として入力
し、外部より入力するタイミングパルスで前記アナログ
信号のＤＣレベルを前記コントロール電圧にホールドす
る手段を有するクランプ回路とを備える。
明の第２の手段は、ＡＤＣの入力アナログ信号における
クランプ点の出力データを特定の基準データに安定化す
るためのフィードバックループであって、アナログ信号
をデジタル信号に変換するＡＤＣと、ＡＤＣのＶＲＴと
ＶＲＢとの間を特定の分圧比で分圧する分圧回路と、Ａ
／Ｄコンバータの出力データと、クランプ点において安
定化させる基準データとをクランプ点において比較しそ
の結果に応じて変化する制御信号を作成する手段を有す
るとともに、前記制御信号と前記分圧回路の出力を入力
し、前記制御信号を特定の時定数で積分する手段また
は、それらの信号の差分を特定のゲインで増幅する手段
とを有するクランプループ制御回路と、デジタル変換す
るアナログ信号を入力するとともに、前記クランプルー
プ制御回路の出力電圧をコントロール電圧として入力
し、外部より入力するタイミングパルスで前記アナログ
信号のＤＣレベルを前記コントロール電圧にホールドす
る手段を有するクランプ回路とを備える。
【０００９】
【作用】この構成によって、ＡＤＣのアナログブロック
に電力を供給するアナログ電源のバラツキや、ＡＤＣ内
部のＶＲＴやＶＲＢを決める要素のバラツキにより、Ｖ
ＲＴとＶＲＢが変動した場合、ＶＲＴとＶＲＢとの特定
の分圧比による分圧値も応じて変動する。その分圧値の
変動によりクランプ回路において入力アナログ信号の電
位を変動させることになる。従って、これらの変動を同
方向かつ度合いを同じ程度になるようバッファーまたは
ループフィルタのゲインを設定することにより、ＡＤＣ
入力アナログ信号の電位とＡＤＣ基準電圧の電位との相
関関係の変動は小さく押さえ込まれる。
に電力を供給するアナログ電源のバラツキや、ＡＤＣ内
部のＶＲＴやＶＲＢを決める要素のバラツキにより、Ｖ
ＲＴとＶＲＢが変動した場合、ＶＲＴとＶＲＢとの特定
の分圧比による分圧値も応じて変動する。その分圧値の
変動によりクランプ回路において入力アナログ信号の電
位を変動させることになる。従って、これらの変動を同
方向かつ度合いを同じ程度になるようバッファーまたは
ループフィルタのゲインを設定することにより、ＡＤＣ
入力アナログ信号の電位とＡＤＣ基準電圧の電位との相
関関係の変動は小さく押さえ込まれる。
【００１０】
（実施例１）以下本発明の第１の実施例を図面を参照し
ながら説明する。
ながら説明する。
【００１１】図１において、１１はＡＤＣで、アナログ
信号を入力し、デジタル変換し出力する。１４は分圧回
路で、ＶＲＴとＶＲＢとの間を特定の分圧比で分圧する
抵抗１２、１３から構成される。抵抗１５はＶＲＴとＡ
ＤＣのアナログブロックに電力を供給するアナログ電源
間に、また抵抗１６はＶＲＢとアース間に接続され、抵
抗１２、１３をＶＲＴ、ＶＲＢに接続することによるＶ
ＲＴからの流出電流およびＶＲＢへの流入電流をできる
限り小さくしている。抵抗１５、１６は前記流出電流ま
たは流入電流による影響が問題とならないレベルであれ
ば省略することもできる。１８はクランプ回路でデジタ
ル変換するアナログ信号を入力するとともに、分圧回路
１４の出力電圧を特定のゲインを有するバッファー回路
１７を介してコントロール電圧として入力し、外部より
入力するタイミングパルスで、前記アナログ信号のＤＣ
レベルを前記コントロール電圧にホールドし、ＡＤＣに
バッファーを介して出力する。ここで入力アナログ信号
をクランプしたい電位にするよう分圧回路１４の分圧比
およびバッファー回路１７の伝達特性を決める。
信号を入力し、デジタル変換し出力する。１４は分圧回
路で、ＶＲＴとＶＲＢとの間を特定の分圧比で分圧する
抵抗１２、１３から構成される。抵抗１５はＶＲＴとＡ
ＤＣのアナログブロックに電力を供給するアナログ電源
間に、また抵抗１６はＶＲＢとアース間に接続され、抵
抗１２、１３をＶＲＴ、ＶＲＢに接続することによるＶ
ＲＴからの流出電流およびＶＲＢへの流入電流をできる
限り小さくしている。抵抗１５、１６は前記流出電流ま
たは流入電流による影響が問題とならないレベルであれ
ば省略することもできる。１８はクランプ回路でデジタ
ル変換するアナログ信号を入力するとともに、分圧回路
１４の出力電圧を特定のゲインを有するバッファー回路
１７を介してコントロール電圧として入力し、外部より
入力するタイミングパルスで、前記アナログ信号のＤＣ
レベルを前記コントロール電圧にホールドし、ＡＤＣに
バッファーを介して出力する。ここで入力アナログ信号
をクランプしたい電位にするよう分圧回路１４の分圧比
およびバッファー回路１７の伝達特性を決める。
【００１２】上記のように構成されたクランプ回路で
は、アナログ電源のバラツキや、ＡＤＣ内部のＶＲＴや
ＶＲＢを決める要素のバラツキにより、ＶＲＴとＶＲＢ
が変動した場合、ＶＲＴとＶＲＢとの間の特定の分圧比
による分圧回路の出力も上記変動に応じて変動する。そ
の分圧回路の出力の変動によりクランプ回路において入
力アナログ信号の電位を変動させることになる。従っ
て、これらの変動を同方向かつ同じ程度の度合いにする
ようバッファー回路１７のゲインを設定することによ
り、ＡＤＣ入力アナログ信号の電位とＡＤＣ基準電圧の
電位との相関関係の変動は小さく押さえ込まれる。この
結果、前記バラツキによる出力デジタル信号の変動を押
さえ込むことができる。
は、アナログ電源のバラツキや、ＡＤＣ内部のＶＲＴや
ＶＲＢを決める要素のバラツキにより、ＶＲＴとＶＲＢ
が変動した場合、ＶＲＴとＶＲＢとの間の特定の分圧比
による分圧回路の出力も上記変動に応じて変動する。そ
の分圧回路の出力の変動によりクランプ回路において入
力アナログ信号の電位を変動させることになる。従っ
て、これらの変動を同方向かつ同じ程度の度合いにする
ようバッファー回路１７のゲインを設定することによ
り、ＡＤＣ入力アナログ信号の電位とＡＤＣ基準電圧の
電位との相関関係の変動は小さく押さえ込まれる。この
結果、前記バラツキによる出力デジタル信号の変動を押
さえ込むことができる。
【００１３】（実施例２）次に本発明の第２の実施例を
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１４】図２において、２１はＡＤＣで、アナログ
信号を入力し、デジタル変換し出力する。２４は分圧回
路で、ＡＤＣのＶＲＴとＶＲＢとの間を特定の分圧比で
分圧する抵抗器２２、２３から構成される。抵抗２５は
ＶＲＴとＡＤＣのアナログブロックに電力を供給するア
ナログ電源間、抵抗２６はＶＲＢとアース間に接続さ
れ、抵抗２２、２３をＶＲＴ、ＶＲＢに接続することに
よるＶＲＴからの流出電流およびＶＲＴへの流入電流を
できる限り小さくしている。抵抗２５、２６は前記流出
電流または流入電流による影響が問題とならないレベル
であれば省略することもできる。
信号を入力し、デジタル変換し出力する。２４は分圧回
路で、ＡＤＣのＶＲＴとＶＲＢとの間を特定の分圧比で
分圧する抵抗器２２、２３から構成される。抵抗２５は
ＶＲＴとＡＤＣのアナログブロックに電力を供給するア
ナログ電源間、抵抗２６はＶＲＢとアース間に接続さ
れ、抵抗２２、２３をＶＲＴ、ＶＲＢに接続することに
よるＶＲＴからの流出電流およびＶＲＴへの流入電流を
できる限り小さくしている。抵抗２５、２６は前記流出
電流または流入電流による影響が問題とならないレベル
であれば省略することもできる。
【００１５】２７は比較回路でＡＤＣ２１の出力データ
とクランプ点の基準となる基準データを入力し、それら
の誤差に応じた誤差信号を出力する。２８は積分回路で
比較回路２７の出力する誤差信号を入力し特定の積分定
数で積分した後出力する。積分回路２８は比較回路２７
の出力する信号を積分する必要のない場合には省略でき
る。２９はＰＷＭ回路で、入力アナログ信号に同期した
パルスを作成するとともに、そのパルスのデューティ比
を、入力する積分パルス２８の出力信号に応じて変化さ
せ出力する。３０はループフィルタで、ＰＷＭ回路２９
の出力するＰＷＭ信号を特定の積分定数で積分するとと
もに、分圧回路２４の出力する電圧との差分を特定のゲ
インで増幅し出力する。ループフィルタ３０の出力信号
はＰＷＭ信号のデューティ比に応じたＤＣ電圧となる。
３１はクランプループ制御回路で、比較回路２７と積分
回路２８とＰＷＭ回路２９とループフィルタ３０とで構
成される。３２はクランプ回路で、デジタル変換するア
ナログ信号を入力すると共に、クランプループ制御回路
３１の出力する電圧をバッファーを介してコントロール
電圧として入力し、外部より入力するタイミングパルス
で、前記アナログ信号のＤＣレベルを前記コントロール
電圧にホールドし、ＡＤＣにバッファーを介して出力す
る。ここで入力アナログ信号の電位が基準データに相当
する電位にするよう分圧回路２４の分圧比とループフィ
ルタ３０の伝達特性を決めるのが好ましい。以上のよう
にクランプ点のＡＤＣの出力データを基準データに安定
化させるフィードバックループを構成している。
とクランプ点の基準となる基準データを入力し、それら
の誤差に応じた誤差信号を出力する。２８は積分回路で
比較回路２７の出力する誤差信号を入力し特定の積分定
数で積分した後出力する。積分回路２８は比較回路２７
の出力する信号を積分する必要のない場合には省略でき
る。２９はＰＷＭ回路で、入力アナログ信号に同期した
パルスを作成するとともに、そのパルスのデューティ比
を、入力する積分パルス２８の出力信号に応じて変化さ
せ出力する。３０はループフィルタで、ＰＷＭ回路２９
の出力するＰＷＭ信号を特定の積分定数で積分するとと
もに、分圧回路２４の出力する電圧との差分を特定のゲ
インで増幅し出力する。ループフィルタ３０の出力信号
はＰＷＭ信号のデューティ比に応じたＤＣ電圧となる。
３１はクランプループ制御回路で、比較回路２７と積分
回路２８とＰＷＭ回路２９とループフィルタ３０とで構
成される。３２はクランプ回路で、デジタル変換するア
ナログ信号を入力すると共に、クランプループ制御回路
３１の出力する電圧をバッファーを介してコントロール
電圧として入力し、外部より入力するタイミングパルス
で、前記アナログ信号のＤＣレベルを前記コントロール
電圧にホールドし、ＡＤＣにバッファーを介して出力す
る。ここで入力アナログ信号の電位が基準データに相当
する電位にするよう分圧回路２４の分圧比とループフィ
ルタ３０の伝達特性を決めるのが好ましい。以上のよう
にクランプ点のＡＤＣの出力データを基準データに安定
化させるフィードバックループを構成している。
【００１６】上記のように構成されたクランプ回路で
は、アナログ電源のバラツキや、ＡＤＣ内部のＶＲＴや
ＶＲＢを決める要素のバラツキにより、ＶＲＴとＶＲＢ
が変動した場合、ＶＲＴとＶＲＢとの間の特定の分圧比
による分圧回路の出力も上記の変動に応じて変動する。
その分圧回路の出力電圧の変動によりクランプ回路にお
いて入力アナログ信号の電位を変動させることになる。
従って、これらの変動を同方向かつ同じ程度の度合いに
なるようループフィルタ３０のゲインを設定することに
より、ＡＤＣ入力アナログ信号の電位とＡＤＣ基準電圧
の電位との相関関係の変動は小さく押さえ込まれる。結
果前記バラツキによりフィードバックループの安定化が
はずれることも無くなる。
は、アナログ電源のバラツキや、ＡＤＣ内部のＶＲＴや
ＶＲＢを決める要素のバラツキにより、ＶＲＴとＶＲＢ
が変動した場合、ＶＲＴとＶＲＢとの間の特定の分圧比
による分圧回路の出力も上記の変動に応じて変動する。
その分圧回路の出力電圧の変動によりクランプ回路にお
いて入力アナログ信号の電位を変動させることになる。
従って、これらの変動を同方向かつ同じ程度の度合いに
なるようループフィルタ３０のゲインを設定することに
より、ＡＤＣ入力アナログ信号の電位とＡＤＣ基準電圧
の電位との相関関係の変動は小さく押さえ込まれる。結
果前記バラツキによりフィードバックループの安定化が
はずれることも無くなる。
【００１７】
【発明の効果】以上のように本発明のクランプ回路シス
テムはこの構成によって、ＡＤＣのアナログブロックに
電力を供給するアナログ電源のバラツキや、ＡＤＣ内部
のＶＲＴやＶＲＢを決める要素のバラツキにより、ＶＲ
ＴとＶＲＢが変動した場合、ＶＲＴとＶＲＢとの間の特
定の分圧比による分圧回路の出力も変動し、その変動に
よりクランプ回路において入力アナログ信号の電位を変
動させることになる。従って、これらの変動を同方向か
つ同じ程度の度合いになるようバッファーまたはループ
フィルタのゲインを設定することにより、ＡＤＣ入力ア
ナログ信号の電位とＡＤＣ基準電圧の電位との相関関係
の変動は小さく押さえ込まれる。従って、ＡＤＣ出力の
デジタルデータが前記バラツキにより大きく変動すると
いう問題や、フィードバックループを構成している場合
においてはロックレンジをはずれて安定化がかからなく
なる問題を回避することを実現できるものである。
テムはこの構成によって、ＡＤＣのアナログブロックに
電力を供給するアナログ電源のバラツキや、ＡＤＣ内部
のＶＲＴやＶＲＢを決める要素のバラツキにより、ＶＲ
ＴとＶＲＢが変動した場合、ＶＲＴとＶＲＢとの間の特
定の分圧比による分圧回路の出力も変動し、その変動に
よりクランプ回路において入力アナログ信号の電位を変
動させることになる。従って、これらの変動を同方向か
つ同じ程度の度合いになるようバッファーまたはループ
フィルタのゲインを設定することにより、ＡＤＣ入力ア
ナログ信号の電位とＡＤＣ基準電圧の電位との相関関係
の変動は小さく押さえ込まれる。従って、ＡＤＣ出力の
デジタルデータが前記バラツキにより大きく変動すると
いう問題や、フィードバックループを構成している場合
においてはロックレンジをはずれて安定化がかからなく
なる問題を回避することを実現できるものである。
【図１】本発明の第一の実施例におけるクランプ回路シ
ステムのブロック図
ステムのブロック図
【図２】本発明の第二の実施例におけるクランプ回路シ
ステムのブロック図
ステムのブロック図
【図３】従来のクランプ回路システムのブロック図
１１ ＡＤＣ １４ 分圧回路 １８ クランプ回路 １７ バッファー回路 ２１ ＡＤＣ ２４ 分圧回路 ２７ 比較器 ２８ 積分器 ２９ ＰＷＭ回路 ３０ ループフィルタ ３１ クランプループ制御回路 ３２ クランプ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｋ 5/007
Claims (2)
- 【請求項１】 アナログ信号をデジタル信号に変換する
Ａ／Ｄコンバータと、前記Ａ／Ｄコンバータのハイレベ
ル基準電圧とローレベル基準電圧との間を特定の分圧比
で分圧する分圧回路と、前記分圧回路の出力をコントロ
ール電圧に変換するための特定のＤＣゲインを有するバ
ッファー回路またはバッファー回路と、デジタル変換す
るアナログ信号を入力すると共に前記コントロール電圧
として入力し外部より入力するタイミングパルスで前記
アナログ信号のＤＣレベルを前記コントロール電圧にホ
ールドする手段を有するクランプ回路とを備えたことを
特徴とするクランプ回路システム。 - 【請求項２】 Ａ／Ｄコンバータの入力アナログ信号に
おけるクランプ点の出力データを特定の基準データに安
定化する為のフィードバックループであって、アナログ
信号をデジタル信号に変換する前記Ａ／Ｄコンバータ
と、前記Ａ／Ｄコンバータのハイレベル基準電圧とロー
レベル基準電圧との間を特定の分圧比で分圧する分圧回
路と、前記Ａ／Ｄコンバータの出力データと前記クラン
プ点において安定化させる基準データとを前記クランプ
点において比較しその結果に応じて変化する制御信号を
作成する手段を有すると共に、前記制御信号と前記分圧
回路の出力を入力し、前記制御信号を特定の時定数で積
分する手段または、それらの信号の差分を特定のゲイン
で増幅する手段とを有するクランプループ制御回路と、
デジタル変換するアナログ信号を入力するとともに、前
記クランプループ制御回路の出力電圧をコントロール電
圧として入力し、外部より入力するタイミングパルスで
前記アナログ信号のＤＣレベルを前記コントロール電圧
にホールドする手段を有するクランプ回路とを備えたこ
とを特徴とするクランプ回路システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146316A JPH0818823A (ja) | 1994-06-28 | 1994-06-28 | クランプ回路システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146316A JPH0818823A (ja) | 1994-06-28 | 1994-06-28 | クランプ回路システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818823A true JPH0818823A (ja) | 1996-01-19 |
Family
ID=15404920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6146316A Pending JPH0818823A (ja) | 1994-06-28 | 1994-06-28 | クランプ回路システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818823A (ja) |
-
1994
- 1994-06-28 JP JP6146316A patent/JPH0818823A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7382296B2 (en) | System for mixed analog-digital automatic gain control | |
| US7332940B2 (en) | Voltage hold circuit and clock synchronization circuit | |
| US4926178A (en) | Delta modulator with integrator having positive feedback | |
| EP0462804A2 (en) | Video signal clamper | |
| JPH0818823A (ja) | クランプ回路システム | |
| GB2202700A (en) | A phase-locked loop fm detection system | |
| JPS63158909A (ja) | 平均値に依在しない２進信号を発生する方法および装置 | |
| US20050052229A1 (en) | D-class signal amplification circuit | |
| KR100291237B1 (ko) | 클램프 회로 | |
| US4709204A (en) | Limiter circuit | |
| US4864304A (en) | Analog voltage signal comparator circuit | |
| JPS59181719A (ja) | オフセツト補償回路 | |
| JP3089807B2 (ja) | 温度特性補正回路 | |
| US6297756B1 (en) | Analog-to-digital conversion device | |
| JP3301889B2 (ja) | バースト光受信回路 | |
| JPH0714217B2 (ja) | 自動利得制御装置 | |
| JPH08154056A (ja) | アナログ−デジタル変換方法及び自動利得調整回路 | |
| JPH0669802A (ja) | Ｐｄｍ変換装置 | |
| JPH04192677A (ja) | クランプ装置 | |
| JPH10200829A (ja) | インターフェース回路 | |
| JPH08186493A (ja) | 直並列型ａ／ｄ変換器のオフセット補正方式 | |
| JPS62154885A (ja) | Ａｇｃ電圧発生回路 | |
| JPH06318869A (ja) | ビデオ信号用ａ／ｄ変換回路ならびにａｇｃ回路 | |
| JPH04268830A (ja) | 同一レベル検出回路 | |
| JPH10271007A (ja) | Ａ／ｄコンバータ |