JPH04268830A - 同一レベル検出回路 - Google Patents
同一レベル検出回路Info
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- JPH04268830A JPH04268830A JP3050547A JP5054791A JPH04268830A JP H04268830 A JPH04268830 A JP H04268830A JP 3050547 A JP3050547 A JP 3050547A JP 5054791 A JP5054791 A JP 5054791A JP H04268830 A JPH04268830 A JP H04268830A
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- 238000001514 detection method Methods 0.000 title claims abstract description 17
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- Radio Transmission System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、2つの信号のレベルが
同一か否かを判定する同一レベル検出回路に関する。2
つの信号のレベルの高低、一致/不一致、を判定/検出
することは種々の分野で要求されている。一例を挙げれ
ばダイバーシティ方式では相関の少ない複数の受信系統
を用意し、これらの受信系統のうち受信出力の高い方を
選択し、使用する、等の方法をとる。この受信系統の切
替えでは信号レベルの高/低の検出が必要であり、同じ
レベルのときの処理を決めるなら同一レベルの検出が必
要である。
同一か否かを判定する同一レベル検出回路に関する。2
つの信号のレベルの高低、一致/不一致、を判定/検出
することは種々の分野で要求されている。一例を挙げれ
ばダイバーシティ方式では相関の少ない複数の受信系統
を用意し、これらの受信系統のうち受信出力の高い方を
選択し、使用する、等の方法をとる。この受信系統の切
替えでは信号レベルの高/低の検出が必要であり、同じ
レベルのときの処理を決めるなら同一レベルの検出が必
要である。
【0002】
【従来の技術】同一レベルの検出は図5に示すように、
A/Dコンバータとコンパレータを用いて実現できる。 即ちアナログ入力信号VA ,VBをA/Dコンバータ
10,12によりnビットデジタル値に変換し、これら
をデジタルコンパレータ18に入力し、両デジタル値が
同じか否かを該コンパレータに判定させる。これは原理
は簡単で、検出精度も高い。また下位ビットを無視して
比較する等の簡単な方法で、許容差を持たせた同一判定
ができる。
A/Dコンバータとコンパレータを用いて実現できる。 即ちアナログ入力信号VA ,VBをA/Dコンバータ
10,12によりnビットデジタル値に変換し、これら
をデジタルコンパレータ18に入力し、両デジタル値が
同じか否かを該コンパレータに判定させる。これは原理
は簡単で、検出精度も高い。また下位ビットを無視して
比較する等の簡単な方法で、許容差を持たせた同一判定
ができる。
【0003】しかしながら図5の従来方式ではA/Dコ
ンバータを2つも使用し、回路規模が大きくなる。近年
、装置の小形化が開発の優先課題とされており、部品の
小形化、回路規模の縮小が要求されているので、図5の
方式には難点がある。またA/Dコンバータには、フル
スケール調整、ゼロ点調整などのために調整回路14,
16が付属しており、これも回路規模増大の原因になる
。また各々のA/Dコンバータに対するそれぞれの調整
回路の誤差は全く同一でないと検出精度が低下するが、
誤差を同一にすることは容易でない。
ンバータを2つも使用し、回路規模が大きくなる。近年
、装置の小形化が開発の優先課題とされており、部品の
小形化、回路規模の縮小が要求されているので、図5の
方式には難点がある。またA/Dコンバータには、フル
スケール調整、ゼロ点調整などのために調整回路14,
16が付属しており、これも回路規模増大の原因になる
。また各々のA/Dコンバータに対するそれぞれの調整
回路の誤差は全く同一でないと検出精度が低下するが、
誤差を同一にすることは容易でない。
【0004】
【発明が解決しようとする課題】このようにA/Dコン
バータとコンパレータによる同一レベル検出では、回路
規模が大きいA/Dコンバータを2個も使用し、かつ各
々が調整回路を必要とする。調整箇所はフルスケール調
整、ゼロ点調整など2ケ所以上あり、各々の調整が合っ
ていて調整誤差のないことが必要であるから、調整用の
外付けの抵抗やコンデンサの温度特性が揃っている、温
度変化が極めて小さいものを使用する必要がある。こう
して従来方式では回路規模の拡大と調整難という問題を
回避できない。本発明はかゝる点を改善し、回路規模の
小さい、無調整で済む、同一レベル検出回路を提供する
ことを目的とするものである。
バータとコンパレータによる同一レベル検出では、回路
規模が大きいA/Dコンバータを2個も使用し、かつ各
々が調整回路を必要とする。調整箇所はフルスケール調
整、ゼロ点調整など2ケ所以上あり、各々の調整が合っ
ていて調整誤差のないことが必要であるから、調整用の
外付けの抵抗やコンデンサの温度特性が揃っている、温
度変化が極めて小さいものを使用する必要がある。こう
して従来方式では回路規模の拡大と調整難という問題を
回避できない。本発明はかゝる点を改善し、回路規模の
小さい、無調整で済む、同一レベル検出回路を提供する
ことを目的とするものである。
【0005】
【課題を解決するための手段】図1に示すように本発明
では、入力信号VA,VB のレベルの高低を判定する
回路21、これらの信号のパスを判定回路21の出力に
より切替えるリファレンス切替回路22と、VA ,V
B を同一レベルと判定する時の許容差レベルVREF
を発生する回路23と、リファレンス切替回路22か
ら出力された、VA ,VB のうちのレベルの低い方
に、同一許容レベル発生回路23が出力するVREF
を加算する回路24と、切替回路22が出力するVA
,VB のうちのレベルが高い方と、加算回路が出力す
る、VA ,VB のうちのレベルが低い方プラスVR
EF とを入力され、前者が後者以下なら両者同一とす
る出力を生じる同一判定回路25で、同一レベル検出回
路を構成する。
では、入力信号VA,VB のレベルの高低を判定する
回路21、これらの信号のパスを判定回路21の出力に
より切替えるリファレンス切替回路22と、VA ,V
B を同一レベルと判定する時の許容差レベルVREF
を発生する回路23と、リファレンス切替回路22か
ら出力された、VA ,VB のうちのレベルの低い方
に、同一許容レベル発生回路23が出力するVREF
を加算する回路24と、切替回路22が出力するVA
,VB のうちのレベルが高い方と、加算回路が出力す
る、VA ,VB のうちのレベルが低い方プラスVR
EF とを入力され、前者が後者以下なら両者同一とす
る出力を生じる同一判定回路25で、同一レベル検出回
路を構成する。
【0006】
【作用】本発明では入力信号VA ,VB のレベル差
が許容差VREF 内ならVA =VB とする。従っ
てVA ,VB のうちの低い方にVREF をプラス
したものが、VA ,VB のうちの高い方より高いな
ら上記判定基準が満足されVA =VB である。図1
(a)の回路はこの判定を実行する。
が許容差VREF 内ならVA =VB とする。従っ
てVA ,VB のうちの低い方にVREF をプラス
したものが、VA ,VB のうちの高い方より高いな
ら上記判定基準が満足されVA =VB である。図1
(a)の回路はこの判定を実行する。
【0007】今、図1(b)に示すようにVB が折れ
線実線のように変化し、VA は一定であり、時点t1
でVA =VB 、それ以前はVA >VB 、それ
以後はVA <VB であるとする。この状態ではレベ
ル高低判定回路21はt1 まではVA >VB を示
す例えばHレベルの、そしてt1 以降ではVA <V
B を示す本例ではLレベルの高低比較結果信号S2
を出力する。リファレンス切替回路22は信号S2 を
受けてそれがHレベルならパスPL にVB 、パスP
H にVA を出力する。加算回路24ではパスPL
からの信号本例ではVB に、回路23からの許容差レ
ベルVREF を加算する。
線実線のように変化し、VA は一定であり、時点t1
でVA =VB 、それ以前はVA >VB 、それ
以後はVA <VB であるとする。この状態ではレベ
ル高低判定回路21はt1 まではVA >VB を示
す例えばHレベルの、そしてt1 以降ではVA <V
B を示す本例ではLレベルの高低比較結果信号S2
を出力する。リファレンス切替回路22は信号S2 を
受けてそれがHレベルならパスPL にVB 、パスP
H にVA を出力する。加算回路24ではパスPL
からの信号本例ではVB に、回路23からの許容差レ
ベルVREF を加算する。
【0008】同一判定回路25はパスPH からの本例
ではVA と加算回路24からのVB +VREF を
比較し、VB +VREF >VA かを判定する。時
点t0まではこれはNOであるからVA とVB は等
しくないと判断し、出力信号S1 を例えばLレベルに
する。時点t0 を過ぎるとYESになり、従って回路
25はVA =VB と判定して出力信号S1 を本例
ではHレベルにする。時点t1 以降ではVA <VB
になり、従って判定回路21の出力信号S2 はLレ
ベルになる。これを受けて切替回路22はパスPL に
VA を、そしてパスPH にVB を出力する。従っ
て加算回路の出力はVA +VREF になり、判定回
路25はパスPH からのVB と回路24からのVA
+VREF を比較し、VA +VREF >VB
かを判定する。これは時点t2 までYESであり、従
って出力信号S1 はH、時点t2 以降はNOとなっ
て出力信号S1 はLになる。
ではVA と加算回路24からのVB +VREF を
比較し、VB +VREF >VA かを判定する。時
点t0まではこれはNOであるからVA とVB は等
しくないと判断し、出力信号S1 を例えばLレベルに
する。時点t0 を過ぎるとYESになり、従って回路
25はVA =VB と判定して出力信号S1 を本例
ではHレベルにする。時点t1 以降ではVA <VB
になり、従って判定回路21の出力信号S2 はLレ
ベルになる。これを受けて切替回路22はパスPL に
VA を、そしてパスPH にVB を出力する。従っ
て加算回路の出力はVA +VREF になり、判定回
路25はパスPH からのVB と回路24からのVA
+VREF を比較し、VA +VREF >VB
かを判定する。これは時点t2 までYESであり、従
って出力信号S1 はH、時点t2 以降はNOとなっ
て出力信号S1 はLになる。
【0009】同一判定区間はt2 〜t0 であり、こ
の前後は、同じレベルでない、になる。許容差VREF
以内か否かが同一判定基準であるから、これでよいこ
とは図からも明らかである。図1の回路は汎用のオペア
ンプ又はコンパレータなどを用いて構成でき、調整回路
などは不要であって、回路規模の小さい、無調整の同一
レベル検出回路を提供することができる。
の前後は、同じレベルでない、になる。許容差VREF
以内か否かが同一判定基準であるから、これでよいこ
とは図からも明らかである。図1の回路は汎用のオペア
ンプ又はコンパレータなどを用いて構成でき、調整回路
などは不要であって、回路規模の小さい、無調整の同一
レベル検出回路を提供することができる。
【0010】
【実施例】図2に本発明の実施例を示す。レベル高低判
定回路21は、抵抗R1 ,R2 とオペアンプA1
で構成されるアナログコンパレータであり、VA >V
B でH、VA <VB でLの出力S2 を生じる。 リファレンス切替回路22はアナログスイッチSW1
〜SW4 で構成され、信号S2 がHのときスイッチ
SW1 ,SW3 がオン、SW2 ,SW4 がオフ
である。従ってこのときはパスPL にVB が、パス
PH にVA が送られる。逆に信号S2 がLのとき
はスイッチSW2 ,SW4がオンで、SW1 ,SW
3 はオフであり、このときはパスPL にVA がま
たパスP2 にVB が送られる。既知のようにアナロ
グスイッチは例えばpチャネルMOSトランジスタとn
チャネルMOSトランジスタを並列に接続して構成され
る。
定回路21は、抵抗R1 ,R2 とオペアンプA1
で構成されるアナログコンパレータであり、VA >V
B でH、VA <VB でLの出力S2 を生じる。 リファレンス切替回路22はアナログスイッチSW1
〜SW4 で構成され、信号S2 がHのときスイッチ
SW1 ,SW3 がオン、SW2 ,SW4 がオフ
である。従ってこのときはパスPL にVB が、パス
PH にVA が送られる。逆に信号S2 がLのとき
はスイッチSW2 ,SW4がオンで、SW1 ,SW
3 はオフであり、このときはパスPL にVA がま
たパスP2 にVB が送られる。既知のようにアナロ
グスイッチは例えばpチャネルMOSトランジスタとn
チャネルMOSトランジスタを並列に接続して構成され
る。
【0011】同一許容レベル発生回路23は、抵抗R3
とR4 からなる分圧器と、電圧ホロアを構成するオ
ペアンプA2 からなる。この分圧器が前記のVREF
を生じ、これをそのまゝ、インピーダンス変換しただ
けで電圧ホロアが出力する。A3 ,A4 も100%
負帰還がかゝって電圧ホロアを構成し、パスPL ,P
H のVA ,VB をそのまゝ、インピーダンス変換
しただけで出力する。加算回路24は抵抗R5 〜R8
とオペアンプA5 からなり、回路23の出力電圧V
REF と、パスPL の電圧VA またはVB とを
加算する。
とR4 からなる分圧器と、電圧ホロアを構成するオ
ペアンプA2 からなる。この分圧器が前記のVREF
を生じ、これをそのまゝ、インピーダンス変換しただ
けで電圧ホロアが出力する。A3 ,A4 も100%
負帰還がかゝって電圧ホロアを構成し、パスPL ,P
H のVA ,VB をそのまゝ、インピーダンス変換
しただけで出力する。加算回路24は抵抗R5 〜R8
とオペアンプA5 からなり、回路23の出力電圧V
REF と、パスPL の電圧VA またはVB とを
加算する。
【0012】同一判定回路25は、抵抗R9 ,R10
とオペアンプA6 で構成されるアナログコンパレータ
であり、加算回路24の出力VA またはVB プラス
VREF がパスP2 の電圧VB またはVA より
大であればHレベル、小であればLレベルの出力S1
を生じる。図3にこれを図示する。図3(a)ではVA
>VB であり、そして状態1ではVB +VREF
<VA 、判定出力はL、状態2ではVB +VRE
F >VA 、判定出力はHである。図3(b)ではV
B >VA であり、そして状態1ではVA +VRE
F <VB 、判定出力はL、状態2ではVA +VR
EF >VA 、判定出力はHである。
とオペアンプA6 で構成されるアナログコンパレータ
であり、加算回路24の出力VA またはVB プラス
VREF がパスP2 の電圧VB またはVA より
大であればHレベル、小であればLレベルの出力S1
を生じる。図3にこれを図示する。図3(a)ではVA
>VB であり、そして状態1ではVB +VREF
<VA 、判定出力はL、状態2ではVB +VRE
F >VA 、判定出力はHである。図3(b)ではV
B >VA であり、そして状態1ではVA +VRE
F <VB 、判定出力はL、状態2ではVA +VR
EF >VA 、判定出力はHである。
【0013】図4に各部の信号の状態を示す。時間軸■
の区間ではVA >VB であり、高低比較結果S2
はHであり、これにより低側パスPL にはVB が、
高側パスにはVA が切替回路22により選択される。 加算回路24は低側パスPL のVB と回路23の出
力VREF を取込み、VB +VREF を出力する
。■の区間ではVA >VB +VREF の関係にあ
り、判定回路の出力S1 はLである。時間軸■の区間
では、VA >VB ではあるが増してきたVB が遂
にVB +VREF >VA になり、判定回路の出力
S1 はHになる。そして■の区間ではVA<VB に
反転し、高低比較結果S2 はLになる。そこでパス切
替えが行なわれ、低側パスPL にはVA がそして高
側パスPH にはVB が出力される。そこで今度は加
算回路はVA +VREF を出力し、判定回路25は
このVA +VREF とVB を比較する。■の区間
ではVB <VA +VREF であるから判定出力S
1はまだHであるが、■の区間になるとVB >VA
+VREF に反転し、判定出力S1 はLになる。
の区間ではVA >VB であり、高低比較結果S2
はHであり、これにより低側パスPL にはVB が、
高側パスにはVA が切替回路22により選択される。 加算回路24は低側パスPL のVB と回路23の出
力VREF を取込み、VB +VREF を出力する
。■の区間ではVA >VB +VREF の関係にあ
り、判定回路の出力S1 はLである。時間軸■の区間
では、VA >VB ではあるが増してきたVB が遂
にVB +VREF >VA になり、判定回路の出力
S1 はHになる。そして■の区間ではVA<VB に
反転し、高低比較結果S2 はLになる。そこでパス切
替えが行なわれ、低側パスPL にはVA がそして高
側パスPH にはVB が出力される。そこで今度は加
算回路はVA +VREF を出力し、判定回路25は
このVA +VREF とVB を比較する。■の区間
ではVB <VA +VREF であるから判定出力S
1はまだHであるが、■の区間になるとVB >VA
+VREF に反転し、判定出力S1 はLになる。
【0014】許容差VREF はこれを小さく設定すれ
ばVA とVB がほヾ等しい状態で同一と判定され、
これを大きく設定すればVA とVB が可成りずれて
いても同一と判定される。同一と判定する近似程度は許
容差VREF により任意に設定できる。VREF を
変えるには、分圧器を構成する抵抗R3 ,R4 の一
方または両方を可変にすればよい。集積回路ICには4
回路搭載などのものが多く、これを使用すると図2の回
路はIC2個程度で纏めることができ、従来方式より回
路規模の低減が可能である。
ばVA とVB がほヾ等しい状態で同一と判定され、
これを大きく設定すればVA とVB が可成りずれて
いても同一と判定される。同一と判定する近似程度は許
容差VREF により任意に設定できる。VREF を
変えるには、分圧器を構成する抵抗R3 ,R4 の一
方または両方を可変にすればよい。集積回路ICには4
回路搭載などのものが多く、これを使用すると図2の回
路はIC2個程度で纏めることができ、従来方式より回
路規模の低減が可能である。
【0015】
【発明の効果】以上説明したように本発明では、時間的
に変動する2つの信号レベルに対して高/低関係を常時
モニタし、低い方をリファレンスとして高い方がどれだ
けに低い方へ近ずくかを監視し、高/低の比較によって
同一レベル検出が可能となる効果を有し、これが安価な
汎用オペアンプやコンパレータで実現でき、基本的に調
整回路を必要としないので、回路規模の縮小とコストダ
ウンに寄与する所が大きい。
に変動する2つの信号レベルに対して高/低関係を常時
モニタし、低い方をリファレンスとして高い方がどれだ
けに低い方へ近ずくかを監視し、高/低の比較によって
同一レベル検出が可能となる効果を有し、これが安価な
汎用オペアンプやコンパレータで実現でき、基本的に調
整回路を必要としないので、回路規模の縮小とコストダ
ウンに寄与する所が大きい。
【図1】本発明の原理図である。
【図2】本発明の実施例を示す回路図である。
【図3】図2の動作を説明する図である。
【図4】図2の動作を説明する波形図である。
【図5】従来例を示すブロック図である。
VA ,VB 入力信号
21 レベル高低判定回路22
リファレンス切替回路23 同
一許容レベル発生回路24 加算回路 25 同一判定回路
リファレンス切替回路23 同
一許容レベル発生回路24 加算回路 25 同一判定回路
Claims (3)
- 【請求項1】 2つの入力信号(VA ,VB )の
レベルの高低を判定するレベル高低判定回路(21)と
、高い方のレベルの前記信号と低い方のレベルの前記信
号の各パス(PL ,PH )を、前記判定回路の判定
出力により切替えるリファレンス切替回路(22)と、
前記信号のレベルを同一と判定する時の許容差レベルを
発生する同一許容レベル発生回路(23)と、前記切替
回路で切替えられて取出されたレベルの低い方の前記信
号に前記レベル発生回路が出力する許容差レベルを加算
する加算回路(25)と、該加算回路の出力と、前記切
替回路から取出された高いレベルの前記信号とを入力さ
れ、後者が前者以下なら両者同一とする出力を生じる同
一判定回路(25)とを具備することを特徴とする同一
レベル検出回路。 - 【請求項2】 レベル高低判定回路および同一判定回
路はアナログコンパレータで構成されることを特徴とす
る請求項1記載の同一レベル検出回路。 - 【請求項3】 リファレンス切替回路は、レベル高低
判定回路の出力(S2)の高レベル、低レベルによりオ
ン、オフするアナログスイッチで構成されることを特徴
とする請求項1または2記載の同一レベル検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3050547A JP2521850B2 (ja) | 1991-02-22 | 1991-02-22 | 同一レベル検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3050547A JP2521850B2 (ja) | 1991-02-22 | 1991-02-22 | 同一レベル検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04268830A true JPH04268830A (ja) | 1992-09-24 |
JP2521850B2 JP2521850B2 (ja) | 1996-08-07 |
Family
ID=12862039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3050547A Expired - Lifetime JP2521850B2 (ja) | 1991-02-22 | 1991-02-22 | 同一レベル検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2521850B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6284300B1 (en) | 1993-11-19 | 2001-09-04 | James Foxdale Limited | Skin loosening or removal process |
-
1991
- 1991-02-22 JP JP3050547A patent/JP2521850B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6284300B1 (en) | 1993-11-19 | 2001-09-04 | James Foxdale Limited | Skin loosening or removal process |
Also Published As
Publication number | Publication date |
---|---|
JP2521850B2 (ja) | 1996-08-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960312 |