JPH08181589A - バッファ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は２種類の制御系のうちの一方を選択し
て一つのデバイスを制御するための切換え回路として利
用できるバッファ制御回路に関し、切換えに際してのハ
ザードの発生を防止することを目的とする。 【構成】第１の系７１と対象装置７０とを接続する第１
のバッファ回路７３と、第２の系７２と対象装置７０と
を接続する第２のバッファ回路７４と、第２のバッファ
回路７４がディスエーブル状態であることを検出して第
１のバッファ回路７３へのイネーブル信号の入力を可能
にする第１のゲート回路７５と、第１のバッファ回路７
３がディスエーブル状態であることを検出して第２のバ
ッファ回路７４へのイネーブル信号の入力を可能にする
第２のゲート回路７６と、選択信号を第１のゲート回路
７５と第２のゲート回路７６で極性を反転して供給する
インバータ回路７７とを具備したものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバッファ制御回路に関す
る。本発明のバッファ制御回路は、２種類の制御系のう
ちの一方を選択して一つのデバイスを制御するための切
換え回路として利用できる。

【０００２】この種の切換え回路はコンバータ応用機器
や電子機器全般に用いられるが、切換え回路の内部ゲー
ト素子での遅延などにより制御信号にハザードが発生す
る場合があるので、このハザードを防止することが必要
とされる。

【０００３】

【従来の技術】図１２には２系統のＣＰＵ５１、５２の
制御信号Ａ、Ｂのうちの一方を切換え回路５３で選択し
て、選択された方のＣＰＵの制御信号で対象デバイス５
４を制御するシステムが示される。このシステムでは切
換え回路５３はデバイス選択信号が“Ｈ”のときにＣＰ
Ｕ５１の制御信号Ａを、“Ｌ”のときにＣＰＵ５２の制
御信号Ｂを選択する。

【０００４】図１０にはこの切換え回路の従来例が示さ
れる。図示するようにこの切換え回路は、制御信号Ａが
入力されるＡＮＤゲート５３１、制御信号Ｂが入力され
るＡＮＤゲート５３２、ＡＮＤゲート５３１と５３２の
各出力信号が入力されて対象デバイスへの出力制御信号
を出力するＯＲゲート５３４、およびインバータ５３３
を含み構成され、デバイス選択信号がＡＮＤゲート５３
１のイネーブル端子ＥＮ１に直接に、またＡＮＤゲート
５３２のイネーブル端子ＥＮ２にインバータ５３３を介
してそれぞれ入力されるようになっている。

【０００５】この切換え回路は負論理で動作しており、
制御信号Ａ、Ｂ、出力制御信号は“Ｌ”のときにイネー
ブル状態、“Ｈ”のときにディスエーブル状態である。
デバイス選択信号が“Ｈ”のときにはＡＮＤゲート５３
１が開、ＡＮＤゲート５３２が閉となって制御信号Ａが
選択されてＯＲゲート５３４を経由して出力され、一
方、デバイス選択信号が“Ｌ”のときにはＡＮＤゲート
５３１が閉、ＡＮＤゲート５３２が開となって制御信号
Ｂが選択されてＯＲゲート５３４を経由して出力され
る。

【０００６】

【発明が解決しようとする課題】図１１にはこの切換え
回路の各部信号のタイムチャートが示される。図１１中
の（ａ）〜（ｅ）の各信号波形は、図１０中の各箇所
（ａ）〜（ｅ）における信号波形である。ここで制御信
号Ａ、Ｂ、出力制御信号は負論理とし、制御信号Ａ、Ｂ
は共に“Ｈ”レベル（ディスエーブル）状態にあるもの
とする。

【０００７】いま、デバイス選択信号が“Ｌ”レベルに
あってＣＰＵ５２の制御信号Ｂが選択され出力制御信号
として出力されている状態にあるものとし、この状態か
らデバイス選択信号を“Ｌ”レベルから“Ｈ”レベルに
変化させてＣＰＵ５１からの制御信号Ａを選択するよう
に切換えを行ったものとする。

【０００８】図示するように、デバイス選択信号（ａ）
の変化に対して、ＡＮＤゲート５３２は閉となってその
出力信号（ｅ）が“Ｈ”から“Ｌ”に変化するが、その
際、このＡＮＤゲート５３２の出力信号（ｅ）はインバ
ータ５３３での遅延分とＡＮＤゲート５３２自身の遅延
分だけ遅れて“Ｌ”となる。一方、ＡＮＤゲート５３１
は開となってその出力信号（ｄ）が“Ｌ”から“Ｈ”に
変化するが、その際、このＡＮＤゲート５３１の出力信
号（ｄ）はＡＮＤゲート５３１自身の遅延分だけ遅れて
“Ｌ”となる。

【０００９】この場合、ＡＮＤゲート５３１と５３２で
は、その出力変化にインバータ５３３での遅延分だけ差
（図中にで示す遅延）が生じることになるが、このと
きには出力信号（ｄ）、（ｅ）とも“Ｈ”レベルになる
ので、出力制御信号に変化は現れず、問題はない。

【００１０】一方、ＣＰＵ５２側の制御信号Ｂを再び選
択するためにデバスイ選択信号を“Ｈ”から“Ｌ”に変
化させた場合、ＡＮＤゲート５３２の出力信号（ｅ）は
ＡＮＤゲート５３１の出力信号（ｄ）に比べてインバー
タ５３３のゲート遅延分（図中にで示す遅延）だけ遅
れて“Ｈ”レベルになる。この結果、出力信号（ｄ）、
（ｅ）がともに“Ｌ”レベルとなる部分が生じ、これが
ＯＲゲート５３４自身の遅延分だけ遅れてＯＲゲート５
３４から出力制御信号として出力される。すなわち、Ｏ
Ｒゲート５３４の出力制御信号は、制御信号Ａ、Ｂがと
もにディスエーブル（＝“Ｈ”レベル）の場合であって
も、一瞬だけ出力制御信号にイネーブル（＝“Ｌ”レベ
ル）のパルス（図中にで示す部分）が見え、ハザード
が生じることになる。

【００１１】本発明はかかる問題点に鑑みてなれたもの
であり、その目的とするところは、切換えに際してのハ
ザードの発生を防止できるバッファ制御回路を提供する
ことにある。

【００１２】

【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明に係るバッファ制御回路は、第１
の系７１と対象装置７０とを接続する第１のバッファ回
路７３と、第２の系７２と対象装置７０とを接続する第
２のバッファ回路７４と、第２のバッファ回路７４がデ
ィスエーブル状態であることを検出して第１のバッファ
回路７３へのイネーブル信号の入力を可能にする第１の
ゲート回路７５と、第１のバッファ回路７３がディスエ
ーブル状態であることを検出して第２のバッファ回路７
４へのイネーブル信号の入力を可能にする第２のゲート
回路７６と、選択信号を第１のゲート回路７５と第２の
ゲート回路７６で極性を反転して供給するインバータ回
路７７とを具備したものである。

【００１３】上記の他方側のバッファ回路がディスエー
ブル状態であることを検出する手段としては、その他方
側のバッファ回路のバッファ群のうちの一つのバッファ
の入力側にイネーブル信号レベルを入力し、その出力側
にディスエーブル信号レベルに引き込むプルアップ抵抗
を接続し、その出力側信号の信号レベルに応じて他方側
のバッファ回路のディスエーブル状態を検出するように
構成することができる。

【００１４】

【作用】上記のように構成すれば、第１、第２のバッフ
ァ回路７３、７４を制御するゲート回路７５、７６は、
相手側のバッファ回路がディスエーブルされない限り、
自分側のバッファ回路をイネーブルにすることができな
いため、第１、第２のバッファ回路７３、７４が同時に
イネーブルになることはない。このため、バッファ回路
の切換えの先にハザードが出ることを防止できる。

【００１５】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２には本発明の一実施例としてのバッファ制御
回路が示される。このバッファ制御回路は負論理で動作
するものである。図２において、１と２はＮＡＮＤゲー
ト、３と４はバッファ回路、５はインバータである。

【００１６】バッファ回路３は複数のバッファを有し、
イネーブル端子ＥＮへの入力信号が“Ｌ”で各バッファ
を導通、“Ｈ”で遮断するようになっており、各バッフ
ァには制御信号Ａと０Ｖレベル（グラウンド）がそれぞ
れ入力され、それぞれのバッファ出力端子はプルアップ
抵抗Ｒ１、Ｒ２でそれぞれプルアップされており、制御
信号Ａ側のバッファ出力信号が出力制御信号となる。

【００１７】同様に、バッファ回路４は複数のバッファ
を有し、イネーブル端子ＥＮへの入力信号が“Ｌ”で各
バッファを導通、“Ｈ”で遮断するようになっており、
各バッファには制御信号Ｂと０Ｖレベル（グラウンド）
がそれぞれ入力され、それぞれのバッファ出力端子はプ
ルアップ抵抗Ｒ５、Ｒ６でそれぞれプルアップされてお
り、制御信号Ｂ側のバッファ出力信号が出力制御信号と
なる。

【００１８】ＮＡＮＤゲート１は、一方の入力端子にデ
バイス選択信号が直接に入力され、他方の入力端子に相
手側のバッファ回路４の０Ｖ側バッファ出力信号が入力
される。また、ＮＡＮＤゲート２は、一方の入力端子に
デバイス選択信号がインバータ５を介して入力され、他
方の入力端子に相手側のバッファ回路３の０Ｖ側バッフ
ァ出力信号が入力される。

【００１９】この実施例回路の動作を図３のタイムチャ
ートを参照して以下に説明する。図３は実施例回路の各
箇所（ａ）〜（ｅ）における信号波形のタイムチャート
であり、この図３中の各信号波形（ａ）〜（ｅ）は図２
中の各箇所（ａ）〜（ｅ）における信号波形に対応して
いる。ここで、制御信号Ａ、Ｂはともにディスエーブル
（＝“Ｈ”レベル）状態にあるものとする。

【００２０】いま、バッファ制御回路としては、出力制
御信号として制御信号Ｂを選択して出力しているものと
する。すなわち、デバイス選択信号（ａ）は“Ｌ”であ
り、バッファ回路３がディスエーブル状態で入力信号を
遮断、バッファ回路４がイネーブル状態で入力信号を導
通させている状態であり、バッファ回路４に入力されて
いる制御信号Ｂがそのままバッファ出力端子から出力制
御信号として出力されている。この状態では、バッファ
回路３の０Ｖ側バッファ出力端子はプルアップ抵抗Ｒ２
の作用により“Ｈ”レベルとなっていて、これがＮＡＮ
Ｄゲート２に入力され、その結果、同ＮＡＮＤゲート２
を開いた状態にしている。一方、バッファ回路４の０Ｖ
側バッファ出力信号は“Ｌ”レベルとなっていて、これ
こがＮＡＮＤゲート１に入力され、その結果、同ＮＡＮ
Ｄゲート１を閉じた状態にしている。

【００２１】ここで、上記の制御信号Ｂを選択している
状態から制御信号Ａを選択する状態に切り換えるべく、
デバイス選択信号（ａ）を“Ｌ”から“Ｈ”に変化させ
たものとする。これによりＮＡＮＤゲート１へのデバイ
ス選択信号（ｂ）は直ちに“Ｈ”レベルになるが、まだ
相手側のバッファ回路４がイネーブル状態であるためそ
の０Ｖ側バッファ出力信号（ｅ）は“Ｌ”レベルであ
り、よってＮＡＮＤゲート１は閉じた状態にあり、バッ
ファ回路３にイネーブル信号ＥＮが入力されない。

【００２２】やがて、デバイス選択信号（ａ）がインバ
ータ５でゲート遅延分だけ遅延して出力信号（ｃ）とし
てＮＡＮＤゲート２の一方の入力端子に入力される。こ
のとき他方の入力端子にはプルアップ抵抗Ｒ２でプルア
ップされた“Ｈ”レベル信号が入力されているので、出
力信号（ｃ）はＮＡＮＤゲート２を通過して、バッファ
回路４をディスエーブル状態に変化させる。これによ
り、バッファ回路４の０Ｖ側バッファ出力信号（ｅ）が
プルアップ抵抗Ｒ６によりプルアップされて“Ｈ”とな
り、この０Ｖ側バッファ出力信号（ｅ）がＮＡＮＤゲー
ト１に入力されて同ＮＡＮＤゲート１を開く。これによ
り、デバイス選択信号（ａ）がバッファ回路３のイネー
ブル端子ＥＮに入力されて同バッファ回路３をイネーブ
ル状態に変化させ、制御信号Ａが同バッファ回路３から
出力制御信号として出力される。バッファ回路３がイネ
ーブル状態になると、その０Ｖ側バッファ出力信号は
“Ｌ”レベルとなってＮＡＮＤゲート２を閉じる。

【００２３】出力制御信号をさらに制御信号Ａから制御
信号Ｂに切り換える場合の動作も同様である。すなわ
ち、デバイス選択信号（ａ）を“Ｈ”から“Ｌ”に変化
させると、ＮＡＮＤゲート１への入力信号（ｂ）は直ち
に“Ｌ”レベルになり、その際、相手側のバッファ回路
４がディスエーブル状態であるためその０Ｖ側バッファ
出力信号（ｅ）は“Ｈ”レベルであってＮＡＮＤゲート
１は開いた状態にあるので、入力信号（ｂ）はＮＡＮＤ
ゲート１を通って、バッファ回路３をディスエーブル状
態にする。

【００２４】やがて、デバイス選択信号（ａ）がインバ
ータ５でゲート遅延分だけ遅延して出力信号（ｃ）とし
てＮＡＮＤゲート２の一方の入力端子に入力される。こ
のとき他方の入力端子にはバッファ回路３の０Ｖ側バッ
ファ出力信号の“Ｈ”レベルが入力されているので、Ｎ
ＡＮＤゲート２は開かれて、入力信号（ｃ）によってバ
ッファ回路４はイネーブル状態に変化する。これによ
り、バッファ回路４の０Ｖ側バッファ出力信号（ｅ）が
“Ｌ”となり、この０Ｖ側バッファ出力信号（ｅ）がＮ
ＡＮＤゲート１に入力されて同ＮＡＮＤゲート１を閉じ
る。これにより、バッファ回路３をディスエーブル状態
に変化させ、制御信号Ａが遮断され、代わりに制御信号
Ｂがバッファ回路４から出力制御信号として出力され
る。

【００２５】このように、この実施例回路では、バッフ
ァ回路３、４を制御するＮＡＮＤゲート１、２は相手側
のバッファ回路がディスエーブルされない限り、自分側
のバッファ回路をイネーブルすることができないため、
同時に二つのバッファ回路がイネーブルされることはな
い。そのため、切換えの際にハザードが出ることを防止
できる。しかも制御信号Ａ、Ｂが出力制御信号に伝達す
るまでにバッファを一つしか通らないので、遅延も少な
くて済む。

【００２６】図４には本発明のバッファ制御回路の適用
例が示される。この適用例は二つのＣＰＵ１１、１２が
同一メモリ１３を共用するシステムであり、メモリ１３
にアクセスする側のＣＰＵを本発明のバッファ制御回路
を切換え回路として使用して切り換えている。この切換
え回路として前述したような従来の切換え回路を用いる
と、バスマスタが切り換わる際に、デバイス（メモリ１
３）への制御信号にハザードが出る可能性があるので、
デバイスが誤動作を起こしたり、バスの衝突が起こり、
デバイスにストレスをかけたりする可能性があるが、本
発明のバッファ制御回路を使用することにより、そのよ
うなトラブルを防ぐことができる。

【００２７】図４において、ＣＰＵ１１側のアドレスバ
ス、データバス、制御バスはバッファ回路４を通してメ
モリ１３に接続され、一方、ＣＰＵ１２側のアドレスバ
ス、データバス、制御バスはバッファ回路３を通してメ
モリ１３に接続される。ここで、データバスについての
バッファ回路３、４のバッファは双方向バッファが用い
られる。その他のバッファ制御回路の構成は前述した実
施例のものと同じである。この例では、選択回路１０か
らのデバイス選択信号を“Ｌ”にした場合にはＣＰＵ１
１が、“Ｈ”にした場合にはＣＰＵ１２がそれぞれ選択
されて、メモリ１３に接続されてアクセスすることが可
能になる。

【００２８】図５には本発明のバッファ制御回路の他の
適用例が示される。この適用例はシステムをシステム２
１と２２からなる冗長システムとして構成した場合のも
ので、システムの状態をシステム監視回路２０で監視
し、現用系のシステムに異常がある場合には他方のシス
テムに切り換えるものである。例えば、システム２１を
現用系として動作中に、そのシステム２１が何らかの原
因で故障した場合には、切換え回路によりシステム２２
側に切り換える。この際、切換え回路として前述の従来
の切換え回路を用いると、他システムへの移行の際に瞬
間的に制御信号が衝突する可能性があるが、本発明のバ
ッファ制御回路を切換え回路として使用すると、移行の
際にも信号が衝突することはなく、安全にシステムの切
換えを行うことができる。

【００２９】図５において、システム２１の制御信号群
はバッファ回路４を通して、またシステム２２の制御信
号群はバッファ回路３を通してそれぞれ出力制御信号と
して対象装置に接続される。システム監視装置２０はシ
ステム２１、２２の動作状態を監視しており、現用系側
のシステムに異常がある場合には他方側のシステムに切
り換えるようにデバイス選択信号を出力する。

【００３０】図６には本発明の変形例としてのバッファ
制御回路を適用したシステムの例が示される。この例
は、ＣＰＵ２３がＲＡＭ２４、２５のいずれか一方にア
クセスするよう切り換えるシステムである。このように
２種類のデバイス（ＲＡＭ）を切り換えて使用する場
合、切換え回路として従来の切換え回路を用いると切換
え時に信号の衝突が起こる可能性があるが、本発明のバ
ッファ制御回路を切換え回路として使用すると、切換え
時の衝突を無くすことができる。

【００３１】図６において、ＲＡＭ２４のデータバスは
バッファ回路４を通してＣＰＵ２３に接続され、同様に
ＲＡＭ２５のデータバスはバッファ回路３を通してＣＰ
Ｕ２３に接続される。このデータバスのバッファは双方
向バッファが用いられる。バッファ制御回路は、基本的
には前述した実施例のものであるが、相違点として、Ｎ
ＡＮＤゲート１とバッファ回路３間、およびＮＡＮＤゲ
ート２とバッファ回路４間にそれぞれＯＲゲート６、７
が挿入されており、これらのＯＲゲート６、７はデバイ
スイネーブル／ディスエーブル信号により開閉されるよ
うになっている。この適用例では、デバイスイネーブル
信号によりＯＲゲート６、７が開かれている場合、選択
回路１０からのデバイス選択信号に応じてＲＡＭ２４、
２５の一方が選択されてＣＰＵ２３に接続され、ＣＰＵ
２３からのアクセスが可能となる。一方、デバイスディ
スエーブル信号によりＯＲゲート６、７がともに閉じら
れている場合には、バッファ回路３、４はともにディス
エーブル状態にあり、ＣＰＵ２３はいずれのＲＡＭ２
４、２５とも接続されない。

【００３２】図７には本発明のまた他の変形例としての
バッファ制御回路を適用したシステムの例が示される。
この例は、ダブルバッファのデータバスの方向を制御で
きるシステムである。すなわち、デバイスとデバイス
を共通のデータバス３０を介して接続するもので、そ
の際、方向制御信号によってデバイスからデバイス
方向への一方向に、あるいはデバイスからデバイス
方向への一方向に接続されるようバッファによりデータ
バスの接続に方向性を持たせるものである。このデータ
バスの方向を切り換える際、従来技術だと切り換えるタ
イミングによってはバッファ同士が衝突する可能性があ
るが、本発明を適用すると、切換え時の衝突をなくすこ
とができる。

【００３３】図７において、３０は共通のデータバス、
３１と３２はそれぞれ双方向バッファ回路であり、デバ
イスのバス３３が双方向バッファ回路３１を介して共
通データバス３０に接続され、デバイスのバス３４が
双方向バッファ回路３２を介して共通データバス３０に
接続される。

【００３４】双方向バッファ回路３１、３２は方向制御
信号端子ＤＩＲに入力される方向制御信号が“０”のと
きには図面中を左方向にのみ、“１”のときには右方向
にのみ導通する。またイネーブル端子に入力される信号
が“Ｌ”のときにイネーブル状態、“Ｈ”のときにディ
スエーブル状態になる。双方向バッファ回路３１は内蔵
するバッファのうちの二つについては、そのうちの一つ
のバッファが一方の端子に抵抗Ｒ１２を介して０Ｖレベ
ルが入力され、他方の端子はプルアップ抵抗Ｒ１１が接
続されてＡＮＤゲート３５に入力され、他の一つのバッ
ファが一方の端子に抵抗Ｒ１４を介して０Ｖレベルが入
力され、他方の端子はプルアップ抵抗Ｒ１３が接続され
てＡＮＤゲート３５に入力される。同様に、双方向バッ
ファ回路３２は内蔵するバッファのうちの二つについて
は、そのうちの一つのバッファが一方の端子に抵抗Ｒ１
６を介して０Ｖレベルが入力され、他方の端子はプルア
ップ抵抗Ｒ１５が接続されてＡＮＤゲート３５に入力さ
れ、他の一つのバッファが一方の端子に抵抗Ｒ１８を介
して０Ｖレベルが入力され、他方の端子はプルアップ抵
抗Ｒ１７が接続されてＡＮＤゲート３５に入力される。

【００３５】ゲート３６はその入力端子Ｇに入力される
信号レベルが“Ｈ”のときに入力端子Ｄに入力されたデ
ータをそのまま出力端子Ｑに出力し、入力端子Ｇに入力
される信号レベルが“Ｌ”になったときにはそのときに
入力端子Ｄに入力されていたデータを保持して出力端子
Ｑに出力する回路であり、入力端子Ｄには方向制御信号
（ａ）が入力され、入力端子ＧにはＡＮＤゲート３５か
らの出力信号（ｅ）が入力される。図８はこのゲート３
６の詳細な構成を示すものであり、図示のように、ＡＮ
Ｄゲート３６１、３６２、ＮＯＲゲート３６３、３６
４、インバータ３６５を含み構成される。

【００３６】３７はゲート３６の出力信号（ｂ）と方向
制御信号（ａ）とが入力されるＸＯＲ（排他的論理和）
ゲート、３８はＸＯＲゲート３７の出力信号（ｃ）とイ
ネーブル信号（ｆ）とが入力されるＯＲゲートであり、
ゲート３６の出力信号（ｂ）は双方向バッファ回路３
１、３２の方向制御信号端子ＤＩＲにそれぞれ入力さ
れ、ＯＲゲート３８の出力信号（ｄ）は双方向バッファ
回路３１、３２のイネーブル端子ＥＮにそれぞれ入力さ
れる。

【００３７】この図７のシステムの動作を図９に示すタ
イムチャートを参照して以下に説明する。なお、図９中
の各信号波形（ａ）〜（ｆ）は図７回路中に各箇所
（ａ）〜（ｆ）においる信号波形である。

【００３８】この図９では、図７回路中にあるイネーブ
ル信号と方向制御信号の初期値を“Ｌ”レベルにし、方
向制御信号を“Ｈ”レベルに変化させてみた場合を例と
して示している。

【００３９】方向制御信号（ａ）がまず“Ｌ”から
“Ｈ”になる。ゲート３６出力信号（ｂ）はＡＮＤゲー
ト３５出力信号（ｅ）が“Ｈ”でないと変化しないの
で、ＸＯＲゲート３７への二つの入力信号は“Ｈ”と
“Ｌ”になり、したがってＸＯＲゲート３７からの出力
信号（ｃ）がこのゲートの遅延時間Ｔ１だけ遅れて
“Ｈ”になる。

【００４０】ＸＯＲゲート３７の出力信号（ｃ）が
“Ｈ”になると、ＯＲゲート３８によりその出力信号
（ｄ）がこのゲートの遅延時間Ｔ２だけ遅れて“Ｈ”に
なる。すなわちバッファ回路３１、３２のイネーブル端
子ＥＮが“Ｈ”になり、バッファ回路３１、３２は共に
ディスエーブル状態にされる。

【００４１】すると、バッファ回路３１、３２はディス
エーブル信号を受けてＴ３時間遅れてバスを高インピー
ダンス状態にする。双方向バッファ回路３１、３２が共
にディスエーブル状態になると、両方のバスが完全に高
インピーダンスになると共に、プルアップ抵抗Ｒ１１、
Ｒ１３、Ｒ１５、Ｒ１７のプルアップ作用により、ＡＮ
Ｄゲート３５への４入力が全て“Ｈ”になり、このＡＮ
Ｄゲートの遅延時間Ｔ４だけ遅れてその出力信号（ｅ）
が“Ｈ”になる。

【００４２】ＡＮＤゲート３５の出力信号（ｅ）が
“Ｈ”になると、ゲート３６がデータ通過状態となるの
で、その出力信号（ｂ）がＴ５時間だけ遅れて方向制御
信号（ａ）と同じレベルになる。すなわち、バッファ回
路３１、３２の方向制御信号であるＤＩＲが変化する。

【００４３】なお、図９中、Ｔ６はＸＯＲゲート３７、
Ｔ７はＯＲゲート３８、Ｔ８はバッファ回路３１、３
２、Ｔ９はＡＮＤゲート３５のそれぞれの遅延時間であ
る。

【００４４】このように、双方向バッファ回路３１、３
２の伝達方向を変化させた場合、バッファ回路の出力が
完全に高インピーダンス状態のときのみ変化することが
できるため、バスの衝突を回避できる。

【００４５】要は、方向制御信号（ａ）に変化が生じた
ときには、それをＸＯＲゲート３７で検知して双方向バ
ッファ回路３１、３２を共にディスエーブル状態にし、
さらにプルアップ抵抗Ｒ１１、Ｒ１３、Ｒ１５、Ｒ１７
のプルアップ作用とＡＮＤゲート３５を用いて双方向バ
ッファ回路３１、３２が共にディスエーブル状態に変化
したことを検知して、そのディスエーブル状態への変化
後に方向制御信号（ａ）がゲート３６を通過させて双方
向バッファ回路３１、３２の方向制御信号端子ＤＩＲに
入力させるようにすることで、双方向バッファ回路３
１、３２がイネーブル状態のうちにバッファ方向の切換
え動作が行われないようにしているのである。

【００４６】

【発明の効果】以上に説明したように、本発明によれ
ば、比較的に簡単な回路で、信号切換え時のハザードの
発生を防ぐことがてきる。これにより、信号の衝突が起
こらないため、デバイスに無理なストレスをかけること
がなく、また信号の衝突に伴う誤動作をなくすことがで
きる。また、切換え回路による制御信号の伝達遅延を少
なくできる。

【図面の簡単な説明】

【図１】本発明に係る原理説明図である。

【図２】本発明に係る一実施例としてのバッファ制御回
路を示す図である。

【図３】実施例回路のタイムチャートを示す図である。

【図４】本発明のバッファ制御回路を適用したシステム
の例を示す図である。

【図５】本発明のバッファ制御回路を適用したシステム
の他の例を示す図である。

【図６】本発明のバッファ制御回路を適用したシステム
のまた他の例を示す図である。

【図７】バス方向制御システムの例を示す図である。

【図８】バス方向制御システムにおけるゲート３６の構
成例を示す図である。

【図９】バス方向制御システムのタイムチャートを示す
図である。

【図１０】切換え回路の従来例を示す図である。

【図１１】従来例回路のタイムチャートである。

【図１２】切換え回路を用いてシステムの例を示す図で
ある。

【符号の説明】

１，２ ＮＡＮＤゲート ３、４ バッファ回路 ５ インバータ １０ 選択回路 １１、１２、２３ ＣＰＵ ２０ システム監視回路 ２１、２２ システム ２４、２５ ＲＡＭ ３０、３３、３４ バス ３１、３２ 双方向バッファ回路 ３５ ＡＮＤゲート ３６ ゲート ３７ ＸＯＲゲート ３８ ＯＲゲート Ｒ１、Ｒ２、Ｒ５、Ｒ６、Ｒ１１、Ｒ１３、Ｒ１５、Ｒ
１７ プルアップ抵抗

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１の系と対象装置とを接続する第１のバ
   ッファ回路と、 第２の系と該対象装置とを接続する第２のバッファ回路
   と、 該第２のバッファ回路がディスエーブル状態であること
   を検出して該第１のバッファ回路へのイネーブル信号の
   入力を可能にする第１のゲート回路と、 該第１のバッファ回路がディスエーブル状態であること
   を検出して該第２のバッファ回路へのイネーブル信号の
   入力を可能にする第２のゲート回路と、 選択信号を該第１のゲート回路と第２のゲート回路で極
   性を反転して供給するインバータ回路とを具備したバッ
   ファ制御回路。
2. 【請求項２】該他方側のバッファ回路がディスエーブル
   状態であることを検出する手段として、該他方側のバッ
   ファ回路のバッファ群のうちの一つのバッファの入力側
   にイネーブル信号レベルを入力し、その出力側にディス
   エーブル信号レベルに引き込むプルアップ抵抗を接続
   し、その出力側信号の信号レベルに応じて該他方側のバ
   ッファ回路のディスエーブル状態を検出するように構成
   した請求項１記載のバッファ制御回路。