JPH08170978A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08170978A JPH08170978A JP7200621A JP20062195A JPH08170978A JP H08170978 A JPH08170978 A JP H08170978A JP 7200621 A JP7200621 A JP 7200621A JP 20062195 A JP20062195 A JP 20062195A JP H08170978 A JPH08170978 A JP H08170978A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flip
- block
- test
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 テスト用の付加回路が小さくかつ付加配線が
少ない半導体集積回路のテスト技術を提供する。 【解決手段】 １個のＬＳＩの内部で互いに縦続接続さ
れた３個のブロック、すなわち入力モジュール１１とマ
クロモジュール１２と出力モジュール１３との個別テス
トを実施する。マクロモジュール１２と出力モジュール
１３との間に介設された第１のマルチプレクサ２１と、
入力モジュール１１とマクロモジュール１２との間に介
設された第２のマルチプレクサ２２及び第１の制御レジ
スタ２３とで第１のテスト回路２０を構成する。第２の
テスト回路３０を、第３及び第４のマルチプレクサ３
１，３２と第２の制御レジスタ３３とで同様に構成す
る。複数ビットのテスト用入力信号を第１のマルチプレ
クサ２１へ、第１の制御レジスタ２３の保持信号を第３
のマルチプレクサ３１へそれぞれ供給し、第２の制御レ
ジスタ３３の保持信号をテスト用出力信号として観測す
る。
少ない半導体集積回路のテスト技術を提供する。 【解決手段】 １個のＬＳＩの内部で互いに縦続接続さ
れた３個のブロック、すなわち入力モジュール１１とマ
クロモジュール１２と出力モジュール１３との個別テス
トを実施する。マクロモジュール１２と出力モジュール
１３との間に介設された第１のマルチプレクサ２１と、
入力モジュール１１とマクロモジュール１２との間に介
設された第２のマルチプレクサ２２及び第１の制御レジ
スタ２３とで第１のテスト回路２０を構成する。第２の
テスト回路３０を、第３及び第４のマルチプレクサ３
１，３２と第２の制御レジスタ３３とで同様に構成す
る。複数ビットのテスト用入力信号を第１のマルチプレ
クサ２１へ、第１の制御レジスタ２３の保持信号を第３
のマルチプレクサ３１へそれぞれ供給し、第２の制御レ
ジスタ３３の保持信号をテスト用出力信号として観測す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、
特にＬＳＩ（大規模集積回路）のテスト技術に関するも
のである。
特にＬＳＩ（大規模集積回路）のテスト技術に関するも
のである。
【０００２】
【従来の技術】ＬＳＩのスキャンテストの技術やダイレ
クトアクセステストの技術が、著者W.M.Needham の"Des
igner's Guide to Testable ASIC Devices", Ch.5, pp.
87-124, Van Nostrand Reinhold, New York 1991に記載
されている。ＬＳＩのテスト技術では、全てのブロック
及び全ての信号パスを短時間でテストできること、テス
ト用の付加回路が小さいこと、テスト用の付加配線が少
ないこと、通常モードにおける動作速度があまり低下し
ないことが望まれる。
クトアクセステストの技術が、著者W.M.Needham の"Des
igner's Guide to Testable ASIC Devices", Ch.5, pp.
87-124, Van Nostrand Reinhold, New York 1991に記載
されている。ＬＳＩのテスト技術では、全てのブロック
及び全ての信号パスを短時間でテストできること、テス
ト用の付加回路が小さいこと、テスト用の付加配線が少
ないこと、通常モードにおける動作速度があまり低下し
ないことが望まれる。
【０００３】ＬＳＩの中の１つのブロックが組合せ回路
と複数のフリップフロップとを備えているものとする。
複数のフリップフロップは、組合せ回路の中の信号パス
上に組み込まれており、通常モードではそれぞれ組合せ
回路の中の対応する信号を保持するものである。スキャ
ンテストの技術によれば、スキャンモードでは、前記複
数のフリップフロップが１つのスキャンチェーン（シフ
トレジスタ）を構成するように互いに縦続接続される。
スキャンモードでＬＳＩの外部から１ビットずつシリア
ルに供給されたテスト用の入力信号はシフトレジスタに
保持され、該保持された信号が組合せ回路に与えられ
る。各フリップフロップは、組合せ回路のテスト結果を
通常モードで取り込むことができる。このようにして取
り込まれたテスト結果はスキャンモードで１ビットずつ
シリアルにシフトレジスタから出力され、ＬＳＩの外部
で観測される。
と複数のフリップフロップとを備えているものとする。
複数のフリップフロップは、組合せ回路の中の信号パス
上に組み込まれており、通常モードではそれぞれ組合せ
回路の中の対応する信号を保持するものである。スキャ
ンテストの技術によれば、スキャンモードでは、前記複
数のフリップフロップが１つのスキャンチェーン（シフ
トレジスタ）を構成するように互いに縦続接続される。
スキャンモードでＬＳＩの外部から１ビットずつシリア
ルに供給されたテスト用の入力信号はシフトレジスタに
保持され、該保持された信号が組合せ回路に与えられ
る。各フリップフロップは、組合せ回路のテスト結果を
通常モードで取り込むことができる。このようにして取
り込まれたテスト結果はスキャンモードで１ビットずつ
シリアルにシフトレジスタから出力され、ＬＳＩの外部
で観測される。
【０００４】ＬＳＩが複数のブロックを有する場合に
は、個々のブロックのテストを他のブロックから切り離
して実行できることが効率的なテストにとって望まし
い。スキャンテストの技術によれば、全てのブロックの
周辺（入力側及び出力側）にそれぞれ複数のフリップフ
ロップが付加配置され、その全てのフリップフロップが
１つのスキャンチェーンを構成するように配線が付加さ
れる。また、ダイレクトアクセステストの技術によれ
ば、外部から個々のブロックへ直接にテスト入力を設定
することができ、かつ個々のブロックのテスト結果を直
接に外部で観測できるように、複数のマルチプレクサが
付加配置され、かつ配線が付加される。
は、個々のブロックのテストを他のブロックから切り離
して実行できることが効率的なテストにとって望まし
い。スキャンテストの技術によれば、全てのブロックの
周辺（入力側及び出力側）にそれぞれ複数のフリップフ
ロップが付加配置され、その全てのフリップフロップが
１つのスキャンチェーンを構成するように配線が付加さ
れる。また、ダイレクトアクセステストの技術によれ
ば、外部から個々のブロックへ直接にテスト入力を設定
することができ、かつ個々のブロックのテスト結果を直
接に外部で観測できるように、複数のマルチプレクサが
付加配置され、かつ配線が付加される。
【０００５】
【発明が解決しようとする課題】組合せ回路の中の信号
パス上に組み込まれた複数のフリップフロップを利用し
たスキャンテストの技術は、テスト用の付加回路が小さ
く、かつテスト用の付加配線が少ない点で有利である。
ところが、テスト対象のブロックの中にクロック信号の
立ち上がりエッジに同期して動作するタイプ（ポジティ
ブエッジ・タイプ）の複数のフリップフロップと、クロ
ック信号の立ち下がりエッジに同期して動作するタイプ
（ネガティブエッジ・タイプ）の複数のフリップフロッ
プとが混在している場合には、テスト信号が正しくスキ
ャンインされないことがある。その解決策として特開平
２―２１８９７４号公報に記載の技術では、ネガティブ
エッジ・タイプの全てのフリップフロップの後ろにポジ
ティブエッジ・タイプの全てのフリップフロップが位置
するようにスキャンチェーンが構成される。ところが、
スキャンチェーンの構成自由度が著しく低くなる問題が
あった。
パス上に組み込まれた複数のフリップフロップを利用し
たスキャンテストの技術は、テスト用の付加回路が小さ
く、かつテスト用の付加配線が少ない点で有利である。
ところが、テスト対象のブロックの中にクロック信号の
立ち上がりエッジに同期して動作するタイプ（ポジティ
ブエッジ・タイプ）の複数のフリップフロップと、クロ
ック信号の立ち下がりエッジに同期して動作するタイプ
（ネガティブエッジ・タイプ）の複数のフリップフロッ
プとが混在している場合には、テスト信号が正しくスキ
ャンインされないことがある。その解決策として特開平
２―２１８９７４号公報に記載の技術では、ネガティブ
エッジ・タイプの全てのフリップフロップの後ろにポジ
ティブエッジ・タイプの全てのフリップフロップが位置
するようにスキャンチェーンが構成される。ところが、
スキャンチェーンの構成自由度が著しく低くなる問題が
あった。
【０００６】複数のブロックを有するＬＳＩにおいて全
てのブロックの周辺を通るスキャンチェーンを付加配置
するというスキャンテストの技術は、テスト用の付加配
線が少ない点で有利である。ところが、テスト入力の設
定及びテスト結果の観測がそれぞれ１ビット毎に行なわ
れるので、テストに長時間を要するという問題があっ
た。また、テスト用の付加回路が大きいこと、通常モー
ドにおける動作速度の低下が大きいことも問題であっ
た。
てのブロックの周辺を通るスキャンチェーンを付加配置
するというスキャンテストの技術は、テスト用の付加配
線が少ない点で有利である。ところが、テスト入力の設
定及びテスト結果の観測がそれぞれ１ビット毎に行なわ
れるので、テストに長時間を要するという問題があっ
た。また、テスト用の付加回路が大きいこと、通常モー
ドにおける動作速度の低下が大きいことも問題であっ
た。
【０００７】複数のブロックを有するＬＳＩにおけるダ
イレクトアクセステストの技術は、テスト入力の設定及
びテスト結果の観測がそれぞれ複数ビット単位で行なわ
れるので、テスト時間が短縮される点で有利である。と
ころが、テスト用の付加配線が多いという問題があっ
た。
イレクトアクセステストの技術は、テスト入力の設定及
びテスト結果の観測がそれぞれ複数ビット単位で行なわ
れるので、テスト時間が短縮される点で有利である。と
ころが、テスト用の付加配線が多いという問題があっ
た。
【０００８】本発明の目的は、テスト用の付加回路が小
さくかつ付加配線が少ない半導体集積回路のテスト技術
を提供することにある。
さくかつ付加配線が少ない半導体集積回路のテスト技術
を提供することにある。
【０００９】
【課題を解決するための手段】請求項１の発明に係る第
１の半導体集積回路と請求項２及び３の発明に係る第２
の半導体集積回路とはいずれも、互いに縦続接続された
第１、第２及び第３のブロックと、該第１、第２及び第
３のブロックのテストを実行するためのテストユニット
とを有することを前提としたものである。
１の半導体集積回路と請求項２及び３の発明に係る第２
の半導体集積回路とはいずれも、互いに縦続接続された
第１、第２及び第３のブロックと、該第１、第２及び第
３のブロックのテストを実行するためのテストユニット
とを有することを前提としたものである。
【００１０】請求項１の発明に係る第１の半導体集積回
路の中のテストユニットは、第２のブロックと第３のブ
ロックとの間に第１のマルチプレクサを、第１のブロッ
クと第２のブロックとの間に第２のマルチプレクサを、
第２のマルチプレクサと第２のブロックとの間に第１の
制御レジスタを、第２のブロックと第３のブロックとの
間に第３のマルチプレクサを、第１のブロックと第２の
ブロックとの間に第４のマルチプレクサを、第４のマル
チプレクサと第２のブロックとの間に第２の制御レジス
タをそれぞれ介在させたものである。第１のマルチプレ
クサは、該第１の半導体集積回路の外部から供給された
テスト用の入力信号と第２のブロックの出力信号の一部
とのうちの一方を選択し、かつ該選択した信号を第３の
ブロックへ供給する。第２のマルチプレクサは、第１の
マルチプレクサによって選択された信号と第１のブロッ
クの出力信号の一部とのうちの一方を選択する。第１の
制御レジスタは、第２のマルチプレクサによって選択さ
れた信号をクロック信号に同期して保持し、かつ該保持
した信号を第２のブロックへ供給する。第３のマルチプ
レクサは、第１の制御レジスタに保持された信号と第２
のブロックの出力信号の他の一部とのうちの一方を選択
し、かつ該選択した信号を第３のブロックへ供給する。
第４のマルチプレクサは、第３のマルチプレクサによっ
て選択された信号と第１のブロックの出力信号の他の一
部とのうちの一方を選択する。第２の制御レジスタは、
第４のマルチプレクサによって選択された信号を前記ク
ロック信号に同期して保持し、かつ該保持した信号を第
２のブロックへ供給するものである。
路の中のテストユニットは、第２のブロックと第３のブ
ロックとの間に第１のマルチプレクサを、第１のブロッ
クと第２のブロックとの間に第２のマルチプレクサを、
第２のマルチプレクサと第２のブロックとの間に第１の
制御レジスタを、第２のブロックと第３のブロックとの
間に第３のマルチプレクサを、第１のブロックと第２の
ブロックとの間に第４のマルチプレクサを、第４のマル
チプレクサと第２のブロックとの間に第２の制御レジス
タをそれぞれ介在させたものである。第１のマルチプレ
クサは、該第１の半導体集積回路の外部から供給された
テスト用の入力信号と第２のブロックの出力信号の一部
とのうちの一方を選択し、かつ該選択した信号を第３の
ブロックへ供給する。第２のマルチプレクサは、第１の
マルチプレクサによって選択された信号と第１のブロッ
クの出力信号の一部とのうちの一方を選択する。第１の
制御レジスタは、第２のマルチプレクサによって選択さ
れた信号をクロック信号に同期して保持し、かつ該保持
した信号を第２のブロックへ供給する。第３のマルチプ
レクサは、第１の制御レジスタに保持された信号と第２
のブロックの出力信号の他の一部とのうちの一方を選択
し、かつ該選択した信号を第３のブロックへ供給する。
第４のマルチプレクサは、第３のマルチプレクサによっ
て選択された信号と第１のブロックの出力信号の他の一
部とのうちの一方を選択する。第２の制御レジスタは、
第４のマルチプレクサによって選択された信号を前記ク
ロック信号に同期して保持し、かつ該保持した信号を第
２のブロックへ供給するものである。
【００１１】上記第１の半導体集積回路によれば、通常
モードでは、第１及び第３のマルチプレクサが第２のブ
ロックの出力信号を選択し、第２及び第４のマルチプレ
クサが第１のブロックの出力信号を選択する。第１のテ
ストモードでは、第１の制御レジスタと第２の制御レジ
スタとが互いに縦続接続されるように、第１及び第３の
マルチプレクサが第２のブロックの出力信号でない方の
信号をそれぞれ選択し、第２及び第４のマルチプレクサ
が第１のブロックの出力信号でない方の信号をそれぞれ
選択する。第２のテストモードでは、第２のブロックの
出力信号が第１及び第２の制御レジスタに保持され得る
ように、第１及び第３のマルチプレクサが第２のブロッ
クの出力信号を選択し、第２及び第４のマルチプレクサ
が第１のブロックの出力信号でない方の信号をそれぞれ
選択する。これら通常モード、第１のテストモード及び
第２のテストモードの組合せにより、個々のブロックへ
のテスト入力の設定及び個々のブロックのテスト結果の
観測がいずれも複数ビット単位で短時間のうちに実行さ
れる。例えば、第２のブロックのテスト入力は、各々複
数ビットの第１の部分入力と第２の部分入力とに分割さ
れて、第１のテストモードにおいて２クロックサイクル
で第２のブロックに設定される。
モードでは、第１及び第３のマルチプレクサが第２のブ
ロックの出力信号を選択し、第２及び第４のマルチプレ
クサが第１のブロックの出力信号を選択する。第１のテ
ストモードでは、第１の制御レジスタと第２の制御レジ
スタとが互いに縦続接続されるように、第１及び第３の
マルチプレクサが第２のブロックの出力信号でない方の
信号をそれぞれ選択し、第２及び第４のマルチプレクサ
が第１のブロックの出力信号でない方の信号をそれぞれ
選択する。第２のテストモードでは、第２のブロックの
出力信号が第１及び第２の制御レジスタに保持され得る
ように、第１及び第３のマルチプレクサが第２のブロッ
クの出力信号を選択し、第２及び第４のマルチプレクサ
が第１のブロックの出力信号でない方の信号をそれぞれ
選択する。これら通常モード、第１のテストモード及び
第２のテストモードの組合せにより、個々のブロックへ
のテスト入力の設定及び個々のブロックのテスト結果の
観測がいずれも複数ビット単位で短時間のうちに実行さ
れる。例えば、第２のブロックのテスト入力は、各々複
数ビットの第１の部分入力と第２の部分入力とに分割さ
れて、第１のテストモードにおいて２クロックサイクル
で第２のブロックに設定される。
【００１２】請求項２及び３の発明に係る第２の半導体
集積回路は、第１のブロックのテスト結果の期待値を表
わした信号を第３のブロックの中の複数のフリップフロ
ップで構成されたシフトレジスタへスキャンインするこ
ととしたものである。第３のブロックのテストは、組合
せ回路の中の信号パス上に組み込まれた複数のフリップ
フロップを利用したスキャンテストの技術を以て実施さ
れる。また、第１のブロックのテストに先立って、該第
１のブロックのテスト結果の期待値を表わした信号が第
３のブロックの中のシフトレジスタへ期待値入力として
スキャンインされる。そして、第１のブロックのテスト
結果は前記スキャンインされた期待値入力と比較され、
１ビットに圧縮された比較結果が該第２の半導体集積回
路の外部で観測される。第２のブロックのテストは、ダ
イレクトアクセステストの技術を以て実施される。
集積回路は、第１のブロックのテスト結果の期待値を表
わした信号を第３のブロックの中の複数のフリップフロ
ップで構成されたシフトレジスタへスキャンインするこ
ととしたものである。第３のブロックのテストは、組合
せ回路の中の信号パス上に組み込まれた複数のフリップ
フロップを利用したスキャンテストの技術を以て実施さ
れる。また、第１のブロックのテストに先立って、該第
１のブロックのテスト結果の期待値を表わした信号が第
３のブロックの中のシフトレジスタへ期待値入力として
スキャンインされる。そして、第１のブロックのテスト
結果は前記スキャンインされた期待値入力と比較され、
１ビットに圧縮された比較結果が該第２の半導体集積回
路の外部で観測される。第２のブロックのテストは、ダ
イレクトアクセステストの技術を以て実施される。
【００１３】請求項４〜７の発明に係る第３の半導体集
積回路は、１つのブロックの中にポジティブエッジ・タ
イプのフリップフロップとネガティブエッジ・タイプの
フリップフロップとが混在している場合に、テストモー
ドでは１つのスキャンチェーン（シフトレジスタ）を構
成する全てのフリップフロップが単一タイプのフリップ
フロップとして動作するように構成したものである。
積回路は、１つのブロックの中にポジティブエッジ・タ
イプのフリップフロップとネガティブエッジ・タイプの
フリップフロップとが混在している場合に、テストモー
ドでは１つのスキャンチェーン（シフトレジスタ）を構
成する全てのフリップフロップが単一タイプのフリップ
フロップとして動作するように構成したものである。
【００１４】
【発明の実施の形態】以下、本発明に係る４つの実施例
について、それぞれ図面を参照しながら説明する。
について、それぞれ図面を参照しながら説明する。
【００１５】第１の実施例に係るＬＳＩは、各々テスト
の対象である互いに縦続接続された第１、第２及び第３
のブロックを有するものである。第２の実施例に係るＬ
ＳＩも同様である。第３及び第４の実施例に係るＬＳＩ
は、それぞれ少なくとも１つのテスト対象ブロックを有
するものである。
の対象である互いに縦続接続された第１、第２及び第３
のブロックを有するものである。第２の実施例に係るＬ
ＳＩも同様である。第３及び第４の実施例に係るＬＳＩ
は、それぞれ少なくとも１つのテスト対象ブロックを有
するものである。
【００１６】第１の実施例に係るＬＳＩの中の第２のブ
ロックは、「マクロモジュール」と呼ばれる回路ブロッ
クである。マクロモジュールは、算術論理演算ユニッ
ト、乗算器、ＲＯＭ（read only memory）、ＲＡＭ（ra
ndom access memory）等の機能ブロックを意味する。第
２のブロックは、論理ゲートやフリップフロップで構成
された他の種類の回路ブロックであってもよい。第１の
ブロックは、該ＬＳＩの外部ピンから与えられた信号を
受け取り、これを処理してマクロモジュールへ供給する
ための回路ブロックであり、以下の説明では便宜上「入
力モジュール」と呼ばれる。第３のブロックは、マクロ
モジュールの出力信号を受け取り、これを処理して該Ｌ
ＳＩの外部ピンへ出力するための回路ブロックであり、
以下の説明では便宜上「出力モジュール」と呼ばれる。
ロックは、「マクロモジュール」と呼ばれる回路ブロッ
クである。マクロモジュールは、算術論理演算ユニッ
ト、乗算器、ＲＯＭ（read only memory）、ＲＡＭ（ra
ndom access memory）等の機能ブロックを意味する。第
２のブロックは、論理ゲートやフリップフロップで構成
された他の種類の回路ブロックであってもよい。第１の
ブロックは、該ＬＳＩの外部ピンから与えられた信号を
受け取り、これを処理してマクロモジュールへ供給する
ための回路ブロックであり、以下の説明では便宜上「入
力モジュール」と呼ばれる。第３のブロックは、マクロ
モジュールの出力信号を受け取り、これを処理して該Ｌ
ＳＩの外部ピンへ出力するための回路ブロックであり、
以下の説明では便宜上「出力モジュール」と呼ばれる。
【００１７】（実施例１）図１は、本発明の第１の実施
例に係るＬＳＩの構成を示している。図１において、１
１は入力モジュール、１２はマクロモジュール、１３は
出力モジュール、２０は第１のテスト回路、３０は第２
のテスト回路である。入力モジュール１１は、該ＬＳＩ
の外部ピンから与えられた６４ビットのパラレル入力信
号Ｐ−ＩＮを受け取り、これを処理して６４ビットの信
号をマクロモジュール１２へ供給する。マクロモジュー
ル１２は、入力モジュール１１から供給された６４ビッ
トの信号を受け取り、これを処理して６４ビットの信号
を出力モジュール１３へ供給する。出力モジュール１３
は、マクロモジュール１２から供給された６４ビットの
信号を受け取り、これを処理して６４ビットのパラレル
出力信号Ｐ−ＯＵＴを該ＬＳＩの外部ピンへ供給する。
第１及び第２のテスト回路２０，３０は、入力モジュー
ル１１、マクロモジュール１２及び出力モジュール１３
の個別テストを実行するためのテストユニットを構成す
るものである。
例に係るＬＳＩの構成を示している。図１において、１
１は入力モジュール、１２はマクロモジュール、１３は
出力モジュール、２０は第１のテスト回路、３０は第２
のテスト回路である。入力モジュール１１は、該ＬＳＩ
の外部ピンから与えられた６４ビットのパラレル入力信
号Ｐ−ＩＮを受け取り、これを処理して６４ビットの信
号をマクロモジュール１２へ供給する。マクロモジュー
ル１２は、入力モジュール１１から供給された６４ビッ
トの信号を受け取り、これを処理して６４ビットの信号
を出力モジュール１３へ供給する。出力モジュール１３
は、マクロモジュール１２から供給された６４ビットの
信号を受け取り、これを処理して６４ビットのパラレル
出力信号Ｐ−ＯＵＴを該ＬＳＩの外部ピンへ供給する。
第１及び第２のテスト回路２０，３０は、入力モジュー
ル１１、マクロモジュール１２及び出力モジュール１３
の個別テストを実行するためのテストユニットを構成す
るものである。
【００１８】第１のテスト回路２０は、第１のマルチプ
レクサ２１と、第２のマルチプレクサ２２と、第１の制
御レジスタ２３とで構成されている。第１のマルチプレ
クサ２１は、該ＬＳＩの外部ピンから与えられた３２ビ
ットのテスト用入力信号Ｔ−ＩＮとマクロモジュール１
２の出力信号の一半部を構成する３２ビットの部分出力
信号Ｓ７とのうちの一方を信号Ｓ９として選択し、かつ
該選択した信号Ｓ９を出力モジュール１３へ供給する。
第２のマルチプレクサ２２は、第１のマルチプレクサ２
１によって選択された信号Ｓ９と入力モジュール１１の
出力信号の一半部を構成する３２ビットの部分出力信号
Ｓ１とのうちの一方を信号Ｓ３として選択する。第１の
制御レジスタ２３は、第２のマルチプレクサ２２によっ
て選択された信号Ｓ３を該ＬＳＩの外部ピンから与えら
れたクロック信号ＣＬＫに同期して保持し、かつ保持信
号Ｓ５をマクロモジュール１２へ供給するように、３２
個のＤフリップフロップで構成されている。
レクサ２１と、第２のマルチプレクサ２２と、第１の制
御レジスタ２３とで構成されている。第１のマルチプレ
クサ２１は、該ＬＳＩの外部ピンから与えられた３２ビ
ットのテスト用入力信号Ｔ−ＩＮとマクロモジュール１
２の出力信号の一半部を構成する３２ビットの部分出力
信号Ｓ７とのうちの一方を信号Ｓ９として選択し、かつ
該選択した信号Ｓ９を出力モジュール１３へ供給する。
第２のマルチプレクサ２２は、第１のマルチプレクサ２
１によって選択された信号Ｓ９と入力モジュール１１の
出力信号の一半部を構成する３２ビットの部分出力信号
Ｓ１とのうちの一方を信号Ｓ３として選択する。第１の
制御レジスタ２３は、第２のマルチプレクサ２２によっ
て選択された信号Ｓ３を該ＬＳＩの外部ピンから与えら
れたクロック信号ＣＬＫに同期して保持し、かつ保持信
号Ｓ５をマクロモジュール１２へ供給するように、３２
個のＤフリップフロップで構成されている。
【００１９】第２のテスト回路３０は、第３のマルチプ
レクサ３１と、第４のマルチプレクサ３２と、第２の制
御レジスタ３３とで構成されている。第３のマルチプレ
クサ３１は、第１の制御レジスタ２３の保持信号Ｓ５と
マクロモジュール１２の出力信号の他半部を構成する３
２ビットの部分出力信号Ｓ８とのうちの一方を信号Ｓ１
０として選択し、かつ該選択した信号Ｓ１０を出力モジ
ュール１３へ供給する。第４のマルチプレクサ３２は、
第３のマルチプレクサ３１によって選択された信号Ｓ１
０と入力モジュール１１の出力信号の他半部を構成する
３２ビットの部分出力信号Ｓ２とのうちの一方を信号Ｓ
４として選択する。第２の制御レジスタ３３は、第４の
マルチプレクサ３２によって選択された信号Ｓ４をクロ
ック信号ＣＬＫに同期して保持し、かつ保持信号Ｓ６を
マクロモジュール１２へ供給するように、３２個のＤフ
リップフロップで構成されている。第２の制御レジスタ
３３の保持信号Ｓ６は、３２ビットのテスト用出力信号
Ｔ−ＯＵＴとして該ＬＳＩの外部ピンへ供給される。
レクサ３１と、第４のマルチプレクサ３２と、第２の制
御レジスタ３３とで構成されている。第３のマルチプレ
クサ３１は、第１の制御レジスタ２３の保持信号Ｓ５と
マクロモジュール１２の出力信号の他半部を構成する３
２ビットの部分出力信号Ｓ８とのうちの一方を信号Ｓ１
０として選択し、かつ該選択した信号Ｓ１０を出力モジ
ュール１３へ供給する。第４のマルチプレクサ３２は、
第３のマルチプレクサ３１によって選択された信号Ｓ１
０と入力モジュール１１の出力信号の他半部を構成する
３２ビットの部分出力信号Ｓ２とのうちの一方を信号Ｓ
４として選択する。第２の制御レジスタ３３は、第４の
マルチプレクサ３２によって選択された信号Ｓ４をクロ
ック信号ＣＬＫに同期して保持し、かつ保持信号Ｓ６を
マクロモジュール１２へ供給するように、３２個のＤフ
リップフロップで構成されている。第２の制御レジスタ
３３の保持信号Ｓ６は、３２ビットのテスト用出力信号
Ｔ−ＯＵＴとして該ＬＳＩの外部ピンへ供給される。
【００２０】図１中のＳＥＬ１は、該ＬＳＩの外部ピン
から第１及び第３のマルチプレクサ２１，３１へ与えら
れるモード選択信号である。ＳＥＬ２は、該ＬＳＩの外
部ピンから第２及び第４のマルチプレクサ２２，３２へ
与えられるモード選択信号である。
から第１及び第３のマルチプレクサ２１，３１へ与えら
れるモード選択信号である。ＳＥＬ２は、該ＬＳＩの外
部ピンから第２及び第４のマルチプレクサ２２，３２へ
与えられるモード選択信号である。
【００２１】通常モードでは、入力モジュール１１の一
方の３２ビット部分出力信号Ｓ１が第２のマルチプレク
サ２２により、入力モジュール１１の他方の３２ビット
部分出力信号Ｓ２が第４のマルチプレクサ３２により、
マクロモジュール１２の一方の３２ビット部分出力信号
Ｓ７が第１のマルチプレクサ２１により、マクロモジュ
ール１２の他方の３２ビット部分出力信号Ｓ８が第３の
マルチプレクサ３１によりそれぞれ選択される。この結
果、入力モジュール１１の６４ビットの出力信号Ｓ１，
Ｓ２が第１及び第２の制御レジスタ２３，３３を介して
マクロモジュール１２へ供給され、マクロモジュール１
２の６４ビットの出力信号Ｓ７，Ｓ８が出力モジュール
１３へ供給される。
方の３２ビット部分出力信号Ｓ１が第２のマルチプレク
サ２２により、入力モジュール１１の他方の３２ビット
部分出力信号Ｓ２が第４のマルチプレクサ３２により、
マクロモジュール１２の一方の３２ビット部分出力信号
Ｓ７が第１のマルチプレクサ２１により、マクロモジュ
ール１２の他方の３２ビット部分出力信号Ｓ８が第３の
マルチプレクサ３１によりそれぞれ選択される。この結
果、入力モジュール１１の６４ビットの出力信号Ｓ１，
Ｓ２が第１及び第２の制御レジスタ２３，３３を介して
マクロモジュール１２へ供給され、マクロモジュール１
２の６４ビットの出力信号Ｓ７，Ｓ８が出力モジュール
１３へ供給される。
【００２２】マクロモジュール１２の６４ビットのテス
ト入力は、３２ビットの第１の部分入力と３２ビットの
第２の部分入力とに分割されて、２クロックサイクルで
マクロモジュール１２に設定される。詳細には、テスト
用入力信号Ｔ−ＩＮとして該ＬＳＩの外部ピンから与え
られた３２ビットの第１の部分入力は、第１及び第２の
マルチプレクサ２１，２２を経由して、第１の制御レジ
スタ２３に１クロックサイクルで格納される。そして、
次のクロックサイクルで、上記第１の部分入力は第３及
び第４のマルチプレクサ３１，３２を経由して第２の制
御レジスタ３３に格納され、かつ次のテスト用入力信号
Ｔ−ＩＮとして該ＬＳＩの外部ピンから与えられた３２
ビットの第２の部分入力は第１及び第２のマルチプレク
サ２１，２２を経由して第１の制御レジスタ２３に格納
される。この結果、第１及び第２の部分入力からなる６
４ビットのテスト入力がマクロモジュール１２に設定さ
れることとなる。
ト入力は、３２ビットの第１の部分入力と３２ビットの
第２の部分入力とに分割されて、２クロックサイクルで
マクロモジュール１２に設定される。詳細には、テスト
用入力信号Ｔ−ＩＮとして該ＬＳＩの外部ピンから与え
られた３２ビットの第１の部分入力は、第１及び第２の
マルチプレクサ２１，２２を経由して、第１の制御レジ
スタ２３に１クロックサイクルで格納される。そして、
次のクロックサイクルで、上記第１の部分入力は第３及
び第４のマルチプレクサ３１，３２を経由して第２の制
御レジスタ３３に格納され、かつ次のテスト用入力信号
Ｔ−ＩＮとして該ＬＳＩの外部ピンから与えられた３２
ビットの第２の部分入力は第１及び第２のマルチプレク
サ２１，２２を経由して第１の制御レジスタ２３に格納
される。この結果、第１及び第２の部分入力からなる６
４ビットのテスト入力がマクロモジュール１２に設定さ
れることとなる。
【００２３】マクロモジュール１２の６４ビットのテス
ト結果は、３２ビットの第１の部分結果と３２ビットの
第２の部分結果とに分割されて、２クロックサイクルで
観測される。詳細には、１クロックサイクルで、第１の
部分結果は第１及び第２のマルチプレクサ２１，２２を
経由して第１の制御レジスタ２３に、第２の部分結果は
第３及び第４のマルチプレクサ３１，３２を経由して第
２の制御レジスタ３３にそれぞれ格納される。この際、
第２の制御レジスタ３３の出力すなわちテスト用出力信
号Ｔ−ＯＵＴから第２の部分結果が該ＬＳＩの外部ピン
で観測される。そして、次のクロックサイクルで、第１
の部分結果は第３及び第４のマルチプレクサ３１，３２
を経由して第２の制御レジスタ３３に格納され、該第２
の制御レジスタ３３の出力から第１の部分結果が該ＬＳ
Ｉの外部ピンで観測される。
ト結果は、３２ビットの第１の部分結果と３２ビットの
第２の部分結果とに分割されて、２クロックサイクルで
観測される。詳細には、１クロックサイクルで、第１の
部分結果は第１及び第２のマルチプレクサ２１，２２を
経由して第１の制御レジスタ２３に、第２の部分結果は
第３及び第４のマルチプレクサ３１，３２を経由して第
２の制御レジスタ３３にそれぞれ格納される。この際、
第２の制御レジスタ３３の出力すなわちテスト用出力信
号Ｔ−ＯＵＴから第２の部分結果が該ＬＳＩの外部ピン
で観測される。そして、次のクロックサイクルで、第１
の部分結果は第３及び第４のマルチプレクサ３１，３２
を経由して第２の制御レジスタ３３に格納され、該第２
の制御レジスタ３３の出力から第１の部分結果が該ＬＳ
Ｉの外部ピンで観測される。
【００２４】入力モジュール１１へは、該ＬＳＩの外部
ピンから直接に６４ビットのパラレル入力信号Ｐ−ＩＮ
がテスト入力として設定される。入力モジュール１１の
６４ビットのテスト結果は、３２ビットの第１の部分結
果と３２ビットの第２の部分結果とに分割されて、２ク
ロックサイクルで観測される。詳細には、１クロックサ
イクルで、第１の部分結果は第２のマルチプレクサ２２
を経由して第１の制御レジスタ２３に、第２の部分結果
は第４のマルチプレクサ３２を経由して第２の制御レジ
スタ３３にそれぞれ格納される。この際、第２の制御レ
ジスタ３３の出力すなわちテスト用出力信号Ｔ−ＯＵＴ
から第２の部分結果が該ＬＳＩの外部ピンで観測され
る。そして、次のクロックサイクルで、第１の部分結果
は第３及び第４のマルチプレクサ３１，３２を経由して
第２の制御レジスタ３３に格納され、該第２の制御レジ
スタ３３の出力から第１の部分結果が該ＬＳＩの外部ピ
ンで観測される。
ピンから直接に６４ビットのパラレル入力信号Ｐ−ＩＮ
がテスト入力として設定される。入力モジュール１１の
６４ビットのテスト結果は、３２ビットの第１の部分結
果と３２ビットの第２の部分結果とに分割されて、２ク
ロックサイクルで観測される。詳細には、１クロックサ
イクルで、第１の部分結果は第２のマルチプレクサ２２
を経由して第１の制御レジスタ２３に、第２の部分結果
は第４のマルチプレクサ３２を経由して第２の制御レジ
スタ３３にそれぞれ格納される。この際、第２の制御レ
ジスタ３３の出力すなわちテスト用出力信号Ｔ−ＯＵＴ
から第２の部分結果が該ＬＳＩの外部ピンで観測され
る。そして、次のクロックサイクルで、第１の部分結果
は第３及び第４のマルチプレクサ３１，３２を経由して
第２の制御レジスタ３３に格納され、該第２の制御レジ
スタ３３の出力から第１の部分結果が該ＬＳＩの外部ピ
ンで観測される。
【００２５】出力モジュール１３の６４ビットのテスト
入力は、３２ビットの第１の部分入力と３２ビットの第
２の部分入力とに分割されて出力モジュール１３に設定
される。詳細には、テスト用入力信号Ｔ−ＩＮとして該
ＬＳＩの外部ピンから与えられた３２ビットの第１の部
分入力は、第１及び第２のマルチプレクサ２１，２２を
経由して、第１の制御レジスタ２３に１クロックサイク
ルで格納される。該第１の制御レジスタ２３に格納され
た第１の部分入力は、第３のマルチプレクサ３１を介し
て出力モジュール１３へ供給される。次のテスト用入力
信号Ｔ−ＩＮとして該ＬＳＩの外部ピンから３２ビット
の第２の部分入力が与えられると、該与えられた第２の
部分入力は第１のマルチプレクサ２１を介して出力モジ
ュール１３へ供給される。この際、第１の制御レジスタ
２３は第１の部分入力を格納したままである。この結
果、第１及び第２の部分入力からなる６４ビットのテス
ト入力が出力モジュール１３に設定されることとなる。
出力モジュール１３のテスト結果は、６４ビットのパラ
レル出力信号Ｐ−ＯＵＴから該ＬＳＩの外部ピンで直接
に観測される。
入力は、３２ビットの第１の部分入力と３２ビットの第
２の部分入力とに分割されて出力モジュール１３に設定
される。詳細には、テスト用入力信号Ｔ−ＩＮとして該
ＬＳＩの外部ピンから与えられた３２ビットの第１の部
分入力は、第１及び第２のマルチプレクサ２１，２２を
経由して、第１の制御レジスタ２３に１クロックサイク
ルで格納される。該第１の制御レジスタ２３に格納され
た第１の部分入力は、第３のマルチプレクサ３１を介し
て出力モジュール１３へ供給される。次のテスト用入力
信号Ｔ−ＩＮとして該ＬＳＩの外部ピンから３２ビット
の第２の部分入力が与えられると、該与えられた第２の
部分入力は第１のマルチプレクサ２１を介して出力モジ
ュール１３へ供給される。この際、第１の制御レジスタ
２３は第１の部分入力を格納したままである。この結
果、第１及び第２の部分入力からなる６４ビットのテス
ト入力が出力モジュール１３に設定されることとなる。
出力モジュール１３のテスト結果は、６４ビットのパラ
レル出力信号Ｐ−ＯＵＴから該ＬＳＩの外部ピンで直接
に観測される。
【００２６】以上のとおり、本実施例によれば、入力モ
ジュール１１、マクロモジュール１２及び出力モジュー
ル１３の各々のモジュールへのテスト入力の設定及び各
々のモジュールのテスト結果の観測が、それぞれ３２ビ
ット単位又は６４ビット単位で実行される。したがっ
て、従来のスキャンテストの技術に比べてテスト時間が
大幅に短縮される。また、従来のスキャンテストの技術
によればマクロモジュール１２と出力モジュール１３と
の間に介設される６４個のＤフリップフロップが本実施
例によれば２つのマルチプレクサ２１，３１に置き換え
られる結果、テスト用の付加回路が削減され、かつ通常
モードにおける動作速度の低下が抑制される。しかも、
従来のダイレクトアクセステストの技術によれば６４ビ
ットのテスト用入力信号が必要であるが、本実施例によ
ればそのビット数が半減し、テスト用の付加配線が大幅
に削減される。
ジュール１１、マクロモジュール１２及び出力モジュー
ル１３の各々のモジュールへのテスト入力の設定及び各
々のモジュールのテスト結果の観測が、それぞれ３２ビ
ット単位又は６４ビット単位で実行される。したがっ
て、従来のスキャンテストの技術に比べてテスト時間が
大幅に短縮される。また、従来のスキャンテストの技術
によればマクロモジュール１２と出力モジュール１３と
の間に介設される６４個のＤフリップフロップが本実施
例によれば２つのマルチプレクサ２１，３１に置き換え
られる結果、テスト用の付加回路が削減され、かつ通常
モードにおける動作速度の低下が抑制される。しかも、
従来のダイレクトアクセステストの技術によれば６４ビ
ットのテスト用入力信号が必要であるが、本実施例によ
ればそのビット数が半減し、テスト用の付加配線が大幅
に削減される。
【００２７】なお、２個のテスト回路２０，３０を有す
る図１の構成は、３個以上のテスト回路を有する構成に
変形可能である。また、入力モジュール１１、マクロモ
ジュール１２及び出力モジュール１３の各々の入力信号
及び出力信号のビット数は、６４に限らず任意である。
る図１の構成は、３個以上のテスト回路を有する構成に
変形可能である。また、入力モジュール１１、マクロモ
ジュール１２及び出力モジュール１３の各々の入力信号
及び出力信号のビット数は、６４に限らず任意である。
【００２８】（実施例２）図２は、本発明の第２の実施
例に係るＬＳＩの構成を示している。図２において、１
１は入力モジュール、１２はマクロモジュール、１３は
出力モジュール、４１は第１のマルチプレクサ、４２は
第２のマルチプレクサである。入力モジュール１１は、
該ＬＳＩの外部ピンから与えられたパラレル入力信号Ｐ
−ＩＮから、３ビットの出力信号Ｓ２１を生成する。第
１のマルチプレクサ４１は、該ＬＳＩの外部ピンから与
えられた３ビットのテスト用入力信号Ｔ−ＩＮと入力モ
ジュール１１の３ビットの出力信号Ｓ２１とのうちの一
方を信号Ｓ２２として選択し、かつ該選択した信号Ｓ２
２をマクロモジュール１２へ供給する。マクロモジュー
ル１２は複数ビットの信号Ｓ２３を出力モジュール１３
へ供給し、出力モジュール１３は複数ビットの信号Ｓ２
４を出力する。第２のマルチプレクサ４２は、マクロモ
ジュール１２の出力信号Ｓ２３と出力モジュール１３の
出力信号Ｓ２４とのうちの一方を選択し、かつ該選択し
た信号をパラレル出力信号Ｐ−ＯＵＴとして該ＬＳＩの
外部ピンへ供給する。ＳＥＬ３及びＳＥＬ５は該ＬＳＩ
の外部ピンから供給されるモード選択信号であって、Ｓ
ＥＬ３は第１のマルチプレクサ４１へ、ＳＥＬ５は第２
のマルチプレクサ４２へそれぞれ与えられる。
例に係るＬＳＩの構成を示している。図２において、１
１は入力モジュール、１２はマクロモジュール、１３は
出力モジュール、４１は第１のマルチプレクサ、４２は
第２のマルチプレクサである。入力モジュール１１は、
該ＬＳＩの外部ピンから与えられたパラレル入力信号Ｐ
−ＩＮから、３ビットの出力信号Ｓ２１を生成する。第
１のマルチプレクサ４１は、該ＬＳＩの外部ピンから与
えられた３ビットのテスト用入力信号Ｔ−ＩＮと入力モ
ジュール１１の３ビットの出力信号Ｓ２１とのうちの一
方を信号Ｓ２２として選択し、かつ該選択した信号Ｓ２
２をマクロモジュール１２へ供給する。マクロモジュー
ル１２は複数ビットの信号Ｓ２３を出力モジュール１３
へ供給し、出力モジュール１３は複数ビットの信号Ｓ２
４を出力する。第２のマルチプレクサ４２は、マクロモ
ジュール１２の出力信号Ｓ２３と出力モジュール１３の
出力信号Ｓ２４とのうちの一方を選択し、かつ該選択し
た信号をパラレル出力信号Ｐ−ＯＵＴとして該ＬＳＩの
外部ピンへ供給する。ＳＥＬ３及びＳＥＬ５は該ＬＳＩ
の外部ピンから供給されるモード選択信号であって、Ｓ
ＥＬ３は第１のマルチプレクサ４１へ、ＳＥＬ５は第２
のマルチプレクサ４２へそれぞれ与えられる。
【００２９】出力モジュール１３は、組合せ回路５１
と、該ＬＳＩの外部ピンからクロック信号ＣＬＫとモー
ド選択信号ＳＥＬ４とが共通に与えられる３個のスキャ
ンフリップフロップ５２，５３，５４とを備えている。
３個のスキャンフリップフロップ５２，５３，５４は、
組合せ回路５１の中の信号パス上に組み込まれており、
通常モードではそれぞれ組合せ回路５１の中の対応する
信号をクロック信号ＣＬＫに同期して保持するものであ
る。スキャンモードでは、３個のスキャンフリップフロ
ップ５２，５３，５４が１つのスキャンチェーン（シフ
トレジスタ）を構成するように互いに縦続接続される。
スキャンモードで該ＬＳＩの外部ピンから１ビットずつ
シリアルに供給されたスキャンイン信号Ｓ−ＩＮはクロ
ック信号ＣＬＫに同期してシフトレジスタに保持され、
該保持された信号が組合せ回路５１に与えられる。３個
のスキャンフリップフロップ５２，５３，５４は、それ
ぞれ組合せ回路５１のテスト結果を通常モードで取り込
むことができる。このようにして取り込まれたテスト結
果はスキャンモードでクロック信号ＣＬＫに同期して１
ビットずつシリアルにスキャンアウト信号Ｓ−ＯＵＴと
してシフトレジスタから出力され、該ＬＳＩの外部ピン
で観測される。
と、該ＬＳＩの外部ピンからクロック信号ＣＬＫとモー
ド選択信号ＳＥＬ４とが共通に与えられる３個のスキャ
ンフリップフロップ５２，５３，５４とを備えている。
３個のスキャンフリップフロップ５２，５３，５４は、
組合せ回路５１の中の信号パス上に組み込まれており、
通常モードではそれぞれ組合せ回路５１の中の対応する
信号をクロック信号ＣＬＫに同期して保持するものであ
る。スキャンモードでは、３個のスキャンフリップフロ
ップ５２，５３，５４が１つのスキャンチェーン（シフ
トレジスタ）を構成するように互いに縦続接続される。
スキャンモードで該ＬＳＩの外部ピンから１ビットずつ
シリアルに供給されたスキャンイン信号Ｓ−ＩＮはクロ
ック信号ＣＬＫに同期してシフトレジスタに保持され、
該保持された信号が組合せ回路５１に与えられる。３個
のスキャンフリップフロップ５２，５３，５４は、それ
ぞれ組合せ回路５１のテスト結果を通常モードで取り込
むことができる。このようにして取り込まれたテスト結
果はスキャンモードでクロック信号ＣＬＫに同期して１
ビットずつシリアルにスキャンアウト信号Ｓ−ＯＵＴと
してシフトレジスタから出力され、該ＬＳＩの外部ピン
で観測される。
【００３０】図３は、１個のスキャンフリップフロップ
５２の内部構成を示している。スキャンフリップフロッ
プ５２は、１ビットのポートＡと１ビットのポートＢと
を有するマルチプレクサ５７と、該マルチプレクサ５７
の出力を受け取るＤフリップフロップ５８とで構成され
ている。他の２個のスキャンフリップフロップ５３，５
４の内部構成も図３と同様である。
５２の内部構成を示している。スキャンフリップフロッ
プ５２は、１ビットのポートＡと１ビットのポートＢと
を有するマルチプレクサ５７と、該マルチプレクサ５７
の出力を受け取るＤフリップフロップ５８とで構成され
ている。他の２個のスキャンフリップフロップ５３，５
４の内部構成も図３と同様である。
【００３１】図２中の６０は、第１のマルチプレクサ４
１によって選択された３ビットの信号Ｓ２２と出力モジ
ュール１３の中の３個のスキャンフリップフロップ５
２，５３，５４から供給された３ビットの信号とを比較
して１ビットのテスト用出力信号Ｔ−ＯＵＴを該ＬＳＩ
の外部ピンへ供給するように、３個の排他的ＯＲゲート
６１，６２，６３と１個のＯＲゲート６４とで構成され
た比較回路である。第１及び第２のマルチプレクサ４
１，４２と、出力モジュール１３の中の３個のスキャン
フリップフロップ５２，５３，５４で構成されたシフト
レジスタと、比較回路６０とは、入力モジュール１１、
マクロモジュール１２及び出力モジュール１３の個別テ
ストを実行するためのテストユニットを構成している。
１によって選択された３ビットの信号Ｓ２２と出力モジ
ュール１３の中の３個のスキャンフリップフロップ５
２，５３，５４から供給された３ビットの信号とを比較
して１ビットのテスト用出力信号Ｔ−ＯＵＴを該ＬＳＩ
の外部ピンへ供給するように、３個の排他的ＯＲゲート
６１，６２，６３と１個のＯＲゲート６４とで構成され
た比較回路である。第１及び第２のマルチプレクサ４
１，４２と、出力モジュール１３の中の３個のスキャン
フリップフロップ５２，５３，５４で構成されたシフト
レジスタと、比較回路６０とは、入力モジュール１１、
マクロモジュール１２及び出力モジュール１３の個別テ
ストを実行するためのテストユニットを構成している。
【００３２】通常モードでは、入力モジュール１１の出
力信号Ｓ２１が第１のマルチプレクサ４１により、出力
モジュール１３の出力信号Ｓ２４が第２のマルチプレク
サ４２によりそれぞれ選択される。出力モジュール１３
の中の３個のスキャンフリップフロップ５２，５３，５
４は、それぞれ組合せ回路５１の中の信号パス上に組み
込まれたＤフリップフロップとして動作するように、組
合せ回路５１の中の対応する信号をクロック信号ＣＬＫ
に同期して保持する。
力信号Ｓ２１が第１のマルチプレクサ４１により、出力
モジュール１３の出力信号Ｓ２４が第２のマルチプレク
サ４２によりそれぞれ選択される。出力モジュール１３
の中の３個のスキャンフリップフロップ５２，５３，５
４は、それぞれ組合せ回路５１の中の信号パス上に組み
込まれたＤフリップフロップとして動作するように、組
合せ回路５１の中の対応する信号をクロック信号ＣＬＫ
に同期して保持する。
【００３３】出力モジュール１３のテストは、３個のス
キャンフリップフロップ５２，５３，５４で構成された
シフトレジスタを用いたスキャンテストの技術を以て実
施される。マクロモジュール１２のテストは、第１及び
第２のマルチプレクサ４１，４２を用いたダイレクトア
クセステストの技術を以て実施される。
キャンフリップフロップ５２，５３，５４で構成された
シフトレジスタを用いたスキャンテストの技術を以て実
施される。マクロモジュール１２のテストは、第１及び
第２のマルチプレクサ４１，４２を用いたダイレクトア
クセステストの技術を以て実施される。
【００３４】入力モジュール１１のテストは、以下のよ
うにして実施される。まず、入力モジュール１１のテス
トに先立って、該入力モジュール１１のテスト結果の期
待値を表わした３ビットのデータ信号が、出力モジュー
ル１３の中の３個のスキャンフリップフロップ５２，５
３，５４で構成されたシフトレジスタに３クロックサイ
クルで設定される。この際、データ信号は、スキャンイ
ン信号Ｓ−ＩＮとしてクロック信号ＣＬＫに同期して１
ビットずつシリアルにシフトレジスタへ供給される。そ
して、該ＬＳＩの外部ピンから直接にパラレル入力信号
Ｐ−ＩＮが入力モジュール１１へテスト入力として設定
され、該入力モジュール１１のテスト結果が第１のマル
チプレクサ４１を介して比較回路６０へ供給される。比
較回路６０は、入力モジュール１１の３ビットのテスト
結果と３個のスキャンフリップフロップ５２，５３，５
４から供給された３ビットのデータ信号とを比較して、
１ビットのテスト用出力信号Ｔ−ＯＵＴを出力する。こ
のテスト用出力信号Ｔ−ＯＵＴは、入力モジュール１１
の１ビットに圧縮されたテスト結果として該ＬＳＩの外
部ピンで観測される。入力モジュール１１の内部構成情
報が与えられれば、該入力モジュール１１の内部故障を
検出するために与えるべきテスト入力パターンと該入力
モジュール１１のテスト結果の期待値を表わしたデータ
信号パターンとは、公知の検査系列生成アルゴリズムに
より容易に求めることができる。編者D.K.Pradhan の"F
AULT-TOLERANT COMPUTING: Theory and Techniques", v
ol.1,Ch.1, pp.1-94, Prentice-Hall, 1986に、検査系
列生成アルゴリズムの例が記載されている。
うにして実施される。まず、入力モジュール１１のテス
トに先立って、該入力モジュール１１のテスト結果の期
待値を表わした３ビットのデータ信号が、出力モジュー
ル１３の中の３個のスキャンフリップフロップ５２，５
３，５４で構成されたシフトレジスタに３クロックサイ
クルで設定される。この際、データ信号は、スキャンイ
ン信号Ｓ−ＩＮとしてクロック信号ＣＬＫに同期して１
ビットずつシリアルにシフトレジスタへ供給される。そ
して、該ＬＳＩの外部ピンから直接にパラレル入力信号
Ｐ−ＩＮが入力モジュール１１へテスト入力として設定
され、該入力モジュール１１のテスト結果が第１のマル
チプレクサ４１を介して比較回路６０へ供給される。比
較回路６０は、入力モジュール１１の３ビットのテスト
結果と３個のスキャンフリップフロップ５２，５３，５
４から供給された３ビットのデータ信号とを比較して、
１ビットのテスト用出力信号Ｔ−ＯＵＴを出力する。こ
のテスト用出力信号Ｔ−ＯＵＴは、入力モジュール１１
の１ビットに圧縮されたテスト結果として該ＬＳＩの外
部ピンで観測される。入力モジュール１１の内部構成情
報が与えられれば、該入力モジュール１１の内部故障を
検出するために与えるべきテスト入力パターンと該入力
モジュール１１のテスト結果の期待値を表わしたデータ
信号パターンとは、公知の検査系列生成アルゴリズムに
より容易に求めることができる。編者D.K.Pradhan の"F
AULT-TOLERANT COMPUTING: Theory and Techniques", v
ol.1,Ch.1, pp.1-94, Prentice-Hall, 1986に、検査系
列生成アルゴリズムの例が記載されている。
【００３５】以上のとおり、本実施例によれば、入力モ
ジュール１１のテスト結果を１ビットのテスト用出力信
号Ｔ−ＯＵＴに圧縮することとしたので、従来のダイレ
クトアクセステストの技術に比べてテスト結果の観測の
ための付加配線が削減される。しかも、出力モジュール
１３に内蔵された３個のスキャンフリップフロップ５
２，５３，５４を、該出力モジュール１３のテストのた
めのスキャンイン信号Ｓ−ＩＮの保持と、入力モジュー
ル１１のテスト期待値を表わしたスキャンイン信号Ｓ−
ＩＮの保持とに兼用することとしたので、テスト用の付
加回路が削減される。また、従来のスキャンテストの技
術との比較では、本実施例によれば入力モジュール１１
とマクロモジュール１２との間及びマクロモジュール１
２と出力モジュール１３との間にそれぞれフリップフロ
ップを介設する必要が全くないので、テスト時間が短縮
され、テスト用の付加回路が削減され、かつ通常モード
における動作速度の低下が抑制されるという利点が得ら
れる。
ジュール１１のテスト結果を１ビットのテスト用出力信
号Ｔ−ＯＵＴに圧縮することとしたので、従来のダイレ
クトアクセステストの技術に比べてテスト結果の観測の
ための付加配線が削減される。しかも、出力モジュール
１３に内蔵された３個のスキャンフリップフロップ５
２，５３，５４を、該出力モジュール１３のテストのた
めのスキャンイン信号Ｓ−ＩＮの保持と、入力モジュー
ル１１のテスト期待値を表わしたスキャンイン信号Ｓ−
ＩＮの保持とに兼用することとしたので、テスト用の付
加回路が削減される。また、従来のスキャンテストの技
術との比較では、本実施例によれば入力モジュール１１
とマクロモジュール１２との間及びマクロモジュール１
２と出力モジュール１３との間にそれぞれフリップフロ
ップを介設する必要が全くないので、テスト時間が短縮
され、テスト用の付加回路が削減され、かつ通常モード
における動作速度の低下が抑制されるという利点が得ら
れる。
【００３６】なお、第２のマルチプレクサ４２の配設を
省略して、マクロモジュール１２と出力モジュール１３
との間にマクロモジュール１２のテスト結果をスキャン
方式で観測するための複数のフリップフロップを介設し
てもよい。また、入力モジュール１１の出力信号すなわ
ちマクロモジュール１２の入力信号のビット数は、３に
限らず任意である。
省略して、マクロモジュール１２と出力モジュール１３
との間にマクロモジュール１２のテスト結果をスキャン
方式で観測するための複数のフリップフロップを介設し
てもよい。また、入力モジュール１１の出力信号すなわ
ちマクロモジュール１２の入力信号のビット数は、３に
限らず任意である。
【００３７】（実施例３）図４は、本発明の第３の実施
例に係るＬＳＩの中の１つのブロックの構成を示してい
る。図４のブロックは、組合せ回路７１と、４個のポジ
ティブエッジ・タイプのスキャンフリップフロップ７
２，７３，７４，７５と、２個の排他的ＮＯＲゲート７
６，７７とを備えている。組合せ回路７１は、前段のブ
ロックから入力信号ＩＮを受け取り、これを処理して出
力信号ＯＵＴを次段のブロックへ供給するものである。
４個のスキャンフリップフロップ７２，７３，７４，７
５は、組合せ回路７１の中の信号パス上に組み込まれて
おり、通常モードではそれぞれ組合せ回路７１の中の対
応する信号を保持するものである。これら４個のスキャ
ンフリップフロップ７２，７３，７４，７５の内部構成
は、図３と同様である。該ＬＳＩの外部ピンから、通常
モードとテストモードとの切替えのためのモード設定信
号ＭＯＤと、通常モードとスキャンモードとの切替えの
ためのモード選択信号ＳＥＬと、クロック信号ＣＬＫと
が与えられる。モード設定信号ＭＯＤは、２個の排他的
ＮＯＲゲート７６，７７の各々の一方の入力端子へ供給
される。モード選択信号ＳＥＬは、４個のスキャンフリ
ップフロップ７２，７３，７４，７５の各々のポート選
択のための信号である。クロック信号ＣＬＫは、２個の
スキャンフリップフロップ７２，７４の各々のクロック
入力端子へ供給されるとともに、２個の排他的ＮＯＲゲ
ート７６，７７の各々の他方の入力端子へ供給される。
排他的ＮＯＲゲート７６の出力は経路８６を介してスキ
ャンフリップフロップ７３のクロック入力端子へ、排他
的ＮＯＲゲート７７の出力は経路８７を介してスキャン
フリップフロップ７５のクロック入力端子へそれぞれ供
給される。
例に係るＬＳＩの中の１つのブロックの構成を示してい
る。図４のブロックは、組合せ回路７１と、４個のポジ
ティブエッジ・タイプのスキャンフリップフロップ７
２，７３，７４，７５と、２個の排他的ＮＯＲゲート７
６，７７とを備えている。組合せ回路７１は、前段のブ
ロックから入力信号ＩＮを受け取り、これを処理して出
力信号ＯＵＴを次段のブロックへ供給するものである。
４個のスキャンフリップフロップ７２，７３，７４，７
５は、組合せ回路７１の中の信号パス上に組み込まれて
おり、通常モードではそれぞれ組合せ回路７１の中の対
応する信号を保持するものである。これら４個のスキャ
ンフリップフロップ７２，７３，７４，７５の内部構成
は、図３と同様である。該ＬＳＩの外部ピンから、通常
モードとテストモードとの切替えのためのモード設定信
号ＭＯＤと、通常モードとスキャンモードとの切替えの
ためのモード選択信号ＳＥＬと、クロック信号ＣＬＫと
が与えられる。モード設定信号ＭＯＤは、２個の排他的
ＮＯＲゲート７６，７７の各々の一方の入力端子へ供給
される。モード選択信号ＳＥＬは、４個のスキャンフリ
ップフロップ７２，７３，７４，７５の各々のポート選
択のための信号である。クロック信号ＣＬＫは、２個の
スキャンフリップフロップ７２，７４の各々のクロック
入力端子へ供給されるとともに、２個の排他的ＮＯＲゲ
ート７６，７７の各々の他方の入力端子へ供給される。
排他的ＮＯＲゲート７６の出力は経路８６を介してスキ
ャンフリップフロップ７３のクロック入力端子へ、排他
的ＮＯＲゲート７７の出力は経路８７を介してスキャン
フリップフロップ７５のクロック入力端子へそれぞれ供
給される。
【００３８】通常モードでは、モード設定信号ＭＯＤ及
びモード選択信号ＳＥＬがいずれも“Ｌ”レベルに設定
される。このとき、２個の排他的ＮＯＲゲート７６，７
７は、それぞれクロック信号ＣＬＫの反転信号をスキャ
ンフリップフロップ７３，７５へ供給する。したがっ
て、２個のスキャンフリップフロップ７２，７４はクロ
ック信号ＣＬＫの立ち上がりエッジに同期して、他の２
個のスキャンフリップフロップ７３，７５はクロック信
号ＣＬＫの立ち下がりエッジに同期して、それぞれ組合
せ回路７１の中の対応する信号を保持するように動作す
る。
びモード選択信号ＳＥＬがいずれも“Ｌ”レベルに設定
される。このとき、２個の排他的ＮＯＲゲート７６，７
７は、それぞれクロック信号ＣＬＫの反転信号をスキャ
ンフリップフロップ７３，７５へ供給する。したがっ
て、２個のスキャンフリップフロップ７２，７４はクロ
ック信号ＣＬＫの立ち上がりエッジに同期して、他の２
個のスキャンフリップフロップ７３，７５はクロック信
号ＣＬＫの立ち下がりエッジに同期して、それぞれ組合
せ回路７１の中の対応する信号を保持するように動作す
る。
【００３９】テストモードでは、モード設定信号ＭＯＤ
が“Ｈ”レベルに設定される。このとき、２個の排他的
ＮＯＲゲート７６，７７は、それぞれクロック信号ＣＬ
Ｋをそのままスキャンフリップフロップ７３，７５へ供
給する。したがって、４個のスキャンフリップフロップ
７２，７３，７４、７５はいずれも、クロック信号ＣＬ
Ｋの立ち上がりエッジに同期して動作する。
が“Ｈ”レベルに設定される。このとき、２個の排他的
ＮＯＲゲート７６，７７は、それぞれクロック信号ＣＬ
Ｋをそのままスキャンフリップフロップ７３，７５へ供
給する。したがって、４個のスキャンフリップフロップ
７２，７３，７４、７５はいずれも、クロック信号ＣＬ
Ｋの立ち上がりエッジに同期して動作する。
【００４０】テストモードにおける詳細動作は、以下の
とおりである。まず、モード選択信号ＳＥＬが“Ｈ”レ
ベルに設定される。これにより、４個のスキャンフリッ
プフロップ７２，７３，７４，７５のスキャンモードが
選択され、これらのフリップフロップが１つのスキャン
チェーン（シフトレジスタ）を構成するように互いに縦
続接続される。このスキャンモードで該ＬＳＩの外部ピ
ンから１ビットずつシリアルに供給されたスキャンイン
信号Ｓ−ＩＮはクロック信号ＣＬＫの立ち上がりエッジ
に同期してシフトレジスタに正しく保持され、該保持さ
れた信号が組合せ回路７１に与えられる。次に、モード
選択信号ＳＥＬが“Ｌ”レベルに設定される。これによ
り、４個のスキャンフリップフロップ７２，７３，７
４，７５の通常モードが選択され、これらのフリップフ
ロップはそれぞれ組合せ回路７１のテスト結果を取り込
む。このようにして取り込まれたテスト結果はスキャン
モードでクロック信号ＣＬＫの立ち上がりエッジに同期
して１ビットずつシリアルにスキャンアウト信号Ｓ−Ｏ
ＵＴとしてシフトレジスタから出力され、該ＬＳＩの外
部ピンで観測される。
とおりである。まず、モード選択信号ＳＥＬが“Ｈ”レ
ベルに設定される。これにより、４個のスキャンフリッ
プフロップ７２，７３，７４，７５のスキャンモードが
選択され、これらのフリップフロップが１つのスキャン
チェーン（シフトレジスタ）を構成するように互いに縦
続接続される。このスキャンモードで該ＬＳＩの外部ピ
ンから１ビットずつシリアルに供給されたスキャンイン
信号Ｓ−ＩＮはクロック信号ＣＬＫの立ち上がりエッジ
に同期してシフトレジスタに正しく保持され、該保持さ
れた信号が組合せ回路７１に与えられる。次に、モード
選択信号ＳＥＬが“Ｌ”レベルに設定される。これによ
り、４個のスキャンフリップフロップ７２，７３，７
４，７５の通常モードが選択され、これらのフリップフ
ロップはそれぞれ組合せ回路７１のテスト結果を取り込
む。このようにして取り込まれたテスト結果はスキャン
モードでクロック信号ＣＬＫの立ち上がりエッジに同期
して１ビットずつシリアルにスキャンアウト信号Ｓ−Ｏ
ＵＴとしてシフトレジスタから出力され、該ＬＳＩの外
部ピンで観測される。
【００４１】以上の説明から分るように、排他的ＮＯＲ
ゲート７６とスキャンフリップフロップ７３とは１個の
可変エッジタイプのフリップフロップ８３を、排他的Ｎ
ＯＲゲート７７とスキャンフリップフロップ７５とは他
の可変エッジタイプのフリップフロップ８５をそれぞれ
構成している。これらの可変エッジタイプのフリップフ
ロップ８３，８５は、モード設定信号ＭＯＤが“Ｌ”レ
ベルである間はネガティブエッジ・タイプのスキャンフ
リップフロップとして、モード設定信号ＭＯＤが“Ｈ”
レベルである間はポジティブエッジ・タイプのスキャン
フリップフロップとしてそれぞれ動作する。
ゲート７６とスキャンフリップフロップ７３とは１個の
可変エッジタイプのフリップフロップ８３を、排他的Ｎ
ＯＲゲート７７とスキャンフリップフロップ７５とは他
の可変エッジタイプのフリップフロップ８５をそれぞれ
構成している。これらの可変エッジタイプのフリップフ
ロップ８３，８５は、モード設定信号ＭＯＤが“Ｌ”レ
ベルである間はネガティブエッジ・タイプのスキャンフ
リップフロップとして、モード設定信号ＭＯＤが“Ｈ”
レベルである間はポジティブエッジ・タイプのスキャン
フリップフロップとしてそれぞれ動作する。
【００４２】以上のとおり、本実施例によれば、通常モ
ードではポジティブエッジ・タイプのフリップフロップ
７２，７４とネガティブエッジ・タイプのフリップフロ
ップ８３，８５とが混在し、テストモードでは１つのス
キャンチェーンを構成する４個のフリップフロップ７
２，８３，７４，８５が全てポジティブエッジ・タイプ
のフリップフロップとして動作するように構成したの
で、スキャンチェーン内のフリップフロップの接続順序
に関する高い自由度を確保しながら、テスト用の信号を
正しくスキャンインすることができる。しかも、組合せ
回路の中の信号パス上に組み込まれた複数のフリップフ
ロップを利用したスキャンテスト技術の利点、すなわち
テスト用の付加回路が小さく、かつテスト用の付加配線
が少ないという利点を継承できる。
ードではポジティブエッジ・タイプのフリップフロップ
７２，７４とネガティブエッジ・タイプのフリップフロ
ップ８３，８５とが混在し、テストモードでは１つのス
キャンチェーンを構成する４個のフリップフロップ７
２，８３，７４，８５が全てポジティブエッジ・タイプ
のフリップフロップとして動作するように構成したの
で、スキャンチェーン内のフリップフロップの接続順序
に関する高い自由度を確保しながら、テスト用の信号を
正しくスキャンインすることができる。しかも、組合せ
回路の中の信号パス上に組み込まれた複数のフリップフ
ロップを利用したスキャンテスト技術の利点、すなわち
テスト用の付加回路が小さく、かつテスト用の付加配線
が少ないという利点を継承できる。
【００４３】なお、一方の可変エッジタイプのフリップ
フロップ８３の中では、経路８６ができるだけ短くなる
ように、シリコンチップ上の排他的ＮＯＲゲート７６及
びスキャンフリップフロップ７３の各々の配置が決定さ
れる。この可変エッジタイプのフリップフロップ８３の
中の排他的ＮＯＲゲート７６に至るクロック経路は単一
であって分岐しないので、クロック経路に係るタイミン
グ設計やレイアウト設計は容易である。他方の可変エッ
ジタイプのフリップフロップ８５についても同様であ
る。タイミング設計にとっては、両可変エッジタイプの
フリップフロップ８３，８５の内部構造が互いに全く同
一となるように、該両フリップフロップ８３，８５をそ
れぞれ１つの機能論理素子単位すなわちハードマクロと
して取り扱って回路設計を進めるのが好都合である。
フロップ８３の中では、経路８６ができるだけ短くなる
ように、シリコンチップ上の排他的ＮＯＲゲート７６及
びスキャンフリップフロップ７３の各々の配置が決定さ
れる。この可変エッジタイプのフリップフロップ８３の
中の排他的ＮＯＲゲート７６に至るクロック経路は単一
であって分岐しないので、クロック経路に係るタイミン
グ設計やレイアウト設計は容易である。他方の可変エッ
ジタイプのフリップフロップ８５についても同様であ
る。タイミング設計にとっては、両可変エッジタイプの
フリップフロップ８３，８５の内部構造が互いに全く同
一となるように、該両フリップフロップ８３，８５をそ
れぞれ１つの機能論理素子単位すなわちハードマクロと
して取り扱って回路設計を進めるのが好都合である。
【００４４】通常モードで“Ｈ”レベルに、テストモー
ドで“Ｌ”レベルにそれぞれ設定されるモード設定信号
が該ＬＳＩの外部ピンから供給される場合には、２個の
排他的ＮＯＲゲート７６，７７がそれぞれ排他的ＯＲゲ
ートに置き換えられる。
ドで“Ｌ”レベルにそれぞれ設定されるモード設定信号
が該ＬＳＩの外部ピンから供給される場合には、２個の
排他的ＮＯＲゲート７６，７７がそれぞれ排他的ＯＲゲ
ートに置き換えられる。
【００４５】（実施例４）図５は、本発明の第４の実施
例に係るＬＳＩの中の１つのブロックの構成を示してい
る。図５の構成は、図４中の４個のポジティブエッジ・
タイプのスキャンフリップフロップ７２，７３，７４，
７５と２個の排他的ＮＯＲゲート７６，７７とを、それ
ぞれ４個のネガティブエッジ・タイプのスキャンフリッ
プフロップ７２ａ，７３ａ，７４ａ，７５ａと２個の排
他的ＯＲゲート７６ａ，７７ａとに置き換えたものであ
る。しかも、図５の構成では、モード設定信号ＩＭＯＤ
が通常モードでは“Ｈ”レベルに、テストモードでは
“Ｌ”レベルにそれぞれ設定される。他の点は図４の場
合と同様であるので、詳細な説明は省略する。
例に係るＬＳＩの中の１つのブロックの構成を示してい
る。図５の構成は、図４中の４個のポジティブエッジ・
タイプのスキャンフリップフロップ７２，７３，７４，
７５と２個の排他的ＮＯＲゲート７６，７７とを、それ
ぞれ４個のネガティブエッジ・タイプのスキャンフリッ
プフロップ７２ａ，７３ａ，７４ａ，７５ａと２個の排
他的ＯＲゲート７６ａ，７７ａとに置き換えたものであ
る。しかも、図５の構成では、モード設定信号ＩＭＯＤ
が通常モードでは“Ｈ”レベルに、テストモードでは
“Ｌ”レベルにそれぞれ設定される。他の点は図４の場
合と同様であるので、詳細な説明は省略する。
【００４６】図５中の排他的ＯＲゲート７６ａとスキャ
ンフリップフロップ７３ａとは１個の可変エッジタイプ
のフリップフロップ８３ａを、排他的ＯＲゲート７７ａ
とスキャンフリップフロップ７５ａとは他の可変エッジ
タイプのフリップフロップ８５ａをそれぞれ構成してい
る。これらの可変エッジタイプのフリップフロップ８３
ａ，８５ａは、モード設定信号ＩＭＯＤが“Ｈ”レベル
である間は２個の排他的ＯＲゲート７６ａ，７７ａがそ
れぞれクロック信号ＣＬＫを反転させるのでポジティブ
エッジ・タイプのスキャンフリップフロップとして動作
し、モード設定信号ＩＭＯＤが“Ｌ”レベルである間は
２個の排他的ＯＲゲート７６ａ，７７ａがそれぞれクロ
ック信号ＣＬＫをそのまま通過させるのでネガティブエ
ッジ・タイプのスキャンフリップフロップとして動作す
る。可変エッジタイプのフリップフロップ８３ａ，８５
ａの中では、排他的ＯＲゲート７６ａからスキャンフリ
ップフロップ７３ａに至る経路８６ａ及び排他的ＯＲゲ
ート７７ａからスキャンフリップフロップ７５ａに至る
経路８７ａができるだけ短くなるように、シリコンチッ
プ上の排他的ＯＲゲート７６ａ，７７ａ及びスキャンフ
リップフロップ７３ａ，７５ａの各々の配置が決定され
る。
ンフリップフロップ７３ａとは１個の可変エッジタイプ
のフリップフロップ８３ａを、排他的ＯＲゲート７７ａ
とスキャンフリップフロップ７５ａとは他の可変エッジ
タイプのフリップフロップ８５ａをそれぞれ構成してい
る。これらの可変エッジタイプのフリップフロップ８３
ａ，８５ａは、モード設定信号ＩＭＯＤが“Ｈ”レベル
である間は２個の排他的ＯＲゲート７６ａ，７７ａがそ
れぞれクロック信号ＣＬＫを反転させるのでポジティブ
エッジ・タイプのスキャンフリップフロップとして動作
し、モード設定信号ＩＭＯＤが“Ｌ”レベルである間は
２個の排他的ＯＲゲート７６ａ，７７ａがそれぞれクロ
ック信号ＣＬＫをそのまま通過させるのでネガティブエ
ッジ・タイプのスキャンフリップフロップとして動作す
る。可変エッジタイプのフリップフロップ８３ａ，８５
ａの中では、排他的ＯＲゲート７６ａからスキャンフリ
ップフロップ７３ａに至る経路８６ａ及び排他的ＯＲゲ
ート７７ａからスキャンフリップフロップ７５ａに至る
経路８７ａができるだけ短くなるように、シリコンチッ
プ上の排他的ＯＲゲート７６ａ，７７ａ及びスキャンフ
リップフロップ７３ａ，７５ａの各々の配置が決定され
る。
【００４７】本実施例によれば、通常モードではネガテ
ィブエッジ・タイプのフリップフロップ７２ａ，７４ａ
とポジティブエッジ・タイプのフリップフロップ８３
ａ，８５ａとが混在し、テストモードでは１つのスキャ
ンチェーンを構成する４個のフリップフロップ７２ａ，
８３ａ，７４ａ，８５ａが全てネガティブエッジ・タイ
プのフリップフロップとして動作するように構成したの
で、スキャンチェーン内のフリップフロップの接続順序
に関する高い自由度を確保しながら、テスト用の信号を
正しくスキャンインすることができる。他の利点につい
ては、第３の実施例と同様である。
ィブエッジ・タイプのフリップフロップ７２ａ，７４ａ
とポジティブエッジ・タイプのフリップフロップ８３
ａ，８５ａとが混在し、テストモードでは１つのスキャ
ンチェーンを構成する４個のフリップフロップ７２ａ，
８３ａ，７４ａ，８５ａが全てネガティブエッジ・タイ
プのフリップフロップとして動作するように構成したの
で、スキャンチェーン内のフリップフロップの接続順序
に関する高い自由度を確保しながら、テスト用の信号を
正しくスキャンインすることができる。他の利点につい
ては、第３の実施例と同様である。
【００４８】なお、通常モードで“Ｌ”レベルに、テス
トモードで“Ｈ”レベルにそれぞれ設定されるモード設
定信号が該ＬＳＩの外部ピンから供給される場合には、
２個の排他的ＯＲゲート７６ａ，７７ａがそれぞれ排他
的ＮＯＲゲートに置き換えられる。
トモードで“Ｈ”レベルにそれぞれ設定されるモード設
定信号が該ＬＳＩの外部ピンから供給される場合には、
２個の排他的ＯＲゲート７６ａ，７７ａがそれぞれ排他
的ＮＯＲゲートに置き換えられる。
【００４９】
【発明の効果】以上説明してきたとおり、請求項１の発
明によれば、互いに縦続接続された３つのブロックを有
する半導体集積回路においてスキャンテストの技術とダ
イレクトアクセステストの技術とをうまく融合したこと
により、両技術の利点が生かされる。すなわち、テスト
入力の設定及びテスト結果の観測がそれぞれ複数ビット
単位で行なわれるので、従来のスキャンテストの技術に
比べてテスト時間が短縮される。また、従来のスキャン
テストの技術によれば第２のブロックと第３のブロック
との間に介設される多数のフリップフロップが、請求項
１の発明によれば第１及び第３のマルチプレクサに置き
換えられるので、テスト用の付加回路が削減され、かつ
通常モードにおける動作速度の低下が抑制される。しか
も、第１及び第２の制御レジスタの採用に伴ってテスト
入力が第１の部分入力と第２の部分入力とに分割される
ので、従来のダイレクトアクセステストの技術に比べて
テスト用の付加配線が削減される。
明によれば、互いに縦続接続された３つのブロックを有
する半導体集積回路においてスキャンテストの技術とダ
イレクトアクセステストの技術とをうまく融合したこと
により、両技術の利点が生かされる。すなわち、テスト
入力の設定及びテスト結果の観測がそれぞれ複数ビット
単位で行なわれるので、従来のスキャンテストの技術に
比べてテスト時間が短縮される。また、従来のスキャン
テストの技術によれば第２のブロックと第３のブロック
との間に介設される多数のフリップフロップが、請求項
１の発明によれば第１及び第３のマルチプレクサに置き
換えられるので、テスト用の付加回路が削減され、かつ
通常モードにおける動作速度の低下が抑制される。しか
も、第１及び第２の制御レジスタの採用に伴ってテスト
入力が第１の部分入力と第２の部分入力とに分割される
ので、従来のダイレクトアクセステストの技術に比べて
テスト用の付加配線が削減される。
【００５０】請求項２及び３の発明によれば、互いに縦
続接続された３つのブロックを有する半導体集積回路に
おいて第１のブロックのテスト結果を１ビットに圧縮す
ることとしたので、従来のダイレクトアクセステストの
技術に比べてテスト結果の観測のための付加配線が削減
される。しかも、第３のブロックに内蔵された複数のフ
リップフロップを、該第３のブロックのテストのための
スキャンイン信号の保持と、第１のブロックのテスト期
待値を表わしたスキャンイン信号の保持とに兼用するこ
ととしたので、テスト用の付加回路が削減される。ま
た、従来のスキャンテストの技術との比較では、請求項
２及び３の発明によれば第１のブロックと第２のブロッ
クとの間及び第２のブロックと第３のブロックとの間に
それぞれフリップフロップを介設する必要が全くないの
で、テスト時間が短縮され、テスト用の付加回路が削減
され、かつ通常モードにおける動作速度の低下が抑制さ
れるという利点が得られる。
続接続された３つのブロックを有する半導体集積回路に
おいて第１のブロックのテスト結果を１ビットに圧縮す
ることとしたので、従来のダイレクトアクセステストの
技術に比べてテスト結果の観測のための付加配線が削減
される。しかも、第３のブロックに内蔵された複数のフ
リップフロップを、該第３のブロックのテストのための
スキャンイン信号の保持と、第１のブロックのテスト期
待値を表わしたスキャンイン信号の保持とに兼用するこ
ととしたので、テスト用の付加回路が削減される。ま
た、従来のスキャンテストの技術との比較では、請求項
２及び３の発明によれば第１のブロックと第２のブロッ
クとの間及び第２のブロックと第３のブロックとの間に
それぞれフリップフロップを介設する必要が全くないの
で、テスト時間が短縮され、テスト用の付加回路が削減
され、かつ通常モードにおける動作速度の低下が抑制さ
れるという利点が得られる。
【００５１】請求項４〜７の発明によれば、１つのブロ
ックの中にポジティブエッジ・タイプのフリップフロッ
プとネガティブエッジ・タイプのフリップフロップとが
混在している場合に、テストモードでは１つのスキャン
チェーンを構成する全てのフリップフロップが単一タイ
プのフリップフロップとして動作するように構成したの
で、スキャンチェーン内のフリップフロップの接続順序
に関する高い自由度を確保しながら、テスト用の信号を
正しくスキャンインすることができる。しかも、組合せ
回路の中の信号パス上に組み込まれた複数のフリップフ
ロップを利用したスキャンテスト技術の利点、すなわち
テスト用の付加回路が小さく、かつテスト用の付加配線
が少ないという利点を継承できる。特に請求項５及び７
の発明によれば、通常モードでのクロック信号の経路と
テストモードでのクロック信号の経路とが互いに同一と
なるため、タイミング設計が容易である。
ックの中にポジティブエッジ・タイプのフリップフロッ
プとネガティブエッジ・タイプのフリップフロップとが
混在している場合に、テストモードでは１つのスキャン
チェーンを構成する全てのフリップフロップが単一タイ
プのフリップフロップとして動作するように構成したの
で、スキャンチェーン内のフリップフロップの接続順序
に関する高い自由度を確保しながら、テスト用の信号を
正しくスキャンインすることができる。しかも、組合せ
回路の中の信号パス上に組み込まれた複数のフリップフ
ロップを利用したスキャンテスト技術の利点、すなわち
テスト用の付加回路が小さく、かつテスト用の付加配線
が少ないという利点を継承できる。特に請求項５及び７
の発明によれば、通常モードでのクロック信号の経路と
テストモードでのクロック信号の経路とが互いに同一と
なるため、タイミング設計が容易である。
【００５２】以上のとおり、請求項１〜７の発明のいず
れによっても、テスト用の付加回路が小さくかつ付加配
線が少ない半導体集積回路のテスト技術を提供すること
ができる。
れによっても、テスト用の付加回路が小さくかつ付加配
線が少ない半導体集積回路のテスト技術を提供すること
ができる。
【図１】本発明の第１の実施例に係る半導体集積回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】本発明の第２の実施例に係る半導体集積回路の
構成を示す回路図である。
構成を示す回路図である。
【図３】図２中のスキャンフリップフロップの内部構成
例を示す回路図である。
例を示す回路図である。
【図４】本発明の第３の実施例に係る半導体集積回路の
構成を示す回路図である。
構成を示す回路図である。
【図５】本発明の第４の実施例に係る半導体集積回路の
構成を示す回路図である。
構成を示す回路図である。
１１ 入力モジュール（第１のブロック） １２ マクロモジュール（第２のブロック） １３ 出力モジュール（第３のブロック） ２０，３０ テスト回路（テストユニット） ２１，２２，３１，３２ マルチプレクサ ２３，３３ 制御レジスタ ４１、４２ マルチプレクサ ５１ 組合せ回路 ５２，５３，５４ スキャンフリップフロップ ６０ 比較回路 ７１ 組合せ回路 ７２，７３，７４，７５ ポジティブエッジ・タイプの
スキャンフリップフロップ ７２ａ，７３ａ，７４ａ，７５ａ ネガティブエッジ・
タイプのスキャンフリップフロップ ７６，７７ 排他的ＮＯＲゲート ７６ａ，７７ａ 排他的ＯＲゲート ８３，８５ 可変エッジタイプのフリップフロップ ８３ａ，８５ａ 可変エッジタイプのフリップフロップ ＣＬＫ クロック信号 ＭＯＤ，ＩＭＯＤ モード設定信号 Ｐ−ＩＮ パラレル入力信号 Ｐ−ＯＵＴ パラレル出力信号 ＳＥＬ，ＳＥＬ１〜ＳＥＬ５ モード選択信号 Ｓ−ＩＮ スキャンイン信号 Ｓ−ＯＵＴ スキャンアウト信号 Ｔ−ＩＮ テスト用入力信号 Ｔ−ＯＵＴ テスト用出力信号
スキャンフリップフロップ ７２ａ，７３ａ，７４ａ，７５ａ ネガティブエッジ・
タイプのスキャンフリップフロップ ７６，７７ 排他的ＮＯＲゲート ７６ａ，７７ａ 排他的ＯＲゲート ８３，８５ 可変エッジタイプのフリップフロップ ８３ａ，８５ａ 可変エッジタイプのフリップフロップ ＣＬＫ クロック信号 ＭＯＤ，ＩＭＯＤ モード設定信号 Ｐ−ＩＮ パラレル入力信号 Ｐ−ＯＵＴ パラレル出力信号 ＳＥＬ，ＳＥＬ１〜ＳＥＬ５ モード選択信号 Ｓ−ＩＮ スキャンイン信号 Ｓ−ＯＵＴ スキャンアウト信号 Ｔ−ＩＮ テスト用入力信号 Ｔ−ＯＵＴ テスト用出力信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 27/04 21/822 Ｈ０１Ｌ 21/82 Ｔ 27/04 Ｔ (72)発明者 中島 雅逸 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (7)
- 【請求項１】 互いに縦続接続された第１、第２及び第
３のブロックと、該第１、第２及び第３のブロックのテ
ストを実行するためのテストユニットとを有する半導体
集積回路であって、 前記テストユニットは、 前記半導体集積回路の外部から供給されたテスト用の入
力信号と前記第２のブロックの出力信号の一部とのうち
の一方を選択し、かつ該選択した信号を前記第３のブロ
ックへ供給するための第１のマルチプレクサと、 前記第１のマルチプレクサによって選択された信号と前
記第１のブロックの出力信号の一部とのうちの一方を選
択するための第２のマルチプレクサと、 前記第２のマルチプレクサによって選択された信号をク
ロック信号に同期して保持し、かつ該保持した信号を前
記第２のブロックへ供給するための第１の制御レジスタ
と、 前記第１の制御レジスタに保持された信号と前記第２の
ブロックの出力信号の他の一部とのうちの一方を選択
し、かつ該選択した信号を前記第３のブロックへ供給す
るための第３のマルチプレクサと、 前記第３のマルチプレクサによって選択された信号と前
記第１のブロックの出力信号の他の一部とのうちの一方
を選択するための第４のマルチプレクサと、 前記第４のマルチプレクサによって選択された信号を前
記クロック信号に同期して保持し、かつ該保持した信号
を前記第２のブロックへ供給するための第２の制御レジ
スタとを備えたことを特徴とする半導体集積回路。 - 【請求項２】 互いに縦続接続された第１、第２及び第
３のブロックと、該第１、第２及び第３のブロックのテ
ストを実行するためのテストユニットとを有する半導体
集積回路であって、 前記第３のブロックは、 組合せ回路と、 通常モードではそれぞれ前記組合せ回路の中の対応する
信号を保持するようにクロック信号に同期して動作し得
る複数のフリップフロップとを備え、 前記テストユニットは、 前記半導体集積回路の外部から供給されたテスト用の入
力信号と前記第１のブロックの出力信号とのうちの一方
を選択し、かつ該選択した信号を前記第２のブロックへ
供給するためのマルチプレクサと、 前記半導体集積回路の外部から供給されたスキャンイン
信号を前記クロック信号に同期して保持するように前記
第３のブロック内の前記複数のフリップフロップを互い
に縦続接続してなるシフトレジスタと、 前記シフトレジスタに保持されたスキャンイン信号と前
記マルチプレクサによって選択された前記第１のブロッ
クの出力信号とを比較するための比較回路とを備えたこ
とを特徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 前記テストユニットは、 前記第２のブロックの出力信号と前記第３のブロックの
出力信号とのうちの一方を選択し、かつ該選択した信号
を外部へ出力するためのマルチプレクサを更に備えたこ
とを特徴とする半導体集積回路。 - 【請求項４】 少なくとも１つのブロックを有する半導
体集積回路であって、 前記ブロックは、組合せ回路と、各々クロック信号に同
期して動作する第１及び第２のフリップフロップとを備
え、 通常モードでは、前記第１のフリップフロップは前記ク
ロック信号の立ち上がりエッジに同期して、前記第２の
フリップフロップは前記クロック信号の立ち下がりエッ
ジに同期して、それぞれ前記組合せ回路の中の対応する
信号を保持するように動作し、 テストモードでは、前記第１及び第２のフリップフロッ
プは、１つのシフトレジスタを構成するように互いに縦
続接続され、かつ前記組合せ回路のテストのために前記
半導体集積回路の外部から供給されたスキャンイン信号
が前記シフトレジスタに保持されるように、いずれも前
記クロック信号の立ち上がりエッジに同期して動作する
ことを特徴とする半導体集積回路。 - 【請求項５】 請求項４記載の半導体集積回路におい
て、 前記第２のフリップフロップは、 前記第１のフリップフロップと同じ内部構造を有する第
３のフリップフロップと、 通常モードでは前記クロック信号を反転して前記第３の
フリップフロップへ供給し、テストモードでは前記クロ
ック信号をそのまま前記第３のフリップフロップへ供給
するための論理ゲートとを備えたことを特徴とする半導
体集積回路。 - 【請求項６】 少なくとも１つのブロックを有する半導
体集積回路であって、 前記ブロックは、組合せ回路と、各々クロック信号に同
期して動作する第１及び第２のフリップフロップとを備
え、 通常モードでは、前記第１のフリップフロップは前記ク
ロック信号の立ち下がりエッジに同期して、前記第２の
フリップフロップは前記クロック信号の立ち上がりエッ
ジに同期して、それぞれ前記組合せ回路の中の対応する
信号を保持するように動作し、 テストモードでは、前記第１及び第２のフリップフロッ
プは、１つのシフトレジスタを構成するように互いに縦
続接続され、かつ前記組合せ回路のテストのために前記
半導体集積回路の外部から供給されたスキャンイン信号
が前記シフトレジスタに保持されるように、いずれも前
記クロック信号の立ち下がりエッジに同期して動作する
ことを特徴とする半導体集積回路。 - 【請求項７】 請求項６記載の半導体集積回路におい
て、 前記第２のフリップフロップは、 前記第１のフリップフロップと同じ内部構造を有する第
３のフリップフロップと、 通常モードでは前記クロック信号を反転して前記第３の
フリップフロップへ供給し、テストモードでは前記クロ
ック信号をそのまま前記第３のフリップフロップへ供給
するための論理ゲートとを備えたことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20062195A JP3453460B2 (ja) | 1994-08-29 | 1995-08-07 | 半導体集積回路 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20384294 | 1994-08-29 | ||
| JP25053594 | 1994-10-17 | ||
| JP6-250535 | 1994-10-17 | ||
| JP6-203842 | 1994-10-17 | ||
| JP20062195A JP3453460B2 (ja) | 1994-08-29 | 1995-08-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08170978A true JPH08170978A (ja) | 1996-07-02 |
| JP3453460B2 JP3453460B2 (ja) | 2003-10-06 |
Family
ID=27327843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20062195A Expired - Fee Related JP3453460B2 (ja) | 1994-08-29 | 1995-08-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3453460B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020005960A (ko) * | 2000-07-11 | 2002-01-18 | 가나이 쓰토무 | 반도체 집적회로 |
| US6370663B1 (en) | 1998-01-05 | 2002-04-09 | Nec Corporation | Semiconductor integrated circuit |
| KR100694773B1 (ko) * | 1998-11-26 | 2007-03-14 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 장치, 반도체 집적 회로 장치의 설계방법 및 기록 매체 |
| KR100714482B1 (ko) * | 2005-07-11 | 2007-05-04 | 삼성전자주식회사 | 반도체 장치, 테스트 기판, 반도체 장치의 테스트 시스템및 반도체 장치의 테스트 방법 |
| CN104375078A (zh) * | 2014-11-06 | 2015-02-25 | 北京时代民芯科技有限公司 | 一种扫描测试锁存器宏单元及扫描测试方法 |
-
1995
- 1995-08-07 JP JP20062195A patent/JP3453460B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370663B1 (en) | 1998-01-05 | 2002-04-09 | Nec Corporation | Semiconductor integrated circuit |
| KR100694773B1 (ko) * | 1998-11-26 | 2007-03-14 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 장치, 반도체 집적 회로 장치의 설계방법 및 기록 매체 |
| KR20020005960A (ko) * | 2000-07-11 | 2002-01-18 | 가나이 쓰토무 | 반도체 집적회로 |
| KR100714482B1 (ko) * | 2005-07-11 | 2007-05-04 | 삼성전자주식회사 | 반도체 장치, 테스트 기판, 반도체 장치의 테스트 시스템및 반도체 장치의 테스트 방법 |
| CN104375078A (zh) * | 2014-11-06 | 2015-02-25 | 北京时代民芯科技有限公司 | 一种扫描测试锁存器宏单元及扫描测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3453460B2 (ja) | 2003-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7437636B2 (en) | Method and apparatus for at-speed testing of digital circuits | |
| US5680543A (en) | Method and apparatus for built-in self-test with multiple clock circuits | |
| US5867409A (en) | Linear feedback shift register | |
| US6961886B2 (en) | Diagnostic method for structural scan chain designs | |
| US5729553A (en) | Semiconductor integrated circuit with a testable block | |
| US20030056183A1 (en) | Scan test circuit, and semiconductor integrated circuit including the circuit | |
| EP0469238B1 (en) | Reduced delay circuits for shift register latch scan strings | |
| KR0181546B1 (ko) | 테스트 가능한 블록을 갖는 반도체 집적회로 | |
| JP2737695B2 (ja) | スキャンテスト回路およびそれを含む半導体集積回路装置 | |
| CA1286371C (en) | Input register for test operand generation | |
| JP2638281B2 (ja) | スキャンパス回路 | |
| JP2738351B2 (ja) | 半導体集積論理回路 | |
| JP3453460B2 (ja) | 半導体集積回路 | |
| US4965511A (en) | Test circuit for logic ICS | |
| JP2003121497A (ja) | 論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置 | |
| JP2000258500A (ja) | 半導体集積回路及び記憶媒体 | |
| Ohtake et al. | A non-scan DFT method for controllers to achieve complete fault efficiency | |
| Wang et al. | A scalable scan-path test point insertion technique to enhance delay fault coverage for standard scan designs | |
| JPH06201782A (ja) | 半導体集積回路 | |
| US6321355B1 (en) | Semiconductor integrated circuit and method of testing the same | |
| JP3275952B2 (ja) | ディジタル論理回路のテスト回路 | |
| JP3570944B2 (ja) | 半導体集積回路 | |
| JP4351786B2 (ja) | 集積回路 | |
| JP2001237379A (ja) | 集積回路の試験回路及び試験方法 | |
| JPH04361179A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030708 |
|
| LAPS | Cancellation because of no payment of annual fees |