JPH0816461A - 画像表示用メモリ - Google Patents

Abstract

(57)【要約】 【目的】 バースト転送性能の向上を図る。 【構成】 端子１から時分割で入力したアドレスを累加
算レジスタ２４及び増分レジスタ２１に設定し、バース
ト転送モードを起動する。端子１から行アドレスが入力
され、メモリアレイ７の１行がセンスアンプ６に読み出
される。レジスタ２４の上位ｎビットが列アドレスデコ
ーダ５を通してセンスアンプ６の１セルをアクセスし、
読み出しモードならばそのセルからデータを読み出し、
書き込みモードならばそのセルにデータを書き込む。レ
ジスタ２４と２１の内容が、加算器２２で加算され、そ
の加算結果が再度レジスタ２４に格納され、列アドレス
の累加算が行われる。その結果、列アドレスの上位ｎビ
ットはセンスアンプ６の第２番目のセルを選択する。そ
のため、レジスタ２４を整数部分ｎビットと小数点以下
ｎビットからなる実数と考えた場合、レジスタ２１で指
定された実数を一定の間隔として列アドレスが一様に増
加又は減少し、その整数部分の指すメモリセルの系列を
順にアクセスする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、３次元動画像生成装置
等に用いられ、画像を表示するための画像表示用メモリ
に関するものである。

【０００２】

【従来の技術】従来、この種の画像表示用メモリとして
は、例えば次のような文献に記載されるものがあり、以
下その構成を図を用いて説明する。 文献：沖’９２電子デバイスデータブック メモリＬＳ
Ｉ（１９９２）沖電気工業（株）Ｐ．８５８−８５９ 図２は、前記文献等に記載された従来の画像表示用メモ
リの一構成例を示すブロック図である。この画像表示用
メモリは、例えば４Ｍビットのメモリであり、行アドレ
ス及び列アドレスＡ₀ 〜Ａ₉ を時分割で入力する１０本
のアドレス入力端子１を有し、それには行アドレスを格
納する行アドレスレジスタ２と列アドレスを格納する列
アドレスレジスタ３が接続されている。行アドレスレジ
スタ２の出力側には、行アドレスをデコードする行アド
レスデコーダ４が接続され、さらに列アドレスレジスタ
３の出力側には、列アドレスをデコードする列アドレス
デコーダ５が接続されている。列アドレスデコーダ５の
出力側には、読み出し信号を検知、増幅するセンスアン
プ６が接続され、該センスアンプ６と行アドレスデコー
ダ４が４Ｍビットのメモリアレイ７に接続されている。
４Ｍビットのメモリアレイ７は、複数のメモリセルが１
０２４行×１０２４列×４ビットにマトリクス状に配列
され、それらのメモリセルが行アドレス及び列アドレス
で選択されるようになっている。

【０００３】メモリアレイ７には、その特定の１行を読
み出したデータを保持する１０２４列×４ビットのシリ
アルレジスタ８が接続され、該シリアルレジスタ８から
列番号順に読み出されたシリアルデータＳＤ₀ 〜ＳＤ₃
が４本のシリアルデータ出力端子９から出力されるよう
になっている。シリアルデータ出力端子９は、画像表示
のためにＣＲＴ（ブラウン管）ディスプレイ等に接続さ
れる。センスアンプ６には、入出力バッファ１０を介し
て、データＤ₀ 〜Ｄ₃ の入出力を行う４本のデータ端子
１１が接続されている。メモリアレイ７に対する読み出
しと書き込みの選択、及びそのタイミングは、図示しな
い制御端子で制御されるようになっている。この種の画
像表示メモリでは、例えば、行アドレスＡ₀ 〜Ａ₉ がア
ドレス入力端子１に入力されると、その行アドレスＡ₀
〜Ａ₉ が行アドレスレジスタ２に格納される。行アドレ
スレジスタ２に格納された行アドレスＡ₀ 〜Ａ₉ は、行
アドレスデコーダ４でデコードされ、メモリアレイ７の
ある１行が選択される。メモリアレイ７のある１行が選
択されると、その１行のメモリセルに記憶されたデータ
が、パラレルに読み出されてシリアルレジスタ８に保持
され、該シリアルレジスタ８から列番号順にシリアルデ
ータＳＤ₀ 〜ＳＤ₃ が順次読み出され、４本のシリアル
データ出力端子９から出力される。

【０００４】シリアルレジスタ８の内容を外部に読み出
し、それを終了する間際に、アドレス入力端子１から次
の行アドレスＡ₀ 〜Ａ₉ を入力し、行アドレスレジスタ
２及び行アドレスデコーダ４を介してメモリアレイ７の
次の１行をシリアルレジスタ８に読み出すようにすれ
ば、該メモリアレイ全体の内容を途切れることなく、シ
リアルデータ出力端子９から外部に読み出すことができ
る。読み出されたシリアルデータＳＤ₀ 〜ＳＤ₃ は、図
示しないＣＲＴ等で画像表示される。一方、行アドレス
と列アドレスＡ₀ 〜Ａ₉ を時分割でアドレス入力端子１
から入力すれば、それらの行アドレスと列アドレスが行
アドレスレジスタ２と列アドレスレジスタ３にそれぞれ
設定される。設定された行アドレス及び列アドレスによ
り、指定されたメモリアレイ７の行と列の交差する点の
４ビットのメモリセルが選択される。図示しない制御端
子で読み出しモードになっている場合には、選択された
４ビットのメモリセルの内容がセンスアンプ６で検知、
増幅され、入出力バッファ１０で駆動されて読み出しデ
ータＤ₀ 〜Ｄ₃ の形でデータ端子１１から出力される。
図示しない制御端子で書き込みモードになっている場合
には、データ端子１１から入力された書き込みデータＤ
₀ 〜Ｄ₃ が、入出力バッファ１０で駆動され、センスア
ンプ６を通してメモリアレイ７の４ビットのメモリセル
に書き込まれる。読み出しあるいは書き込み、及びその
タイミングは、図示しない制御端子で制御されるのであ
るが、前記のような読み出しと書き込みを引き続いて行
うリードモディファイライト動作も可能である。シリア
ルデータ出力端子９からの読み出し繰り返し時間は、例
えば３０ｎｓである。これに対し、データ端子１１から
は任意のメモリセルを読み書きできるが、その繰り返し
時間が例えば１３０ｎｓであり、シリアルデータＳＤ₀
〜ＳＤ₃ の読み出しに対して４倍以上の時間がかかる。

【０００５】そこで、特定行の複数の内部メモリセルを
読み書きする場合には、アドレス入力端子１から１度行
アドレスを指定した後、センスアンプ６に読み出し、列
アドレスのみを繰り返し列アドレスレジスタ３に任意に
与えてセンスアンプ６に対して読み書きするページモー
ドがある。このページモードでの繰り返し時間は、例え
ば５０ｎｓかかる。従来の画像表示用メモリや、シリア
ルデータ読み出し機能を持たない通常のメモリでは、前
記のように、データ端子１１からデータＤ₀ 〜Ｄ₃ の入
出力が行える任意番地アクセスモードとページモードが
用意されている。ところが、メモリ容量の増大、プロセ
ッサの高速化、及びＣＲＴディスプレイ等の高解像度化
が進んでくるにつれ、メモリアクセス時間をさらに短く
したいという要求が出てきた。そこで、列アドレスＡ₀
〜Ａ₉ も繰り返し与えないで、メモリ内部で列アドレス
を１つずつ自動的に増加させることによって、特定行の
引き続くメモリセルを連続的にアクセスするバースト転
送モードを持たせたメモリもある。これは、列アドレス
レジスタ３をカウンタに変更したものである。このバー
スト転送モードで読み書きするメモリでは、その繰り返
し時間が例えば１０ｎｓあるいはそれ以下に短縮したも
のも存在する。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
バースト転送モードの画像表示用メモリでは、列アドレ
スレジスタ３をカウンタで更新する機能しか持たないの
で、例えば、３次元動画像生成装置等で用いられる、列
アドレスを１以外の間隔で変更して読み出し書き込みを
行ったり、列アドレスを整数でない間隔で増減して進ん
だりすることができない。そのため、このような応用に
対してバースト転送性能が生かされないという問題があ
り、未だ技術的に充分満足のゆく画像表示用メモリを提
供することが困難であった。

【０００７】

【課題を解決するための手段】本発明は、前記課題を解
決するために、複数のメモリセルが２^m 行×２ⁿ 列（但
し、ｍ、ｎは整数）に配列されそれらのメモリセルが行
アドレス及び列アドレスで選択されるメモリアレイと、
前記メモリアレイの行アドレス及び列アドレスを時分割
で入力する少なくともｎ本のアドレス入力端子とを備え
た画像表示用メモリにおいて、上位ｎビットが前記列ア
ドレスを指定する２ｎビットの累加算レジスタと、前記
列アドレスの増分値を記憶する２ｎビットの増分レジス
タと、前記累加算レジスタ及び増分レジスタの内容を加
算し、その加算結果を再度該累加算レジスタに格納させ
て前記列アドレスの累加算を行う２ｎビットの加算器と
を備えている。そして、前記ｎ本のアドレス入力端子か
ら前記累加算レジスタの上位ｎビット、下位ｎビット、
前記増分レジスタの上位ｎビット及び下位ｎビットの４
者に所定の値を時分割で設定して前記累加算を行いなが
ら前記列アドレスを発生し、前記メモリアレイより読み
出した１行分のデータを列方向に間引き又は重複を許し
て連続的に読み出す構成になっている。

【０００８】

【作用】本発明によれば、以上のように画像表示用メモ
リを構成したので、例えば、バースト転送モードを起動
する場合、まず、アドレス入力端子から入力したアドレ
スを時分割で累加算レジスタと増分レジスタに設定し、
バースト転送モードを起動する。バースト転送モードが
起動されると、アドレス入力端子から行アドレスが入力
され、メモリアレイの１行が選択される。そして、累加
算レジスタの上位ｎビットによって前記選択された１セ
ルがアクセスされ、読み出しモードならばそのセルのデ
ータが読み出され、書き込みモードならばそのセルにデ
ータが書き込まれる。次に、累加算レジスタと増分レジ
スタの内容が加算器で加算され、その加算結果が再度累
加算レジスタに格納されて列アドレスの累加算が行われ
る。その結果、列アドレスの上位ｎビットは前記選択さ
れた第２番目のセルを選択する。従って、累加算レジス
タを整数部分ｎビットと小数点以下ｎビットからなる実
数と考えた場合、増分レジスタで指定された実数を一定
の間隔として列アドレスが一様に増加又は減少し、その
整数部分の指すメモリセルの系列を順にアクセスする。
このようなセルアクセスを必要な回数だけ実行した後、
バースト転送モードを終了する。これにより、例えば、
列アドレスを１以外の間隔で変更して読み出し書き込み
を行ったり、列アドレスを整数でない間隔で増減して進
んだりすることが可能となる。従って、前記課題を解決
できるのである。

【０００９】

【実施例】画像表示用メモリの実施例 図１は、本発明の実施例を示す画像表示用メモリの構成
ブロック図であり、従来の図２中の要素と共通の要素に
は共通の符号が付されている。この画像表示用メモリで
は、従来の画像表示用メモリの列アドレスレジスタ３に
代えて、列アドレス累算器２０を設けた点のみが異なっ
ている。列アドレス累算器２０は、例えばｎ＝１０とし
て、上位ｎビット（ＤＨ）２１ａ及び下位ｎビット（Ｄ
Ｌ）２１ｂからなる２ｎビットの増分レジスタ２１を有
し、その入力側がアドレス入力端子１に接続され、出力
側が加算器２２の入力側に接続されている。加算器２２
は、上位ｎビット（ＡＤＤ）２２ａ及び下位ｎビット
（ＡＤＤ）２２ｂからなる２ｎビットで構成され、その
出力側とアドレス入力端子１とが、マルチプレクサ２３
の入力側に接続されている。マルチプレクサ２３は、上
位ｎビット（ＭＵＸ）２３ａ及び下位ｎビット（ＭＵ
Ｘ）２３ｂからなる２ｎビットで構成され、加算器２２
の出力信号又はアドレス入力端子１からのアドレスＡ₀
〜Ａ₉ のいずれか一方を選択する機能を有し、その出力
側が累加算レジスタ２４の入力側に接続されている。累
加算レジスタ２４は、上位ｎビット（ＣＨ）２４ａ及び
下位ｎビット（ＣＬ）２４ｂからなる２ｎビットで構成
され、その出力側が、加算器２２の入力側に接続される
と共に、該上位ｎビット２４ａが列アドレスデコーダ５
の入力側に接続されている。

【００１０】本実施例の画像表示用メモリでは、列アド
レス累算器２０を除く他の部分が従来の図２の画像表示
用メモリと同一の動作をする。以下、列アドレス累算器
２０のレジスタ設定動作（１）と、バースト転送モード
動作（２）とを説明する。 （１） レジスタ設定動作 バースト転送モードの起動に先立ち、列アドレス累算器
２０のレジスタ設定が次のようにして行われる。まず、
アドレス入力端子１からｎビットのアドレスが入力さ
れ、そのアドレスがマルチプレクサ２３の上位ビット２
３ａを通って累加算レジスタ２４の上位ｎビット２４ａ
に設定される。この累加算レジスタ２４の上位ｎビット
２４ａは、メモリアレイ７の列アドレスを指定するた
め、列アドレスデコーダ５の入力側に接続されている。
次に、アドレス入力端子１からｎビットの別のアドレス
が入力され、そのアドレスがマルチプレクサ２３の下位
ｎビット２３ｂを通って累加算レジスタ２４の下位ｎビ
ット２４ｂに設定される。さらに、アドレス入力端子１
からｎビットのアドレスが入力され、そのアドレスが増
分レジスタ２１の上位ｎビット２１ａに設定される。そ
の後、アドレス入力端子１からｎビットのアドレスが入
力され、そのアドレスが増分レジスタ２１の下位ｎビッ
ト２１ｂに設定される。以上のように、時分割で４回の
レジスタ設定が済むと、バースト転送モードを起動でき
る。

【００１１】（２） バースト転送モード動作 まず、アドレス入力端子１から行アドレスＡ₀ 〜Ａ₉ が
入力され、それが行アドレスレジスタ２に格納された
後、行アドレスデコーダ４でデコードされてメモリアレ
イ７の１行が選択される。メモリアレイ７の１行が選択
されると、その１行のデータがセンスアンプ６に読み出
される。すると、累加算レジスタ２４の上位ｎビット２
４ａが列アドレスデコーダ５でデコードされ、センスア
ンプ６の１セルがアクセスされる。センスアンプ６の１
セルがアクセスされ、読み出しモードならば、そのセル
のデータが入出力バッファ１０を通してデータ端子１１
に読み出される。書き込みモードならば、データ端子１
１から入力されたデータＤ₀〜Ｄ₃ が入出力バッファ１
０を通して前記セルに書き込まれる。次に、累加算レジ
スタ２４と増分レジスタ２１の内容は、加算器２２で加
算され、その加算結果が再度累加算レジスタ２４に格納
され、列アドレスの累加算が行われる。その結果、列ア
ドレスの上位ｎビットはセンスアンプ６の第２番目のセ
ルを選択する。従って、累加算レジスタ２４を整数部分
ｎビットと小数点以下ｎビットからなる実数と考えた場
合、増分レジスタ２１で指定された実数を一定の間隔と
して列アドレスが一様に増加又は減少し、その整数部分
の指すメモリセルの系列を順にアクセスする。例えば、
増分レジスタ２１の値が１．０以上なら列アドレスの増
加する方向にセルを間引いて進み、該増分レジスタ２１
の値が１．０以下なら列アドレスの増加する方向にセル
の重複を許して進む。また、増分レジスタ２１の値が負
ならば、列アドレスの減少する方向に進む。このように
してセルアクセスを必要な回数だけ実行した後、バース
ト転送モードを終了する。以上のように、本実施例で
は、１行のセル配列が信号や画像の値の系列を表してい
る場合、その信号や画像を任意の間隔で間引いて標本化
した値をメモリ内部から直接に、かつ非常に高速に取り
出すことができる。このようなバースト転送性能を生か
すための応用例を以下説明する。

【００１２】画像表示用メモリの応用例 本実施例の画像表示用メモリは、例えば図３に示すよう
な３次元動画像生成装置に用いられる。図３は、一般的
な３次元動画像生成装置の概略の構成ブロック図であ
る。この３次元動画像生成装置は、データを格納する主
メモリ１００を有し、その主メモリ１００には装置全体
を制御する中央処理装置（以下、ＣＰＵという）２００
が接続されている。ＣＰＵ２００には、画像データを格
納する画像メモリ３００が接続され、その出力側に、ビ
デオ信号発生回路（以下、ビデオという）４００を介し
てＣＲＴ５００が接続されている。また、ＣＰＵ２００
には、画像の深度ｚを格納する深度バッファ（以下、Ｚ
バッファという）６００が接続されている。図１の画像
表示用メモリは、画像メモリ３００及びＺバッファ６０
０の構成要素として使われる。このような３次元動画像
生成装置を用いて、例えば図４に示すような球の動画像
を生成する場合の動作を説明する。

【００１３】図４は３次元動画像生成方法の説明図であ
り、３次元動画像の１コマを示す画像の例が示されてい
る。この画像では、２つの物体（球）Ａ，Ｂが物体（容
器）Ｃの中を重力の作用等の下に運動し、衝突する様子
を示している。主メモリ１００には表示すべき物体Ａ，
Ｂ，Ｃの形状データが記憶され、ＣＰＵ２００はこれを
取り出して物体Ａ，Ｂ，Ｃの画像を生成し、画像メモリ
３００及びＺバッファ６００内の適当な位置に書き込
む。画像メモリ３００は、少なくとも１画素分の画像デ
ータを記憶するメモリである。この画像メモリ３００に
おいて、輝度値付きのフルカラー画像の一例では、１画
素あたり赤（Ｒ），緑（Ｇ），青（Ｂ），輝度（Ｉ）の
各６ビットをもっており、その内容は常にビデオ４００
によってＣＲＴ５００に画像表示されている。輝度
（Ｉ）は、ビデオ４００においてＲ，Ｇ，Ｂの各色成分
に乗算される。さらに、画素毎に深度ｚの値を例えば１
２ビット記憶するＺバッファ６００が設けられている。
ＣＰＵ２００は物体Ａ，Ｂ，Ｃの画像を生成する際に画
素毎にその深度ｚを求め、Ｚバッファ６００に記憶され
た深度と比較し、その結果に基づいて画像データ及び深
度ｚの書き込みを行うかどうかを判定する隠れ面処理を
行う。この隠れ面処理はＣＰＵ２００ではなく、Ｚバッ
ファ６００に付随する図示しない比較演算回路等で自動
的に行われることもある。

【００１４】次に、本実施例の画像表示用メモリに関連
する物体（球）Ａ，Ｂの表示方法について説明する。図
４のような物体（球）Ａ，Ｂの陰影及び深度付き画像を
生成するには、少なくとも数秒を要する。そのため、物
体Ａ，Ｂが運動する画像を生成するには、予め副画面内
の矩形領域Ｐに球の深度付き画像を生成しておき、主画
面領域に物体Ｃの画像を生成した後、その矩形領域Ｐの
画像を主画面の物体Ａ，Ｂの位置にそれぞれ矩形転送
し、隠れ面処理によって合成すれば、はるかに高速に画
像が生成される。この場合、中心投影による透視画像と
して表示するには、球の大きさを動的に縮小又は拡大し
て転送する必要がある。この方法は、視点（投影中心）
から投影面までの距離をｄとし、該投影面から物体Ａの
中心までの距離をｚａとすると、 ｋａ＝ｚａ／（ｚａ＋ｄ） の深度に中心をもつ大きさ２α（１−ｋａ）の直径をも
つ物体Ａを描けばよい。但し、２αは投影面上に中心を
もつ矩形領域Ｐの直径であるから、その矩形領域Ｐを
（１−ｋａ）倍に縮小して表示する。

【００１５】図５は、点Ｐ（Ｘｐ，Ｙｐ）を中心とする
球に外接する矩形画像を点Ａ（Ｘａ，Ｙａ）を中心とす
る（１−ｋａ）倍の矩形領域に転送する方法（拡大縮小
を伴う矩形転送の方法）を示している。拡大縮小を伴う
矩形転送を行う場合、図５に示すように、転送先の画素
配列に対応する転送元の格子点の配列を求め、例えばそ
の格子点に最も近い画素を選んで転送すればよい。格子
点の座標は、図５から分かるように、行及び列方向に間
隔 ｍ＝１／（１−ｋａ） を実数（小数点以下を保持した数）としてこれを累加算
することによって求められ、その値の整数部分を用いて
転送元の画像の画素を間引いて読み出す。ｋａ＜０の場
合は、ｍが１より小さくなるから、重複を許して読み出
す。また、深度方向については、転送元が中心が０で、
半径がαの正値の半球で、転送先は中心がｋａで、半径
が Ｒｚ＝α（１−ｋａ）² ／ｄ の手前を向いた半球であるから、転送元から読み出した
深度値に −（１−ｋａ）² ／ｄ を乗じ、これにｋａを加算して転送先に書き込む値とす
る。これを転送先から読み出した深度値と比較して、小
ならば書き込みを行う。

【００１６】以上のような透視変換を伴う矩形転送Ｐ→
Ａは、次式のように表せる。 −Ｚ［Ｘｃ＋ｉ＊ｍ，Ｙｃ＋ｊ＊ｍ］／ｍ² ｄ＋ｋａ＜
Ｚ［Ｘａ＋ｉ，Ｙａ＋ｊ］ ならば、 −Ｚ［Ｘｃ＋ｉ＊ｍ，Ｙｃ＋ｊ＊ｍ］／ｍ² ｄ＋ｋａ→
Ｚ［Ｘａ＋ｉ，Ｙａ＋ｊ］ ＩＭ［Ｘｃ＋ｉ＊ｍ，Ｙｃ＋ｊ＊ｍ］→ＩＭ［Ｘａ＋
ｉ，Ｙａ＋ｊ］ 但し、ｉ，ｊ＝−Ｒｘ，…，＋Ｒｘ Ｒｘ＝α（１−ｋａ） ｍ＝１／（１−ｋａ） ＊；乗算 Ｚ［］；Ｚバッファ６００の値 ＩＭ［］；画像メモリ３００の値 また、転送元の球の外部はＺバッファ６００に負値を記
憶しておき、この場合には転送先で書き込みを行わない
ように制御するものとする。こうして物体Ａの画像が主
画面領域に合成表示される。物体Ｂの画像も、物体Ａと
同様、前記のような透視変換を伴う矩形転送によって表
示する。

【００１７】図６は、図１の画像表示用メモリを図３の
画像メモリ３００及びＺバッファ６００に用いてその周
辺に３次元矩形転送を高速化する専用回路を設けた矩形
転送専用回路の回路図である。画像表示用メモリ内部の
メモリアレイ７の１行の連続するセル列は、画面上の１
走査線の連続する画素列に対応するように構成する必要
がある。そのため、画像メモリ３００の図示しないシリ
アル出力データ端子ＳＤからは、ＣＲＴ５００の画素表
示速度でセル列が読み出されるようになっている。矩形
転送専用回路は、以下のように接続されている。即ち、
ＣＰＵ２００には、バッファ３０１を介してＲＧＢＩ行
バッファ３０３の入力側が接続され、該ＲＧＢＩ行バッ
ファ３０３の出力側がバッファ３０５を介して画像メモ
リ３００の入出力データ端子Ｄに接続されている。この
画像メモリ３００の入出力データ端子は、バッファ３０
２を介してＲＧＢＩ行バッファ３０３の入力側に接続さ
れ、該ＲＧＢＩ行バッファ３０３の出力側が、バッファ
３０４を介してＣＰＵ２００に接続されている。また、
ＣＰＵ２００には、バッファ６０１を介して算術論理演
算ユニット（以下、ＡＬＵという）６０４の入力側が接
続されている。ＡＬＵ６０４の出力側は、Ｚ行バッファ
６０５の入力側に接続され、該Ｚ行バッファ６０５の出
力側が、バッファ６０６を介してＣＰＵ２００に接続さ
れると共に、バッファ６０７を介してＺバッファ６００
の入出力データ端子Ｄに接続されている。この入出力デ
ータ端子は、乗算器６０２の入力側に接続され、該乗算
器６０２の出力側が、バッファ６０３を介してＡＬＵ６
０４の入力側に接続されている。なお、ＲＧＢＩ行バッ
ファ３０３及びＺ行バッファ６０５は、１行分のデータ
を記憶する高速メモリであり、そのアドレスは、列アド
レスの累加算を制御する図示しないカウンタ等によって
指定される。ＣＰＵ２００は、データやアドレスの設定
等の制御を行う。

【００１８】以上のような矩形転送専用回路では、画像
メモリ３００及びＺバッファ６００から、図５の矩形領
域Ｐの１行分の間引きして得られた画素列をまとめて読
み出す。画像メモリ３００については、画素値をそのま
まバッファ３０２を介してＲＧＢＩ行バッファ３０３に
記憶する。Ｚバッファ６００については、読み出した値
に−１／ｍ² ｄを乗算器６０２で乗算し、深度ｋａをＡ
ＬＵ６０４で加算した値をＺ行バッファ６０５に記憶す
る。それには、深度ｋａの値をＺ行バッファ６０５全体
に予め書き込んでおき、それを読み出してＡＬＵ６０４
で加算した値を再びＺ行バッファ６０５に書き込む。こ
こで、矩形領域Ｐの１行の列アドレスの初期値はＸｃ−
Ｒｘ＊ｍで、増分はｍであるから、これら初期値と増分
の整数部分と小数点以下の部分を画像表示用メモリの累
加算レジスタ２４と増分レジスタ２１に設定し、２Ｒｘ
回読み出す。そして、ＲＧＢＩ行バッファ３０３及びＺ
行バッファ６０５のデータを、物体Ａの対応する行に転
送し、隠れ面処理によって書き込む。物体Ａの１行の列
アドレスの初期値は（Ｘａ−Ｒｘ）、増分は１．０とし
て画像メモリ３００及びＺバッファ６００内の累加算レ
ジスタ２４と増分レジスタ２１に設定し、２Ｒｘ回リー
ドモディファイライトを実行する。書き込みデータは行
バッファ３０３，６０５の値であるが、Ｚバッファ６０
０では転送先から読み出したｚ値と、行バッファ６０５
から書き込もうとするｚ値を、ＡＬＵ６０４で比較し、
後者が小さい時のみＺバッファ６００と画像メモリ３０
０の書き込みを実行する。以上のように、１行分をまと
めて読み出した後、１行分まとめて書き込めるような専
用回路をメモリ外部に設ければ、画像表示用メモリのバ
ースト転送機能が利用できるので、１画素づつ転送する
よりはるかに高速処理が行える。なお、本発明は図示の
実施例に限定されず、例えば図１の画像表示用メモリ内
のメモリアレイ７の周辺に、他の機能回路を付加した
り、あるいは図１の画像表示用メモリを上記の応用例以
外に適用する等、種々の変形が可能である。

【００１９】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ｎ本のアドレス入力端子から、累加算レジスタの
上位ｎビット、下位ｎビット、増分レジスタの上位ｎビ
ット及び下位ｎビットの４者に所定の値を時分割で設定
して累加算を行いながら列アドレスを発生し、メモリア
レイより読み出した１行分のデータを列方向に間引き又
は重複を許して連続的に読み出す構成にしたので、例え
ば、列アドレスを１以外の間隔で変更して読み出し書き
込みを行ったり、列アドレスを整数でない間隔で増減し
て進んだりすることができる。そのため、１行のセル配
列が信号や画像の値の系列を表している場合には、その
信号や画像を任意の間隔で間引いて標本化した値をメモ
リ内部から直接に、かつ非常に高速に取り出すことがで
きる。従って、本発明の画像表示用メモリのバースト転
送機能を３次元動画像生成装置等といった種々の装置に
適用できる。

【図面の簡単な説明】

【図１】本発明の実施例を示す画像表示用メモリの構成
ブロック図である。

【図２】従来の画像表示用メモリの構成ブロック図であ
る。

【図３】一般的な３次元動画像生成装置の概略の構成ブ
ロック図である。

【図４】図１の画像表示用メモリを用いた３次元動画像
生成方法の説明図である。

【図５】図４における拡大縮小を伴う矩形転送方法の説
明図である。

【図６】図１の画像表示用メモリを用いた矩形転送専用
回路の回路図である。

【符号の説明】

１ アドレス入力端子 ２ 行アドレスレジスタ ４ 行アドレスデコーダ ５ 列アドレスデコーダ ６ センスアンプ ７ メモリアレイ ８ シリアルレジスタ ９ シリアルデータ出力端子 １１ データ端子 ２０ 列アドレス累算器 ２１ 増分レジスタ ２２ 加算器 ２３ マルチプレクサ ２４ 累加算レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルが２^m 行×２ⁿ 列（但
   し、ｍ、ｎは整数）に配列されそれらのメモリセルが行
   アドレス及び列アドレスで選択されるメモリアレイと、
   前記メモリアレイの行アドレス及び列アドレスを時分割
   で入力する少なくともｎ本のアドレス入力端子とを備え
   た画像表示用メモリにおいて、 上位ｎビットが前記列アドレスを指定する２ｎビットの
   累加算レジスタと、 前記列アドレスの増分値を記憶する２ｎビットの増分レ
   ジスタと、 前記累加算レジスタ及び増分レジスタの内容を加算し、
   その加算結果を再度該累加算レジスタに格納させて前記
   列アドレスの累加算を行う２ｎビットの加算器とを備
   え、 前記ｎ本のアドレス入力端子から前記累加算レジスタの
   上位ｎビット、下位ｎビット、前記増分レジスタの上位
   ｎビット及び下位ｎビットの４者に所定の値を時分割で
   設定して前記累加算を行いながら前記列アドレスを発生
   し、前記メモリアレイより読み出した１行分のデータを
   列方向に間引き又は重複を許して連続的に読み出す構成
   にした、 ことを特徴とする画像表示用メモリ。