JPH08161896A - シフトレジスタ回路のクロック供給方法、クロックドインバータ及びシフトレジスタ回路 - Google Patents

Abstract

(57)【要約】 【目的】 誤動作のないシフトレジスタ回路を提供す
る。 【構成】 前段の保持手段の出力端子が後段の保持手段
の入力端子に接続されるように第１クロック信号Ｃ₁ で
動作するクロックドインバータ回路ＣＩ₁ を含む第１保
持手段Ｄ₁ と第１クロック信号Ｃ₁ の反転信号である第
２クロック信号Ｃ2 で動作するクロックドインバータ回
路ＣＩ₃ を含む第２保持手段Ｄ₂ とを交互に直接接続し
たシフトレジスタ回路１００であって、第１クロック信
号Ｃ₁ と第２クロック信号Ｃ₂ とが同時に所定の論理レ
ベルとなる重なり期間Ｔ₁ と、保持手段の一段当たりの
伝搬遅延時間Ｔ₀ と、の関係が、Ｔ₁ ＜Ｔ₀ という関係
になるように重なり期間Ｔ₁ を調整したので、前段の保
持手段の入力信号の論理状態が後段の保持手段に伝播す
るという誤動作がなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画素表示用電極とスイ
ッチングトランジスタとをマトリクス状に配置した液晶
表示装置の表示駆動回路に用いるシフトレジスタに関す
る。

【０００２】従来より液晶ディスプレイに対し表示用画
像データを伝送する際、シフトするデータの書換タイミ
ングを同期させるため２相クロックシフトレジスタを用
いて画像データを遅延なく表示していた。

【０００３】この２相クロックシフトレジスタ回路に
は、供給されるクロック信号の論理状態に基づいて、通
常のインバータ回路、又は、入力信号とは切り放され負
荷容量により現在の出力状態を保持するラッチ回路とし
て動作するクロックドインバータ回路が用いられる。

【０００４】

【従来の技術】図７及び図８に基づいて従来のシフトレ
ジスタ回路を説明する。図７（Ａ）は従来のシフトレジ
スタの入力段（１段目）及び２段目の回路を示すもので
ある。

【０００５】同図において、ＣＩ₁ ’及びＣＩ₄ ’は第
１クロック信号Ｃ₁ ’で動作するクロックドインバータ
回路であり、ＣＩ₂ ’及びＣＩ₃ ’は第２クロック信号
Ｃ₂’で動作するクロックドインバータ回路である。ゲ
ートＧ₁ ’及びＧ₂ ’は隣接する段とのタイミング調整
を図る。インバータ回路Ｉ₁ ’〜Ｉ₄ ’は通常のインバ
ータ動作を行う。クロックドインバータ回路の横の添え
字は、例えば、クロックドインバータ回路ＣＩ₁ ’であ
れば、第１クロック信号Ｃ₁ が有効（例えば、Ｈレベ
ル）のとき通常のインバータ回路として動作し、無効レ
ベル（例えば、Ｌレベル）のとき出力レベルを保持する
ことを意味する。

【０００６】図７（Ｂ）に従来のクロック信号の様子を
示す。同図から判るように、第１クロック信号Ｃ₁ ’と
第２クロック信号Ｃ₂ ’とは互い論理状態が反転しなが
ら推移するクロックである。両クロック信号は、立ち上
がり動作と立ち下がり動作が同じタイミングで行われる
ことを前提としている。

【０００７】図８に通常用いられるクロックドインバー
タ回路の例を示す。図８から判るように、トランジスタ
Ｑ₂₁とＱ₂₂とにより通常のインバータ回路を構成し、ト
ランジスタＱ₂₀とＱ₂₃とのゲート端子にそれぞれ第２の
クロック信号と第１のクロック信号とが供給される。こ
の回路構成は図７（Ａ）における添え字Ｃ₁ ’を付され
たＣＩ₁ ’及びＣＩ₄ ’に用いられる。

【０００８】また、ＣＩ₂ ’及びＣＩ₃ ’として用いる
には、トランジスタＱ₂₀とＱ₂₃とのゲート端子にそれぞ
れ第１のクロック信号と第２のクロック信号とを供給す
る（図８括弧書き）。

【０００９】このクロックドインバータ回路において、
第１クロック信号Ｃ₁ が立ち上がり、同時に第２クロッ
ク信号が立ち下がる場合は、トランジスタＱ₂₀とＱ₂₃が
導通する。よって、インバータ回路であるトランジスタ
Ｑ₂₁及びＱ₂₂の作用により入力信号ＳＩの反転信号が出
力される。

【００１０】また、第１クロック信号Ｃ₁ が立ち下が
り、同時に第２クロック信号が立ち上がる場合は、トラ
ンジスタＱ₂₀とＱ₂₃が非導通状態となり、入力信号ＳＩ
は出力側に反映されない。通常、出力側には負荷容量が
あるので、トランジスタＱ₂₀及びＱ₂₃の切断時の論理状
態が次のクロック信号の反転まで保持される。

【００１１】従って、図７（Ａ）の回路では、上記クロ
ックドインバータ回路の働きにより、クロック信号に同
期して入力信号の論理状態をそのまま出力する動作とラ
ッチ動作とが繰り返され、入力信号ＳＩの入力タイミン
グとは無関係に、クロック信号に同期した出力Ｑ₁ ’、
Ｑ₂ ’、…、が得られる。

【００１２】図７（Ａ）に示すように、２相クロックシ
フトレジスタ回路では、奇数段目と偶数段目とで値の書
き換えを行うクロック信号が異なる。例えば、同図では
１段目の出力ｑ₁ ’は第１クロック信号Ｃ₁ ’が有効の
ときに入力信号の論理状態が出力され、２段目の出力ｑ
₂ ’は第２クロック信号Ｃ₂ ’が有効のときに入力信号
の論理状態が出力される。従って、両クロック信号が反
転する毎にデータが次の段に入力され、全体として見る
と入力信号が順次シフトされていくのである。

【００１３】

【発明が解決しようとする課題】しかしながら、上記従
来のシフトレジスタ回路では、実際に用いる２相クロッ
ク信号は、誤差等の影響で互いに同期して反転しない場
合が多いため、互いにＨレベルまたはＬレベルになる期
間が存在していたため、クロック信号に同期して入力信
号のシフトが行われなくなるという不都合があった。

【００１４】この不都合を図９及び図１０を参照して説
明する。図９に２相クロック信号が互いにＨレベルとな
る場合に生ずる不都合を示す。図９に示すように、第１
クロック信号Ｃ₁ ’と第２クロック信号Ｃ₂ ’とがＴ ₂
の期間中ともにＨレベルとなる。期間Ｔ₂ の間、入力信
号ＳＩがＨレベルであると、第１段目のクロックドイン
バータ回路ＣＩ₁ ’のＮチャネルトランジスタと第２段
目のクロックドインバータ回路Ｃ₂ ’のＮチャネルトラ
ンジスタとが共にオン状態となるので、入力信号ＳＩの
Ｈレベルが数段先の保持手段までその出力が伝搬してし
まう。

【００１５】図１０に図９とは逆に２相クロック信号が
互いにＬレベルとなっている場合に生ずる不都合を示
す。図１０に示すように、期間Ｔ₃ の間、入力信号ＳＩ
がＬレベルであると、入力信号ＳＩが数段先の保持手段
まで出力が伝搬してしまう。

【００１６】上記のように、２相のクロック信号が共に
同じ論理レベルを有する期間が、各段における入力の変
化から各段の出力が変化するまでの確定期間を越える
と、保持手段のラッチ動作が正常に行われないため誤動
作を生ずることになる。

【００１７】そこで、本発明の目的は、誤動作のないシ
フトレジスタ回路のクロック供給方法、クロックドイン
バータ及びシフトレジスタ回路を提供することにある。

【００１８】

【課題を解決するための手段】請求項１に記載の発明
は、第１クロック信号が第１論理状態且つ第２クロック
信号が第１論理状態の反転論理である第２論理状態のと
きラッチ動作し、第１クロック信号が第２論理状態且つ
第２クロック信号が第１論理状態のとき入力信号の論理
状態を出力する第１保持手段と、第１クロック信号が第
２論理状態且つ第２クロック信号が第１論理状態のとき
ラッチ動作し、第１クロック信号が第１論理状態且つ第
２クロック信号が第２論理状態のとき入力信号の論理状
態を出力する第２保持手段と、を有し、前段の保持手段
の出力端子が後段の保持手段の入力端子に接続されるよ
うに第１保持手段と第２保持手段とを交互に直接接続し
たシフトレジスタ回路のクロック供給方法であって、第
１クロック信号と第２クロック信号とが同時に第１論理
状態となる重なり期間Ｔ₁ と保持手段の一段当たりの伝
搬遅延時間Ｔ₀ との関係が、 Ｔ₁ ＜Ｔ₀ という関係になるように第１クロック信号又は第２クロ
ック信号のうち少なくとも一方を調整して第１保持手段
及び第２保持手段に供給する。

【００１９】請求項２に記載の発明は、第１クロック信
号が第１論理状態且つ第２クロック信号が第１論理状態
の反転論理である第２論理状態のときラッチ動作し、第
１クロック信号が第２論理状態且つ第２クロック信号が
第１論理状態のとき入力信号の論理状態を出力する第１
保持手段と、第１クロック信号が第２論理状態且つ第２
クロック信号が第１論理状態のときラッチ動作し、第１
クロック信号が第１論理状態且つ第２クロック信号が第
２論理状態のとき入力信号の論理状態を出力する第２保
持手段と、を有し、前段の保持手段の出力端子が後段の
保持手段の入力端子に接続されるように第１保持手段と
第２保持手段とを交互に直接接続したシフトレジスタ回
路のクロック供給方法であって、第１クロック信号と第
２クロック信号とが同時に第２論理状態となる重なり期
間Ｔ₂ と保持手段の一段当たりの伝搬遅延時間Ｔ₀ との
関係が、 Ｔ₂ ＜Ｔ₀ という関係になるように第１クロック信号又は第２クロ
ック信号のうち少なくとも一方を調整して第１保持手段
及び第２保持手段に供給する。

【００２０】請求項３に記載の発明は、請求項１に記載
のシフトレジスタ回路のクロック供給方法において、重
なり期間Ｔ₁ は、保持手段の一段当たりの入力信号の立
ち上がり時点から出力が立ち上がるまでの立ち上がり期
間と入力信号の立ち下がり時点から出力が立ち下がるま
での立ち下がり期間との平均値に等しい時間長に設定す
る。

【００２１】請求項４に記載の発明は、請求項２に記載
のシフトレジスタ回路のクロック供給方法において、重
なり期間Ｔ₂ は、保持手段の一段当たりの入力信号の立
ち上がり時点から出力が立ち上がるまでの立ち上がり期
間と入力信号の立ち下がり時点から出力が立ち下がるま
での立ち下がり期間との平均値に等しい時間長に設定す
る。

【００２２】請求項５に記載の発明は、第１クロック信
号が第１論理状態且つ第２クロック信号が第１論理状態
の反転論理である第２論理状態のときラッチ動作し、第
１クロック信号が第２論理状態且つ第２クロック信号が
第１論理状態のとき入力信号の論理状態を出力する第１
保持手段と、第１クロック信号が第２論理状態且つ第２
クロック信号が第１論理状態のときラッチ動作し、第１
クロック信号が第１論理状態且つ第２クロック信号が第
２論理状態のとき入力信号の論理状態を出力する第２保
持手段と、を有し、前段の保持手段の出力端子が後段の
保持手段の入力端子に接続されるように第１保持手段と
第２保持手段とを交互に直接接続したシフトレジスタ回
路であって、第１クロック信号と第２クロック信号とが
同時に第１論理状態となる重なり期間Ｔ₁ と保持手段の
一段当たりの伝搬遅延時間Ｔ₀ との関係が、 Ｔ₁ ＜Ｔ₀ という関係になるように第１クロック信号又は第２クロ
ック信号のうち少なくとも一方を調整して第１保持手段
及び第２保持手段に供給する。

【００２３】請求項６に記載の発明は、第１クロック信
号が第１論理状態且つ第２クロック信号が第１論理状態
の反転論理である第２論理状態のときラッチ動作し、第
１クロック信号が第２論理状態且つ第２クロック信号が
第１論理状態のとき入力信号の論理状態を出力する第１
保持手段と、第１クロック信号が第２論理状態且つ第２
クロック信号が第１論理状態のときラッチ動作し、第１
クロック信号が第１論理状態且つ第２クロック信号が第
２論理状態のとき入力信号の論理状態を出力する第２保
持手段と、を有し、前段の保持手段の出力端子が後段の
保持手段の入力端子に接続されるように第１保持手段と
第２保持手段とを交互に直接接続したシフトレジスタ回
路であって、第１クロック信号と第２クロック信号とが
同時に第２論理状態となる重なり期間Ｔ₂ と保持手段の
一段当たりの伝搬遅延時間Ｔ₀ との関係が、 Ｔ₂ ＜Ｔ₀ という関係になるように第１クロック信号又は第２クロ
ック信号のうち少なくとも一方を調整して第１保持手段
及び第２保持手段に供給する。

【００２４】請求項７に記載の発明は、請求項５に記載
のシフトレジスタ回路において、重なり期間Ｔ₁ は、保
持手段の一段当たりの入力信号の立ち上がり時点から出
力が立ち上がるまでの立ち上がり期間と入力信号の立ち
下がり時点から出力が立ち下がるまでの立ち下がり期間
との平均値に等しい時間長に設定する。

【００２５】請求項８に記載の発明は、請求項６に記載
のシフトレジスタ回路において、重なり期間Ｔ₂ は、保
持手段の一段当たりの入力信号の立ち上がり時点から出
力が立ち上がるまでの立ち上がり期間と入力信号の立ち
下がり時点から出力が立ち下がるまでの立ち下がり期間
との平均値に等しい時間長に設定する。

【００２６】請求項９に記載の発明は、請求項５乃至請
求項８に記載のシフトレジスタ回路において、保持手段
の一段当たりの伝搬遅延時間と等しい伝搬遅延時間を有
するインバータ回路を複数備えてなるリングオッシレー
タと、リングオッシレータの出力信号の周波数とリング
オッシレータを構成するインバータ手段の個数とに基づ
いて保持手段の一段当たりの伝搬遅延時間Ｔを特定する
伝搬遅延時間測定手段と、遅延時間測定手段の特定した
伝搬遅延時間に基づいて調整した第１クロック信号及び
第２クロック信号を第１保持手段及び第２保持手段に供
給するタイミング修正手段と、を備えて構成される。

【００２７】請求項１０に記載の発明は、請求項５乃至
請求項８に記載のシフトレジスタ回路において、保持手
段の一段当たりのレジスタ構成と等しい構成の少なくと
も２段以上の試験用レジスタ手段と、試験用レジスタ手
段の出力に基づいて保持手段の一段当たりの入力信号の
変化に対する立ち上がり時間及び立ち下がり期間を特定
する出力検査手段と、第１試験クロック信号と、第１ク
ロック信号の反転論理を有し出力検査手段の出力する調
整信号に基づいて調整される時間長だけ同一の論理レベ
ルとなる第２試験クロックと、をレジスタ手段に供給す
るクロックタイミング変化手段と、出力検査手段の検査
した立ち上がり期間と立ち下がり期間とに基づいてシフ
トレジスタ手段に第１クロック信号と第２クロック信号
とを第１保持手段及び第２保持手段に供給するタイミン
グ修正手段と、を備えて構成される。

【００２８】請求項１１に記載の発明は、請求項５乃至
請求項８に記載のシフトレジスタ回路において、第１試
験クロック信号と、第１クロック信号の反転論理を有し
出力検査手段の出力する調整信号に基づく時間長だけ同
一の論理レベルとなる第２試験クロックと、を生成し、
第１試験クロック及び第２試験クロックを第１保持手段
及び第２保持手段に供給するクロックタイミング変化手
段と、第１試験クロック及び第２試験クロックによるシ
フトレジスタ回路の出力に基づいて保持手段の一段当た
りの入力信号の変化に対する立ち上がり時間及び立ち下
がり期間を特定する出力検査手段と、出力検査手段の特
定した立ち上がり期間と立ち下がり期間とに基づいて第
１クロック信号と第２クロック信号とを生成し、生成さ
れた第１クロック信号及び第２クロック信号を第１保持
手段及び第２保持手段に供給するタイミング修正手段
と、を備え、出力検査手段は、初期設定の際、調整信号
をクロックタイミング変化手段に出力し、シフトレジス
タ回路の出力信号に基づいて立ち上がり期間及び立ち下
がり期間を特定する。

【００２９】請求項１２に記載の発明は、ＰチャネルＣ
ＭＯＳトランジスタ及びＮチャネルＣＭＯＳトランジス
タで構成されるインバータ手段と、インバータ手段の電
源側端子と電源電圧端子との間に介装され、第１クロッ
ク信号と第１クロック信号の反転論理を有する第２クロ
ック信号とが共に同一論理となったとき遮断状態となる
第１遮断手段と、インバータ手段の接地側端子と接地端
子との間に介装され、第１クロック信号と第２クロック
信号とが共に同一論理となったとき遮断状態となる第２
遮断手段と、を備えて構成される。

【００３０】請求項１３に記載の発明は、請求項１２に
記載のクロックドインバータ回路を含む保持手段を備え
たシフトレジスタ回路において、第１クロック信号が第
１論理状態且つ第２クロック信号が第１論理状態の反転
論理である第２論理状態のときラッチ動作し、第１クロ
ック信号が第２論理状態且つ第２クロック信号が第１論
理状態のとき入力信号の論理状態を出力する第１保持手
段と、第１クロック信号が第２論理状態且つ第２クロッ
ク信号が第１論理状態のときラッチ動作し、第１クロッ
ク信号が第１論理状態且つ第２クロック信号が第２論理
状態のとき入力信号の論理状態を出力する第２保持手段
と、を有し、前段の保持手段の出力端子が後段の保持手
段の入力端子に直接接続されるよう第１保持手段と第２
保持手段とを交互に直列接続する。

【００３１】

【作用】請求項１及び請求項５に記載の発明によれば、
第１クロック信号と第２クロック信号とが同時に第１論
理状態となる重なり期間Ｔ₁ と、保持手段の一段当たり
の伝搬遅延時間Ｔ₀ と、の関係が、Ｔ₁ ＜Ｔ₀ という関
係になるように重なり期間Ｔ₀ を調整したので、前段の
保持手段がラッチ状態から入力信号の論理の変化に応じ
て出力信号の論理を伝搬遅延時間Ｔ₀ を経て出力する前
に、次段の保持手段がラッチ状態に入る。このため、入
力信号が数段先の保持手段まで一時に伝搬されるという
不都合がなくなる。

【００３２】請求項２及び請求項６に記載の発明によれ
ば、第１クロック信号と第２クロック信号とが同時に第
２論理状態となる重なり期間Ｔ₂ と、保持手段の一段当
たりの伝搬遅延時間Ｔ₀ と、の関係が、Ｔ₂ ＜Ｔ₀ とい
う関係になるように重なり期間Ｔ₀ を調整したので、前
段の保持手段がラッチ状態から入力信号の論理の変化に
応じて出力信号の論理を伝搬遅延時間Ｔ₀ を経て出力す
る前に、次段の保持手段がラッチ状態に入る。このた
め、入力信号が数段先の保持手段まで一時に伝搬される
という不都合がなくなる。

【００３３】請求項３及び請求項７に記載の発明によれ
ば、重なり期間Ｔ₁ は、保持手段の一段当たりの入力信
号の変化に対する立ち上がり期間と立ち下がり期間との
平均値に等しい時間長に設定したので、立ち上がりに対
しても立ち下がりに対しても等しい余裕度を保てる。

【００３４】請求項４及び請求項８に記載の発明によれ
ば、重なり期間Ｔ₂ は、保持手段の一段当たりの入力信
号の変化に対する立ち上がり期間と立ち下がり期間との
平均値に等しい時間長に設定したので、立ち上がりに対
しても立ち下がりに対しても等しい余裕度を保てる。

【００３５】請求項９に記載の発明によれば、リングオ
ッシレータは保持手段の一段当たりの伝搬遅延時間と等
しい伝搬遅延時間を有するインバータ回路を複数備え、
伝搬遅延時間測定手段はリングオッシレータの出力信号
の周波数とリングオッシレータを構成するインバータ手
段の個数とに基づいて保持手段の一段当たりの伝搬遅延
時間Ｔを特定する。そして、タイミング修正手段は、遅
延時間測定手段の特定した伝搬遅延時間に基づいて第１
クロック信号及び第２クロック信号をシフトレジスタ回
路に供給する。

【００３６】請求項１０に記載の発明によれば、出力検
査手段は、保持手段の一段当たりのレジスタ構成と等し
い構成の少なくとも２段以上の試験用レジスタ手段の出
力に基づいて保持手段の一段当たりの入力信号の変化に
対する立ち上がり時間及び立ち下がり期間を特定する。
クロックタイミング変化手段は、第１試験クロック信号
と、第１クロック信号の反転論理を有し出力検査手段の
出力する調整信号に基づいて調整される時間長だけ同一
の論理レベルとなる第２試験クロックと、をレジスタ手
段に供給する。タイミング修正手段は、出力検査手段の
検査した立ち上がり期間と立ち下がり期間とに基づいて
シフトレジスタ手段に第１クロック信号と第２クロック
信号とを第１保持手段及び第２保持手段に供給する。

【００３７】請求項１１に記載の発明によれば、クロッ
クタイミング変化手段は、第１試験クロック信号と、第
１クロック信号の反転論理を有し出力検査手段の出力す
る調整信号に基づく時間長だけ同一の論理レベルとなる
第２試験クロックと、を生成し、第１試験クロック及び
第２試験クロックを第１保持手段及び第２保持手段に供
給する。出力検査手段は、第１試験クロック及び第２試
験クロックによるシフトレジスタ回路の出力に基づいて
保持手段の一段当たりの入力信号の変化に対する立ち当
たり時間及び立ち下がり期間を特定する。タイミング修
正手段は、出力検査手段の特定した立ち上がり期間と立
ち下がり期間とに基づいて第１クロック信号と第２クロ
ック信号とを生成し、生成された第１クロック信号及び
第２クロック信号を第１保持手段及び第２保持手段に供
給する。

【００３８】そして、出力検査手段は、初期設定の際、
調整信号をクロックタイミング変化手段に出力し、シフ
トレジスタ回路の出力信号に基づいて立ち上がり期間及
び立ち下がり期間を特定する。

【００３９】請求項１２に記載の発明によれば、第１遮
断手段は、ＰチャネルＣＭＯＳトランジスタ及びＮチャ
ネルＣＭＯＳトランジスタで構成されるインバータ手段
と、インバータ手段の電源側端子と電源電圧端子との間
に介装され、第１クロック信号と第１クロック信号の反
転論理を有する第２クロック信号とが共に同一論理とな
ったとき遮断状態となる。また、第２遮断手段は、イン
バータ手段の接地側端子と接地端子との間に介装され、
第１クロック信号と第２クロック信号とが共に同一論理
となったとき遮断状態となる。このため、不確定な同一
論理状態では、インバータはラッチ状態となり入力信号
の変化に対する出力が禁止される。

【００４０】請求項１３に記載の発明によれば、請求項
１０に記載のクロックドインバータ回路を備えてシフト
レジスタ回路を構成するので、各段での入力信号が同一
論理となっても各段の入力信号の変化が後段に伝搬する
ことがないので、誤動作のないシフトレジスタ回路を提
供できる。

【００４１】

【実施例】本発明のシフトレジスタ回路及びクロックド
インバータ回路に係る好適な実施例を図面を参照して説
明する。 （Ｉ）第１実施例 本発明の第１実施例は、請求項１乃至請求項８に記載の
発明を適用したシフトレジスタ回路である。 構成の説明 図１に第１実施例のシフトレジスタ回路の構成図を示
す。

【００４２】図１に示すように、本実施例のシフトレジ
スタ回路は、データのシフトを行うシフトレジスタ回路
本体１００と、これに２相クロックＣ₁ 及びＣ₂ を供給
するタイミング修正回路１と、を備えて構成される。

【００４３】タイミング修正回路１は、互いに反転する
論理状態を有するクロックＣ₁ とクロックＣ₂ とを出力
し、両クロックが同一の論理状態を有する（以下「重な
り」という。）期間の長さ及びＨレベルで重なるかＬレ
ベルで重なるかを調整できる。

【００４４】シフトレジスタ回路本体１００は、入力信
号ＳＩがＨレベル且つクロックＣ₁がＨレベルのときＨ
レベルを出力し、入力信号がＬレベル且つクロックＣ₁
の反転論理を有するクロックＣ₂ がＬレベルのときＬレ
ベルを出力し、クロックＣ₁がＬレベル且つクロックＣ
₂ がＨレベルのときラッチ動作する第１保持手段Ｄ
₁と、入力信号がＨレベル且つクロックＣ₂ がＨレベル
のときＨレベルを出力し、入力信号がＬレベル且つクロ
ックＣ₁ がＬレベルのときＬレベルを出力し、クロック
Ｃ₁ がＨレベル且つクロックＣ₂ がＬレベルのときラッ
チ動作する第２保持手段Ｄ₂ と、を有する。そして、前
段の保持手段の出力端子が後段の保持手段の入力端子に
接続されるように第１保持手段Ｄ₁ と第２保持手段Ｄ₂
とを交互に直接接続する。

【００４５】以下、第１保持手段Ｄ₁ と第２保持手段Ｄ
₂ とは入力されるクロックの種別を除いては同様の構成
をしているので、特に断りのない場合は括弧書きの中の
符号は第２保持手段Ｄ₂ に関する構成部材番号を示す。

【００４６】第１保持手段Ｄ₁ （Ｄ₂ ）は、入力のゲー
トを行うクロックドインバータ回路ＣＩ₁ （ＣＩ₃ ）
と、ラッチ動作を行うクロックドインバータ回路ＣＩ₂
（ＣＩ ₄ ）及びインバータ回路Ｉ₁ （Ｉ₃ ）と、次段の
保持手段とのタイミングを同期させて出力するＮＡＮＤ
回路等で構成されるゲートＧ₁ （Ｇ₂ ）と、論理を反転
させるインバータ回路Ｉ₂ （Ｉ₄ ）と、を備える。

【００４７】クロックドインバータ回路ＣＩ₁ 及びＣＩ
₄ （ＣＩ₂ 及びＣＩ₃ ）は、図８に示すような構成をし
ており、クロックＣ₁ （Ｃ₂ ）がＨレベル且つクロック
Ｃ₂（Ｃ₁ ）がＬレベルのとき、通常のインバータ回路
として働く。また、クロックＣ₁ 及びクロックＣ₂ が上
記と反対論理のとき、ラッチ動作を行う。

【００４８】クロックが互いの同一の論理状態を示すと
きは図８に示すＣＭＯＳトランジスタのＱ₂₀又はＱ₂₃の
いずれか一方が導通状態、他方が非導通状態となるの
で、クロックＣ₁ 及びＣ₂ に何等のタイミング調整も加
えない場合は「発明が解決しようとする課題」の欄で説
明したような問題が生ずる。 動作の説明 次に動作を説明する。

【００４９】一般に、ＣＭＯＳトランジスタには、Ｐチ
ャネルトランジスタとＮチャネルトランジスタとの２種
類がある。ＣＭＯＳインバータ回路等はこれら二つのチ
ャネルのトランジスタを組み合わせて構成する。両チャ
ネルの電流駆動能力は素子のばらつきにより若干変化す
る。

【００５０】図８に示すようなインバータ回路におい
て、それぞれのチャネルのトランジスタの電流駆動能力
が異なる場合、以下のように特性が分かれる。Ｐチャネ
ルトランジスタ（図８におけるＱ₂₀及びＱ₂₁）の電流駆
動能力がＮチャネルトランジスタ（図８におけるＱ₂₂及
びＱ₂₃）の電流駆動能力より大きい場合には、当該イン
バータ回路の立ち上がり期間（以下Ｔ₀ とする。）は立
ち下がり期間（以下Ｔ₀ ’とする。）より短い。また、
これとは逆に、Ｎチャネルトランジスタ（Ｑ₂₂及び
Ｑ₂₃）の電流駆動能力がＮチャネルトランジスタ（Ｑ₂₀
及びＱ₂₁）の電流駆動能力より大きい場合には、当該イ
ンバータ回路の立ち下がり期間Ｔ₀ ’は立ち上がり期間
Ｔ₀ より短い。

【００５１】本実施例では、２相クロックの切り替わり
タイミングが前後することにより生ずるシフトレジスタ
回路の誤動作を防止するために、２相クロックが同一の
論理レベルとなる論理状態（以下「重なり」という。）
がＨレベルかＬレベルかで２種類の制御を行う。

【００５２】以下、それぞれの動作を図２のタイミング
チャートに基づいて説明する。図２に示すように、本実
施例では、２つのクロック信号のＨレベル期間が重複す
るように設定する場合（図２（Ａ））と、Ｌレベル期間
が設定する場合（図２（Ｂ））との２通りがある。これ
らタイミングチャートは第１保持手段Ｄ₁ の動作波形を
例にとる。Ｐチャネルトランジスタの電流駆動能力がＮ
チャネルトランジスタの電流駆動能力より大きい場合、
保持手段の立ち上がり動作での誤動作を防止するために
は、２相クロックのＨレベルが重なるようにタイミング
修正回路１を調整する。（Ａ） Ｈレベルを重ねる場合 図２（Ａ）に２相クロックのＨレベルを重ねる場合を示
す。

【００５３】この場合において、シフトレジスタ回路１
００の各インバータは、Ｐチャネルトランジスタの電流
駆動能力が大きいので、立ち上がり期間Ｔ₀ は立ち下が
り期間Ｔ₀ ’より短い。

【００５４】ＳＩはスタート信号（入力信号）である。
スタート信号ＳＩが入力されると、次のクロックＣ₁ の
立ち上がり時刻ｔ₀ でクロックドインバータ回路ＣＩ₁
のトランジスタＱ₂₃が導通状態となり、第１保持手段Ｄ
₁ の出力ｑ₁ が時刻ｔ₃ 立ち上がる。この出力ｑ₁ の立
ち上がり期間Ｔ₀ は第１保持手段Ｄ₁ の伝搬遅延時間で
ある。

【００５５】このとき、タイミング修正回路１は、クロ
ックＣ₁ の立ち上がり時刻ｔ₀ とクロックＣ₂ の立ち下
がり時刻ｔ₂ との間に期間Ｔ₁ の重なり期間を設けてい
る。ここで、立ち上がり期間Ｔ₀ と重なり期間Ｔ₁ との
関係は Ｔ₀ ＞Ｔ₁ …（１） という関係になるよう設定される。

【００５６】これにより、出力ｑ₁ の論理状態が変化す
る前に、クロックＣ₂ は立ち下がり、次段の第２保持手
段Ｄ₁ のクロックドインバータ回路ＣＩ₃ はラッチ動作
に入るので、出力ｑ₁ の変化がすぐに次段の保持手段に
入力されてしまうということがない。

【００５７】従って、各保持手段による出力ｑ₁ 、
ｑ₂ 、ｑ₃ は、クロックＣ₁ 又はクロックＣ₂ が立ち下
がる度に書き換えられ、正規のシフトレジスタとしての
動作を行う。（Ｂ） Ｌレベルを重ねる場合 図２（Ｂ）に２相クロックのＬレベルを重ねる場合を示
す。

【００５８】シフトレジスタ回路１００の各インバータ
において、今度はＮチャネルトランジスタの電流駆動能
力が大きい場合、立ち下がり期間Ｔ₀ ’は立ち上がり期
間Ｔ ₀ より短い。

【００５９】スタート信号ＳＩの立ち下がると、次のク
ロックＣ₂ の立ち下がり時刻ｔ₄ でクロックドインバー
タ回路ＣＩ₁ のトランジスタＱ₂₀が導通状態となり、第
１保持手段Ｄ₁ の出力ｑ₁ が時刻ｔ₆ で立ち下がる。

【００６０】このとき、タイミング修正回路１は、クロ
ックＣ₂ の立ち下がり時刻ｔ₄ とクロックＣ₁ の立ち上
がり時刻ｔ₅ との間に期間Ｔ₂ の重なり期間を設けてい
る。ここで、立ち下がり期間Ｔ₀ ’と重なり期間Ｔ₂ と
の関係は Ｔ₀ ’＞Ｔ₂ …（２） という関係になるよう設定される。

【００６１】これにより、出力ｑ₁ の論理状態が変化す
る前にクロックＣ₁ が立ち上がり、次段の第２保持手段
Ｄ₁ のクロックドインバータ回路ＣＩ₃ はラッチ動作に
入るので、出力ｑ₁ の変化がすぐに次段の保持手段に入
力されてしまうということがない。

【００６２】上記のように、式（１）（２）を基準とし
てクロックの設定を行ってもよいが、さらに好ましいタ
イミングを設定してもよい。以下、それを説明する。例
えば、シフトレジスタ回路においてＰチャネルトランジ
スタの電流駆動能力が高い場合、各保持手段の立ち上が
り期間Ｔ₀ と立ち下がり期間Ｔ₀ ’とを比較すると、Ｔ
₀ ＞Ｔ₀ ’の関係が成り立つ。

【００６３】そのため、Ｈレベルの重なり期間Ｔ₁ とＬ
レベルの重なり期間Ｔ₂ との間に、 Ｔ₀ ＞Ｔ₁ ＞Ｔ₀ ’＞Ｔ₂ …（３） という関係が成り立つ。

【００６４】また、Ｎチャネルトランジスタの電流駆動
能力を高くすると、上記の関係は Ｔ₀ ＞Ｔ₂ ＞Ｔ₀ ’＞Ｔ₁ …（３）’ となる。

【００６５】よって、立ち上がり期間Ｔ₀ 及びＴ₀ ’が
誤差により多少なりとも変化しても誤動作をしないよう
な重なり期間として、 Ｔ₁ ＝Ｔ₂ ＝（Ｔ₀ ＋Ｔ₀ ’）／２ …（４） を設定するのが好ましいといえる。

【００６６】式（４）により重なり期間を設定すれば、
Ｐチャネル又はＮチャネルのいずれのトランジスタの電
流駆動能力が高い場合でも、誤動作のおそれが少ない。 本実施例の効果 上記の如く第１実施例によれば、重なり期間を設け、ト
ランジスタの特性を調整することで、回路構成自体は従
来と同じでありながら（図７（Ａ）と図１とを比較）、
誤動作のない安定したシフトレジスタ回路を提供でき
る。 （ＩＩ）第２実施例 本発明の第２実施例は請求項９に記載の発明を適用した
シフトレジスタ回路である。

【００６７】図３に第２実施例のシフトレジスタ回路の
構成を示す。図３に示すように、本実施例のシフトレジ
スタ回路は、第１実施例のシフトレジスタ回路１００に
適正なタイミングの２相クロックを供給するための構成
である。

【００６８】リングオッシレータ２は、特性を同質化す
るためにシフトレジスタ回路１００を設けた基板と同一
の基板上に同じ製造プロセスで設ける。リングオッシレ
ータ２は第１保持手段Ｄ₁ 及びＤ₂ と同一のファンアウ
トを有するインバータ回路を複数設け、一のインバータ
回路当たりの伝搬遅延時間と同一の伝搬遅延時間となる
ように構成する。

【００６９】発振周波数測定回路３はリングオッシレー
タ２の出力する発振周波数を測定し、当該リングオッシ
レータ２を構成するインバータ回路の個数に基づいて、
シフトレジスタ回路１００を構成する保持手段一段当た
りの伝搬遅延時間を求める。

【００７０】また、遅延測定回路４は、リングオッシレ
ータ２のパルス信号の過渡特性を調べ、立ち上がり期間
Ｔ₀ と立ち下がり期間Ｔ₀ ’とを求める。最適タイミン
グ計算回路５は、上記遅延測定回路４で得られた立ち上
がり期間Ｔ₀ と立ち下がり期間Ｔ₀ ’とにより、式
（３）、（３）’を参照して、当該回路がＰチャネルト
ランジスタの駆動電流能力が優勢か（式（１）を適用で
きる。）、Ｎチャネルの駆動電流能力が優勢か（式
（２）を適用できる。）を判断する。

【００７１】そして、Ｐチャネルトランジスタの駆動電
流能力が優勢と判断した場合には、２相クロックのＨレ
ベルを重ねるように判断し、更に式（４）により最適な
重なり期間を決定する。

【００７２】タイミング修正回路６は、最適タイミング
計算回路５の計算結果に基づくタイミングでクロックＣ
₁ 及びＣ₂ をシフトレジスタ回路１００に供給する。上
記の如く第２実施例によれば、シフトレジスタ回路１０
０の各保持手段と同一遅延条件を有するオッシレータ２
を用いたので、実際のシフトレジスタ回路１００に適す
る２相クロックタイミングを得ることができる。 （III ）第３実施例 本実施例の第３実施例は請求項１０に記載の発明を適用
したシフトレジスタ回路である。

【００７３】図４に第３実施例のシフトレジスタ回路の
構成を示す。図４に示すように、本実施例も、第１実施
例で説明したシフトレジスタ回路１００に２相クロック
を供給するための構成である。

【００７４】シフトレジスタＴＥＧ（Test Element Gro
up）回路１０は、シフトレジスタ回路１００の保持手段
Ｄ₁ 、Ｄ₂ と全く同一の構成のレジスタを試験的に設け
たものであり、特性を同質化するためにシフトレジスタ
回路１００を設けた基板と同一の基板上に同じ製造プロ
セスで制作する。設ける試験用の保持手段は、少なくと
も第１保持手段Ｄ₁ 及び第２保持手段Ｄ₂ の２種類、２
段以上必要である。

【００７５】シフトレジスタＴＥＧ回路１０の各保持手
段のノードには検査端子（プローバ等）を接地してある
ので、各部の信号波形を検出することができる。クロッ
クタイミング変化回路１２は、出力検査回路１３の出力
する制御信号Ｓ _s に基づいて、重なり期間の長さ、Ｈレ
ベルで重なるかＬレベルで重なるかの論理条件を変化さ
せながらシフトレジスタＴＥＧ回路１０に２相クロック
Ｓ_c を出力する。

【００７６】出力検出回路１３は、シフトレジスタＴＥ
Ｇ回路１０の各ノードからの信号波形を検出しながら、
クロックタイミング変化回路１２に制御信号Ｓ_S を出力
し、２相クロックの重なり期間、重なり期間の論理等を
変化させる。そして、当該シフトレジスタ回路１０の各
保持手段における立ち上がり期間、立ち下がり期間、保
持手段１段当たりの伝搬遅延時間等を特定する。

【００７７】最適タイミング計算回路１３は、出力検査
回路１１の特定した諸値に基づいて式（３）、（３）’
により２相クロックをＨレベル重なりとするかＬレベル
重なりとするかを決定し、式（４）に基づいて最適な重
なり期間を計算する。

【００７８】タイミング修正回路１４は、最適タイミン
グ計算回路１３の計算結果に基づいてクロックＣ₁ 、Ｃ
₂ を発生し、シフトレジスタ回路１００に供給する。上
記の如く第３実施例によれば、シフトレジスタ回路１０
０に使用する保持手段と全く同条件で信号波形の検査が
行われるので、最適なタイミングの２相クロックを生成
できる。 （ＩＶ）第４実施例 本発明の第４実施例は第３実施例の変形例に係り、請求
項１１に記載の発明を適用したシフトレジスタ回路であ
る。

【００７９】図５に第４実施例のシフトレジスタ回路の
構成を示す。図５に示すように、第４実施例のシフトレ
ジスタ回路１００’は、第１実施例で説明したシフトレ
ジスタ回路１００と同様の構成であるが、一部の保持手
段を検査部分として使用することも可能に構成されてい
る。そして、この検査部分の保持手段に設けられたノー
ドから検査信号Ｓ_t を得ることができる。

【００８０】出力検査回路１１、クロックタイミング変
化回路１２、最適タイミング検査計算回路１３及びタイ
ミング修正回路１４の構成は第３実施例と同様である。
本実施例のシフトレジスタ回路において、出力検査回路
１１は、実際のシフトレジスタ回路の動作を始める前
に、初期設定を行う。

【００８１】まず、出力検査回路１１は、所定の２相ク
ロックをクロックタイミング変化回路１２に出力させ
る。そして、シフトレジスタ回路１００’から得られる
検査信号Ｓ_t を検出しながら、シフトレジスタ回路１０
０’の保持手段の有する立ち上がり期間、立ち下がり期
間、保持手段１段当たりの伝搬遅延時間等を特定する。

【００８２】そして、第３実施例と同様に、最適タイミ
ング計算回路１３はこれに基づき最適なクロック条件を
求め、タイミング修正回路１４が最適な２相クロックＣ
₁ 及びＣ₂ をシフトレジスタ回路１００’に出力する。

【００８３】２相クロックが特定された後、実際のシフ
トレジスタ回路としての動作を行う。上記の如く第４実
施例によれば、実際に動作を行う回路を用いて検査を行
うので、正確で最適なタイミングを有する２相クロック
を得ることができる。 （Ｖ）第５実施例 本実施例の第５実施例は、２相クロックシフトレジスタ
回路に用いるクロックドインバータ回路自体の改良に関
し、請求項１２及び請求項１３の発明を適用したもので
ある。

【００８４】図６に第５実施例のクロックドインバータ
回路を示す。図６に示すように、本実施例のクロックド
インバータ回路は、通常のインバータ回路として働くト
ランジスタＱ₁₃及びＱ₁₄と、電源電圧端子Ｖ_CCと前記イ
ンバータ回路との間に介装され、第１遮断手段として働
くトランジスタＱ₁₁及びＱ₁₂と、前記インバータ回路と
グランド端子との間に介装され、第２遮断手段として働
くトランジスタＱ₁₅及びＱ₁₆と、を備えて構成される。

【００８５】トランジスタＱ₁₂、Ｑ₁₃及びＱ₁₅はＰチャ
ネルＣＭＯＳトランジスタであり、トランジスタＱ₁₁、
Ｑ₁₄及びＱ₁₆はＮチャネルＣＭＯＳトランジスタであ
る。トランジスタＱ₁₁及びＱ₁₆のゲート端子にはクロッ
クＣ₁ が供給される。トランジスタＱ₁₂及びＱ₁₅のゲー
ト端子にはクロックＣ₂ が供給される。

【００８６】なお、本実施例のクロックドインバータ回
路はクロックＣ₁ がＨレベルのときインバータ動作を行
うものとして構成してあるが、クロックＣ₂ がＬレベル
のときインバータ動作を行わせるには各トランジスタに
括弧内のクロック、則ち、トランジスタＱ₁₁及びＱ₁₆の
ゲート端子にクロックＣ₂ を供給し、トランジスタＱ ₁₂
及びＱ₁₅のゲート端子にクロックＣ₁ を供給する。

【００８７】さて、本実施例のクロックドインバータ回
路は以下通り動作する。クロックＣ₁ がＨレベル、クロ
ックＣ₂ がＬレベルのとき、第１遮断手段、第２遮断手
段とも導通状態となるので、当該クロックドインバータ
回路はインバータ回路動作を行う。

【００８８】また、クロックＣ₁ がＬレベル、クロック
Ｃ₂ がＨレベルのとき、第１遮断手段及び第２遮断手段
とも全てのトランジスタが非導通状態となるので、非導
通状態となる。従って、非導通状態となったクロックの
タイミングにおいて出力されていたデータ値が負荷容量
の作用により保持される。

【００８９】なお、第１遮断手段及び第２遮断手段にお
いては、ＰチャネルＣＭＯＳトランジスタとＰチャネル
ＣＭＯＳトランジスタとを設ける位置関係は図６におけ
る接続関係と反対でもよい。

【００９０】さて、本願発明の課題で示したような不都
合が生ずる場合、則ち、２相クロックの双方が同一の論
理状態となった場合を考える。両クロックが共にＨレベ
ルとなったときは、クロックＣ₂ の供給を受けているト
ランジスタＱ₁₂及びＱ₁₅がとも非導通状態となるので、
第１遮断手段、第２遮断手段とも遮断状態となり、出力
はラッチされ入力される信号ＳＩは出力されない。

【００９１】また、両クロックが共にＬレベルとなった
ときは、クロックＣ₁ の供給を受けているトランジスタ
Ｑ₁₁及びＱ₁₆がとも非導通状態となるので、第１遮断手
段、第２遮断手段とも遮断状態となり、出力はラッチさ
れ入力信号ＳＩは出力側に影響しない。

【００９２】従って、誤動作を生ずる可能性のあるクロ
ックの論理状態ではラッチ状態となるので、入力信号が
どのような論理状態であっても出力が変化せず、よっ
て、前段の保持手段から後段の保持手段へ出力状態が伝
播することがなくなる。

【００９３】本実施例のクロックドインバータ回路を用
いて図１に示すようなシフトレジスタ回路を生成する
と、第１実施例等で示したような、タイミング修正回路
１によるクロックＣ₁ 及びＣ₂ の重なり期間の調整をす
る必要がなく、誤動作のないシフトレジスタ回路を構成
できる。

【００９４】また、本実施例のクロックドインバータ回
路はシフトレジスタ回路のみならず、互いに反転する２
相クロックを制御信号として用いるものであれば、他の
論理回路にも使用可能である。

【００９５】上記の如く第５実施例のクロックドインバ
ータ回路によれば、２相クロックの重なりが生じても、
クロックが同一論理となった場合には出力を保持するの
で、後段の回路に影響を与えない。よって、本実施例の
クロックドインバータ回路を用いてシフトレジスタ回路
を構成すれば、誤動作のない安定した動作が期待でき
る。

【００９６】

【発明の効果】請求項１及び請求項２、請求項５及び請
求項６に記載の発明によれば、クロック信号同士の重な
り期間を保持手段の有する伝搬遅延時間より短くしたの
で、前段の入力信号の変化が後段に伝播することがな
く、誤動作のない安定したシフトレジスタ動作を期待で
きる。

【００９７】請求項３及び請求項４、請求項７及び請求
項８に記載の発明によれば、立ち上がり期間、立ち下が
り期間の平均値にクロック信号の重なり期間を設定する
ので、立ち上がり期間又は立ち下がり期間にばらつきを
生じても、誤動作をすることがない。

【００９８】請求項９に記載の発明によれば、保持手段
の動作条件に近似するリングオッシレータの構成により
クロック信号の重なり期間と重なり期間の論理状態を特
定するので、最適な重なり期間と重なり期間の論理状態
を有するクロック信号により誤動作を防止できる。

【００９９】請求項１０に記載の発明によれば、保持手
段の動作条件に近似する試験用レジスタ手段によりクロ
ック信号の重なり期間と重なり期間の論理状態を特定す
るので、最適な重なり期間と重なり期間の論理状態を有
するクロック信号により誤動作を防止できる。

【０１００】請求項１１に記載の発明によれば、実際に
使用するシフトレジスタ回路自体の保持手段を使用して
クロック信号の重なり期間と重なり期間の論理状態を特
定するので、最適な重なり期間と重なり期間の論理状態
を有するクロック信号により誤動作を防止できる。

【０１０１】請求項１２及び請求項１３の発明によれ
ば、クロックドインバータ回路に遮断手段を設けて２相
のクロック信号が同一の論理状態となったとき、インバ
ータ動作を禁止するので、誤動作を引き起こすことがな
い。

【図面の簡単な説明】

【図１】第１実施例のシフトレジスタ回路の構成図であ
る。

【図２】第１実施例のシフトレジスタ回路のタイミング
チャートである。

【図３】第２実施例のシフトレジスタ回路の構成図であ
る。

【図４】第３実施例のシフトレジスタ回路の構成図であ
る。

【図５】第４実施例のシフトレジスタ回路の構成図であ
る。

【図６】第５実施例のクロックドインバータ回路の構成
図である。

【図７】従来のシフトレジスタ回路の説明図であり、
（Ａ）は回路の一部、（Ｂ）はクロック信号の様子であ
る。

【図８】従来のクロックドインバータ回路の構成図であ
る。

【図９】クロック信号のＨレベルが重なることにより生
ずる問題点の説明図である。

【図１０】クロック信号のＬレベルが重なることにより
生ずる問題点の説明図である。

【符号の説明】

ＣＩ、ＣＩ₁ 〜ＣＩ₄ 、ＣＩ₁ ’〜ＣＩ₄ ’…クロック
ドインバータ回路 Ｉ₁ 〜Ｉ₄ 、Ｉ₁ ’〜Ｉ₄ ’…インバータ回路 Ｇ₁ 、Ｇ₂ 、Ｇ₁ ’、Ｇ₂ ’…ゲート回路 Ｑ₁₁〜Ｑ₁₆、Ｑ₂₀〜Ｑ₂₃…ＣＭＯＳトランジスタ １…タイミング修正回路 ２…リングオッシレータ ３…発振周波数測定回路 ４…遅延測定回路 ５…最適タイミング計算回路 ６、１４…タイミング修正回路 １０…シフトレジスタＴＥＧ回路 １１…出力検査回路 １２…クロックタイミング変化回路 １３…最適タイミング計算回路

Claims (13)

【特許請求の範囲】
1. 【請求項１】 第１クロック信号が第１論理状態且つ第
   ２クロック信号が前記第１論理状態の反転論理である第
   ２論理状態のときラッチ動作し、前記第１クロック信号
   が前記第２論理状態且つ前記第２クロック信号が前記第
   １論理状態のとき入力信号の論理状態を出力する第１保
   持手段と、前記第１クロック信号が前記第２論理状態且
   つ前記第２クロック信号が前記第１論理状態のときラッ
   チ動作し、前記第１クロック信号が前記第１論理状態且
   つ前記第２クロック信号が前記第２論理状態のとき入力
   信号の論理状態を出力する第２保持手段と、を有し、前
   段の保持手段の出力端子が後段の保持手段の入力端子に
   接続されるように前記第１保持手段と前記第２保持手段
   とを交互に直接接続したシフトレジスタ回路のクロック
   供給方法であって、 前記第１クロック信号と前記第２クロック信号とが同時
   に前記第１論理状態となる重なり期間Ｔ₁ と前記保持手
   段の一段当たりの伝搬遅延時間Ｔ₀ との関係が、 Ｔ₁ ＜Ｔ₀ という関係になるように前記第１クロック信号又は前記
   第２クロック信号のうち少なくとも一方を調整して前記
   第１保持手段及び前記第２保持手段に供給することを特
   徴とするシフトレジスタ回路のクロック供給方法。
2. 【請求項２】 第１クロック信号が第１論理状態且つ第
   ２クロック信号が前記第１論理状態の反転論理である第
   ２論理状態のときラッチ動作し、前記第１クロック信号
   が前記第２論理状態且つ前記第２クロック信号が前記第
   １論理状態のとき入力信号の論理状態を出力する第１保
   持手段と、前記第１クロック信号が前記第２論理状態且
   つ前記第２クロック信号が前記第１論理状態のときラッ
   チ動作し、前記第１クロック信号が前記第１論理状態且
   つ前記第２クロック信号が前記第２論理状態のとき入力
   信号の論理状態を出力する第２保持手段と、を有し、前
   段の保持手段の出力端子が後段の保持手段の入力端子に
   接続されるように前記第１保持手段と前記第２保持手段
   とを交互に直接接続したシフトレジスタ回路のクロック
   供給方法であって、 前記第１クロック信号と前記第２クロック信号とが同時
   に前記第２論理状態となる重なり期間Ｔ₂ と前記保持手
   段の一段当たりの伝搬遅延時間Ｔ₀ との関係が、 Ｔ₂ ＜Ｔ₀ という関係になるように前記第１クロック信号又は前記
   第２クロック信号のうち少なくとも一方を調整して前記
   第１保持手段及び前記第２保持手段に供給することを特
   徴とするシフトレジスタ回路のクロック供給方法。
3. 【請求項３】 請求項１に記載のシフトレジスタ回路の
   クロック供給方法において、 前記重なり期間Ｔ₁ は、前記保持手段の一段当たりの前
   記入力信号の立ち上がり時点から出力が立ち上がるまで
   の立ち上がり期間と前記入力信号の立ち下がり時点から
   出力が立ち下がるまでの立ち下がり期間との平均値に等
   しい時間長に設定することを特徴とするシフトレジスタ
   回路のクロック供給方法。
4. 【請求項４】 請求項２に記載のシフトレジスタ回路の
   クロック供給方法において、 前記重なり期間Ｔ₂ は、前記保持手段の一段当たりの前
   記入力信号の立ち上がり時点から出力が立ち上がるまで
   の立ち上がり期間と前記入力信号の立ち下がり時点から
   出力が立ち下がるまでの立ち下がり期間との平均値に等
   しい時間長に設定することを特徴とするシフトレジスタ
   回路のクロック供給方法。
5. 【請求項５】 第１クロック信号が第１論理状態且つ第
   ２クロック信号が前記第１論理状態の反転論理である第
   ２論理状態のときラッチ動作し、前記第１クロック信号
   が前記第２論理状態且つ前記第２クロック信号が前記第
   １論理状態のとき入力信号の論理状態を出力する第１保
   持手段と、前記第１クロック信号が前記第２論理状態且
   つ前記第２クロック信号が前記第１論理状態のときラッ
   チ動作し、前記第１クロック信号が前記第１論理状態且
   つ前記第２クロック信号が前記第２論理状態のとき入力
   信号の論理状態を出力する第２保持手段と、を有し、前
   段の保持手段の出力端子が後段の保持手段の入力端子に
   接続されるように前記第１保持手段と前記第２保持手段
   とを交互に直接接続したシフトレジスタ回路であって、 前記第１クロック信号と前記第２クロック信号とが同時
   に前記第１論理状態となる重なり期間Ｔ₁ と前記保持手
   段の一段当たりの伝搬遅延時間Ｔ₀ との関係が、 Ｔ₁ ＜Ｔ₀ という関係になるように前記第１クロック信号又は前記
   第２クロック信号のうち少なくとも一方を調整して前記
   第１保持手段及び前記第２保持手段に供給することを特
   徴とするシフトレジスタ回路。
6. 【請求項６】 第１クロック信号が第１論理状態且つ第
   ２クロック信号が前記第１論理状態の反転論理である第
   ２論理状態のときラッチ動作し、前記第１クロック信号
   が前記第２論理状態且つ前記第２クロック信号が前記第
   １論理状態のとき入力信号の論理状態を出力する第１保
   持手段と、前記第１クロック信号が前記第２論理状態且
   つ前記第２クロック信号が前記第１論理状態のときラッ
   チ動作し、前記第１クロック信号が前記第１論理状態且
   つ前記第２クロック信号が前記第２論理状態のとき入力
   信号の論理状態を出力する第２保持手段と、を有し、前
   段の保持手段の出力端子が後段の保持手段の入力端子に
   接続されるように前記第１保持手段と前記第２保持手段
   とを交互に直接接続したシフトレジスタ回路であって、 前記第１クロック信号と前記第２クロック信号とが同時
   に前記第２論理状態となる重なり期間Ｔ₂ と前記保持手
   段の一段当たりの伝搬遅延時間Ｔ₀ との関係が、 Ｔ₂ ＜Ｔ₀ という関係になるように前記第１クロック信号又は前記
   第２クロック信号のうち少なくとも一方を調整して前記
   第１保持手段及び前記第２保持手段に供給することを特
   徴とするシフトレジスタ回路。
7. 【請求項７】 請求項５に記載のシフトレジスタ回路に
   おいて、 前記重なり期間Ｔ₁ は、前記保持手段の一段当たりの前
   記入力信号の立ち上がり時点から出力が立ち上がるまで
   の立ち上がり期間と前記入力信号の立ち下がり時点から
   出力が立ち下がるまでの立ち下がり期間との平均値に等
   しい時間長に設定することを特徴とするシフトレジスタ
   回路。
8. 【請求項８】 請求項６に記載のシフトレジスタ回路に
   おいて、 前記重なり期間Ｔ₂ は、前記保持手段の一段当たりの前
   記入力信号の立ち上がり時点から出力が立ち上がるまで
   の立ち上がり期間と前記入力信号の立ち下がり時点から
   出力が立ち下がるまでの立ち下がり期間との平均値に等
   しい時間長に設定することを特徴とするシフトレジスタ
   回路。
9. 【請求項９】 請求項５乃至請求項８に記載のシフトレ
   ジスタ回路において、 前記保持手段の一段当たりの伝搬遅延時間と等しい伝搬
   遅延時間を有するインバータ回路を複数備えてなるリン
   グオッシレータと、 前記リングオッシレータの出力信号の周波数と前記リン
   グオッシレータを構成するインバータ手段の個数とに基
   づいて前記保持手段の一段当たりの伝搬遅延時間Ｔを特
   定する伝搬遅延時間測定手段と、 前記遅延時間測定手段の特定した伝搬遅延時間に基づい
   て調整した前記第１クロック信号及び前記第２クロック
   信号を前記第１保持手段及び前記第２保持手段に供給す
   るタイミング修正手段と、を備えたことを特徴とするシ
   フトレジスタ回路。
10. 【請求項１０】 請求項５乃至請求項８に記載のシフト
    レジスタ回路において、 前記保持手段の一段当たりのレジスタ構成と等しい構成
    の少なくとも２段以上の試験用レジスタ手段と、 前記試験用レジスタ手段の出力に基づいて前記保持手段
    の一段当たりの入力信号の変化に対する立ち上がり時間
    及び立ち下がり期間を特定する出力検査手段と、 第１試験クロック信号と、当該第１クロック信号の反転
    論理を有し前記出力検査手段の出力する調整信号に基づ
    いて調整される時間長だけ同一の論理レベルとなる第２
    試験クロックと、を前記レジスタ手段に供給するクロッ
    クタイミング変化手段と、 前記出力検査手段の検査した前記立ち上がり期間と前記
    立ち下がり期間とに基づいて当該シフトレジスタ手段に
    前記第１クロック信号と前記第２クロック信号とを前記
    第１保持手段及び前記第２保持手段に供給するタイミン
    グ修正手段と、 を備えたことを特徴とするシフトレジスタ回路。
11. 【請求項１１】 請求項５乃至請求項８に記載のシフト
    レジスタ回路において、 第１試験クロック信号と、当該第１クロック信号の反転
    論理を有し前記出力検査手段の出力する調整信号に基づ
    く時間長だけ同一の論理レベルとなる第２試験クロック
    と、を生成し、当該第１試験クロック及び当該第２試験
    クロックを前記第１保持手段及び前記第２保持手段に供
    給するクロックタイミング変化手段と、 当該第１試験クロック及び当該第２試験クロックによる
    当該シフトレジスタ回路の出力に基づいて前記保持手段
    の一段当たりの入力信号の変化に対する立ち上がり時間
    及び立ち下がり期間を特定する出力検査手段と、 前記出力検査手段の特定した前記立ち上がり期間と前記
    立ち下がり期間とに基づいて前記第１クロック信号と前
    記第２クロック信号とを生成し、生成された当該第１ク
    ロック信号及び当該第２クロック信号を前記第１保持手
    段及び前記第２保持手段に供給するタイミング修正手段
    と、を備え、 前記出力検査手段は、初期設定の際、前記調整信号を前
    記クロックタイミング変化手段に出力し、当該シフトレ
    ジスタ回路の出力信号に基づいて前記立ち上がり期間及
    び前記立ち下がり期間を特定することを特徴とするシフ
    トレジスタ回路。
12. 【請求項１２】 ＰチャネルＣＭＯＳトランジスタ及び
    ＮチャネルＣＭＯＳトランジスタで構成されるインバー
    タ手段と、 前記インバータ手段の電源側端子と電源電圧端子との間
    に介装され、第１クロック信号と当該第１クロック信号
    の反転論理を有する第２クロック信号とが共に同一論理
    となったとき遮断状態となる第１遮断手段と、 前記インバータ手段の接地側端子と接地端子との間に介
    装され、前記第１クロック信号と前記第２クロック信号
    とが共に同一論理となったとき遮断状態となる第２遮断
    手段と、を備えたことを特徴とするクロックドインバー
    タ回路。
13. 【請求項１３】 請求項１２に記載のクロックドインバ
    ータ回路を含む保持手段を備えたシフトレジスタ回路に
    おいて、 第１クロック信号が第１論理状態且つ第２クロック信号
    が前記第１論理状態の反転論理である第２論理状態のと
    きラッチ動作し、前記第１クロック信号が前記第２論理
    状態且つ前記第２クロック信号が前記第１論理状態のと
    き入力信号の論理状態を出力する第１保持手段と、 前記第１クロック信号が前記第２論理状態且つ前記第２
    クロック信号が前記第１論理状態のときラッチ動作し、
    前記第１クロック信号が前記第１論理状態且つ前記第２
    クロック信号が前記第２論理状態のとき入力信号の論理
    状態を出力する第２保持手段と、を有し、 前段の保持手段の出力端子が後段の保持手段の入力端子
    に接続されるよう前記第１保持手段と前記第２保持手段
    とを交互に直列接続することを特徴とするシフトレジス
    タ回路。