JPH08149428A - 送信装置および受信装置 - Google Patents
送信装置および受信装置Info
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- JPH08149428A JPH08149428A JP28767394A JP28767394A JPH08149428A JP H08149428 A JPH08149428 A JP H08149428A JP 28767394 A JP28767394 A JP 28767394A JP 28767394 A JP28767394 A JP 28767394A JP H08149428 A JPH08149428 A JP H08149428A
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- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/436—Interfacing a local distribution network, e.g. communicating with another STB or one or more peripheral devices inside the home
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- H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
- H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
- H04N21/238—Interfacing the downstream path of the transmission network, e.g. adapting the transmission rate of a video stream to network bandwidth; Processing of multiplex streams
- H04N21/2381—Adapting the multiplex stream to a specific network, e.g. an Internet Protocol [IP] network
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- H04N21/438—Interfacing the downstream path of the transmission network originating from a server, e.g. retrieving MPEG packets from an IP network
- H04N21/4381—Recovering the multiplex stream from a specific network, e.g. recovering MPEG packets from ATM cells
Abstract
(57)【要約】
【目的】 ＩＥＥＥ−Ｐ１３９４に準拠した伝送路を用
いて、ＭＰＥＧのトランスポートストリームを正確に伝
送する。 【構成】 Ｐ１３９４インターフェイス４において、ト
ランスポートストリームがパケットにされ、ＩＥＥＥ−
Ｐ１３９４に準拠した伝送路に出力される。一方、ＰＣ
Ｒ検出回路５では、ＭＰＥＧのトランスポートストリー
ムからＰＣＲが検出され、シンクタイム付与回路３で、
それが検出されたタイミングにおける絶対時刻がパケッ
トに付加される。
いて、ＭＰＥＧのトランスポートストリームを正確に伝
送する。 【構成】 Ｐ１３９４インターフェイス４において、ト
ランスポートストリームがパケットにされ、ＩＥＥＥ−
Ｐ１３９４に準拠した伝送路に出力される。一方、ＰＣ
Ｒ検出回路５では、ＭＰＥＧのトランスポートストリー
ムからＰＣＲが検出され、シンクタイム付与回路３で、
それが検出されたタイミングにおける絶対時刻がパケッ
トに付加される。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＰＥＧのトランスポ
ートストリームを、ＩＥＥＥ−Ｐ１３９４に準拠した伝
送路を介して伝送する場合に用いて好適な送信装置、並
びに受信装置に関する。
ートストリームを、ＩＥＥＥ−Ｐ１３９４に準拠した伝
送路を介して伝送する場合に用いて好適な送信装置、並
びに受信装置に関する。
【０００２】
【従来の技術】ＭＰＥＧ（Moving Picture Experts Gro
up）には、良く用いられるものとして、例えばＭＰＥＧ
１とＭＰＥＧ２とがある。ＭＰＥＧ１システムでは、上
限はあるが、任意の数のビデオ、オーディオなどの個別
の符号化ストリームを多重化して、１組のプログラムと
して１本化したストリームとしてのプログラムストリー
ムが構成されるようになされている。
up）には、良く用いられるものとして、例えばＭＰＥＧ
１とＭＰＥＧ２とがある。ＭＰＥＧ１システムでは、上
限はあるが、任意の数のビデオ、オーディオなどの個別
の符号化ストリームを多重化して、１組のプログラムと
して１本化したストリームとしてのプログラムストリー
ムが構成されるようになされている。
【０００３】また、ＭＰＥＧ２システムには、上述した
ＭＰＥＧ１システムと同様にプログラムストリームを構
成する方式のものと、複数のプログラムを１本のストリ
ームとしてのトランスポートストリームとする方式のも
のとがある。
ＭＰＥＧ１システムと同様にプログラムストリームを構
成する方式のものと、複数のプログラムを１本のストリ
ームとしてのトランスポートストリームとする方式のも
のとがある。
【０００４】ところで、ＭＰＥＧ２システムの送信側に
おいては、トランスポートストリーム中に、一定間隔で
ＰＣＲ（Program Clock Reference）が挿入される。こ
のＰＣＲは、受信側、即ちビデオとオーディオの復号器
を含むＭＰＥＧシステム復号器において、時刻基準とな
るＳＴＣ（System Time Clock）（基準となる同期情
報）の値を送信側（符号器側）で意図した値にセット、
校正するための情報であるので、受信側におけるトラン
スポートストリーム中の各ＰＣＲの再生タイミングは、
送信側における各ＰＣＲの挿入タイミングと対応してい
る必要がある。
おいては、トランスポートストリーム中に、一定間隔で
ＰＣＲ（Program Clock Reference）が挿入される。こ
のＰＣＲは、受信側、即ちビデオとオーディオの復号器
を含むＭＰＥＧシステム復号器において、時刻基準とな
るＳＴＣ（System Time Clock）（基準となる同期情
報）の値を送信側（符号器側）で意図した値にセット、
校正するための情報であるので、受信側におけるトラン
スポートストリーム中の各ＰＣＲの再生タイミングは、
送信側における各ＰＣＲの挿入タイミングと対応してい
る必要がある。
【０００５】即ち、例えば、送信側において、ＰＣＲ
が、時刻ｔ１，ｔ２，ｔ３，・・・に挿入された場合
に、受信側において、最初のＰＣＲが、時刻ｔ１＋αに
再生されたときには、以降のＰＣＲは、時刻ｔ２＋α，
ｔ３＋α，・・・に再生する必要がある。
が、時刻ｔ１，ｔ２，ｔ３，・・・に挿入された場合
に、受信側において、最初のＰＣＲが、時刻ｔ１＋αに
再生されたときには、以降のＰＣＲは、時刻ｔ２＋α，
ｔ３＋α，・・・に再生する必要がある。
【０００６】
【発明が解決しようとする課題】しかしながら、ジッタ
が予測不可能な伝送路、あるいはジッタの吸収が不可能
な伝送路としての、例えばＩＥＥＥ−Ｐ１３９４に準拠
した伝送路などを介してＭＰＥＧ（ＭＰＥＧ２）のトラ
ンスポートストリームを伝送する場合には、受信側にお
いて、上述したようなＰＣＲを再生すべきタイミング
で、その再生を行うことが困難であったため、トランス
ポートストリームの正確な伝送も困難であった。
が予測不可能な伝送路、あるいはジッタの吸収が不可能
な伝送路としての、例えばＩＥＥＥ−Ｐ１３９４に準拠
した伝送路などを介してＭＰＥＧ（ＭＰＥＧ２）のトラ
ンスポートストリームを伝送する場合には、受信側にお
いて、上述したようなＰＣＲを再生すべきタイミング
で、その再生を行うことが困難であったため、トランス
ポートストリームの正確な伝送も困難であった。
【０００７】本発明は、このような状況に鑑みてなされ
たものであり、ＰＣＲを、本来再生すべきタイミングで
再生することができるようにし、これによりＩＥＥＥ−
Ｐ１３９４に準拠した伝送路を介して、ＭＰＥＧのトラ
ンスポートストリームを正確に伝送することができるよ
うにするものである。
たものであり、ＰＣＲを、本来再生すべきタイミングで
再生することができるようにし、これによりＩＥＥＥ−
Ｐ１３９４に準拠した伝送路を介して、ＭＰＥＧのトラ
ンスポートストリームを正確に伝送することができるよ
うにするものである。
【０００８】
【課題を解決するための手段】本発明の送信装置は、Ｉ
ＥＥＥ−Ｐ１３９４に準拠した伝送路を介して、ＭＰＥ
Ｇ（Moving Picture Experts Group）のトランスポート
ストリームを送信する送信装置であって、トランスポー
トストリームをパケットにし、伝送路に出力するパケッ
ト化手段（例えば、図１に示すＰ１３９４インターフェ
イス４など）と、トランスポートストリームからＰＣＲ
（Program Clock Reference）を検出する第１のＰＣＲ
検出手段（例えば、図１に示すＰＣＲ検出回路５など）
と、絶対時刻を計時する計時手段（例えば、図１に示す
サイクルタイマ７など）と、ＰＣＲ検出手段によりＰＣ
Ｒが検出されたタイミングにおける絶対時刻をパケット
に付加する付加手段（例えば、図１に示すシンクタイム
付与回路３など）とを備えることを特徴とする。
ＥＥＥ−Ｐ１３９４に準拠した伝送路を介して、ＭＰＥ
Ｇ（Moving Picture Experts Group）のトランスポート
ストリームを送信する送信装置であって、トランスポー
トストリームをパケットにし、伝送路に出力するパケッ
ト化手段（例えば、図１に示すＰ１３９４インターフェ
イス４など）と、トランスポートストリームからＰＣＲ
（Program Clock Reference）を検出する第１のＰＣＲ
検出手段（例えば、図１に示すＰＣＲ検出回路５など）
と、絶対時刻を計時する計時手段（例えば、図１に示す
サイクルタイマ７など）と、ＰＣＲ検出手段によりＰＣ
Ｒが検出されたタイミングにおける絶対時刻をパケット
に付加する付加手段（例えば、図１に示すシンクタイム
付与回路３など）とを備えることを特徴とする。
【０００９】計時手段は、ＩＥＥＥ−Ｐ１３９４のサイ
クルタイマとすることができる。また、パケット化手段
には、ＩＥＥＥ−Ｐ１３９４で規定される１２５μｓの
間に入力されるトランスポートストリームを、１つのパ
ケットにさせることができる。さらに、付加手段には、
ＩＥＥＥ−Ｐ１３９４で規定される１２５μｓの間に、
パケット化手段に入力されるトランスポートストリーム
の中に、複数のＰＣＲが存在する場合、各ＰＣＲに対応
する絶対時刻をパケットに付加させることができる。
クルタイマとすることができる。また、パケット化手段
には、ＩＥＥＥ−Ｐ１３９４で規定される１２５μｓの
間に入力されるトランスポートストリームを、１つのパ
ケットにさせることができる。さらに、付加手段には、
ＩＥＥＥ−Ｐ１３９４で規定される１２５μｓの間に、
パケット化手段に入力されるトランスポートストリーム
の中に、複数のＰＣＲが存在する場合、各ＰＣＲに対応
する絶対時刻をパケットに付加させることができる。
【００１０】本発明の受信装置は、請求項１乃至４のい
ずれかに記載の送信装置から、ＩＥＥＥ−Ｐ１３９４に
準拠した伝送路を介して送信されてきたパケットを受信
する受信装置であって、パケットを、トランスポートス
トリームに変換する変換手段（例えば、図３に示すＰ１
３９４インターフェイス１１など）と、変換手段から出
力されるトランスポートストリームからＰＣＲを検出す
る第２のＰＣＲ検出手段（例えば、図３に示すＰＣＲ検
出回路２０など）と、第２のＰＣＲ検出手段により検出
されたＰＣＲに基づいて、クロックを生成する生成手段
（例えば、図３に示すＰＬＬ回路２３など）と、変換手
段から出力されるトランスポートストリームから、絶対
時刻を検出する絶対時刻検出手段（例えば、図３に示す
シンクタイム検出回路１４など）と、絶対時刻検出手段
により検出された絶対時刻に対応するタイミングで、第
２のＰＣＲ検出手段により検出されたＰＣＲを、生成手
段に供給する供給手段（例えば、図３に示す比較回路１
７およびラッチ回路１９など）とを備えることを特徴と
する。
ずれかに記載の送信装置から、ＩＥＥＥ−Ｐ１３９４に
準拠した伝送路を介して送信されてきたパケットを受信
する受信装置であって、パケットを、トランスポートス
トリームに変換する変換手段（例えば、図３に示すＰ１
３９４インターフェイス１１など）と、変換手段から出
力されるトランスポートストリームからＰＣＲを検出す
る第２のＰＣＲ検出手段（例えば、図３に示すＰＣＲ検
出回路２０など）と、第２のＰＣＲ検出手段により検出
されたＰＣＲに基づいて、クロックを生成する生成手段
（例えば、図３に示すＰＬＬ回路２３など）と、変換手
段から出力されるトランスポートストリームから、絶対
時刻を検出する絶対時刻検出手段（例えば、図３に示す
シンクタイム検出回路１４など）と、絶対時刻検出手段
により検出された絶対時刻に対応するタイミングで、第
２のＰＣＲ検出手段により検出されたＰＣＲを、生成手
段に供給する供給手段（例えば、図３に示す比較回路１
７およびラッチ回路１９など）とを備えることを特徴と
する。
【００１１】
【作用】本発明の送信装置においては、トランスポート
ストリームがパケットにされ、ＩＥＥＥ−Ｐ１３９４に
準拠した伝送路に出力される。一方、ＭＰＥＧのトラン
スポートストリームからＰＣＲが検出され、それが検出
されたタイミングにおける絶対時刻がパケットに付加さ
れる。従って、受信側では、パケットに付加された絶対
時刻を参照することにより、ＰＣＲを本来再生すべきタ
イミングで再生することができるので、ＩＥＥＥ−Ｐ１
３９４に準拠した伝送路を用いて、トランスポートスト
リームを正確に伝送することが可能となる。
ストリームがパケットにされ、ＩＥＥＥ−Ｐ１３９４に
準拠した伝送路に出力される。一方、ＭＰＥＧのトラン
スポートストリームからＰＣＲが検出され、それが検出
されたタイミングにおける絶対時刻がパケットに付加さ
れる。従って、受信側では、パケットに付加された絶対
時刻を参照することにより、ＰＣＲを本来再生すべきタ
イミングで再生することができるので、ＩＥＥＥ−Ｐ１
３９４に準拠した伝送路を用いて、トランスポートスト
リームを正確に伝送することが可能となる。
【００１２】本発明の受信装置においては、ＩＥＥＥ−
Ｐ１３９４に準拠した伝送路を介して送信されてきたパ
ケットがトランスポートストリームに変換され、そのト
ランスポートストリームからＰＣＲが検出される。ＰＬ
Ｌ回路２３では、検出されたＰＣＲに基づいて、クロッ
クが生成される。さらに、トランスポートストリームか
らは、絶対時刻が検出され、その絶対時刻に対応するタ
イミングで、検出されたＰＣＲがＰＬＬ回路２３に供給
される。従って、ＰＣＲが本来再生すべきタイミングで
再生されるので、ＰＬＬ回路２３が生成するクロック
は、送信側のクロックにロックしたものとなる。その結
果、ＩＥＥＥ−Ｐ１３９４に準拠した伝送路を介して、
トランスポートストリームを正確に受信することが可能
となる。
Ｐ１３９４に準拠した伝送路を介して送信されてきたパ
ケットがトランスポートストリームに変換され、そのト
ランスポートストリームからＰＣＲが検出される。ＰＬ
Ｌ回路２３では、検出されたＰＣＲに基づいて、クロッ
クが生成される。さらに、トランスポートストリームか
らは、絶対時刻が検出され、その絶対時刻に対応するタ
イミングで、検出されたＰＣＲがＰＬＬ回路２３に供給
される。従って、ＰＣＲが本来再生すべきタイミングで
再生されるので、ＰＬＬ回路２３が生成するクロック
は、送信側のクロックにロックしたものとなる。その結
果、ＩＥＥＥ−Ｐ１３９４に準拠した伝送路を介して、
トランスポートストリームを正確に受信することが可能
となる。
【００１３】
【実施例】図１は、本発明の送信装置の一実施例の構成
を示している。図示せぬ符号器で符号化された、例えば
４ＭｂｐｓのＭＰＥＧトランスポートストリームは、シ
リアル／パラレル変換器１およびＰＣＲ検出回路５に供
給されるようになされている。また、シリアル／パラレ
ル変換器１およびＰＣＲ検出回路５には、４ＭＨｚのク
ロックも供給されるようになされている。なお、この４
ＭＨｚのクロックは、シリアル／パラレル変換器１およ
びＰＣＲ検出回路５の他、カウンタ８にも供給されるよ
うになされている。
を示している。図示せぬ符号器で符号化された、例えば
４ＭｂｐｓのＭＰＥＧトランスポートストリームは、シ
リアル／パラレル変換器１およびＰＣＲ検出回路５に供
給されるようになされている。また、シリアル／パラレ
ル変換器１およびＰＣＲ検出回路５には、４ＭＨｚのク
ロックも供給されるようになされている。なお、この４
ＭＨｚのクロックは、シリアル／パラレル変換器１およ
びＰＣＲ検出回路５の他、カウンタ８にも供給されるよ
うになされている。
【００１４】シリアル／パラレル変換器１は、４ＭＨｚ
のクロックに同期して、シリアルデータとしてのトラン
スポートストリームを、例えば３２ビットのパラレルデ
ータとしてのトランスポートストリームに変換し、ＦＩ
ＦＯ（First In First Out）メモリ２に供給するように
なされている。ＦＩＦＯメモリ２は、シリアル／パラレ
ル変換器１からのトランスポートストリームを一時記憶
し、シンクタイム付与回路３から読み出し要求信号が供
給されると、記憶しているトランスポートストリームを
シンクタイム付与回路３に出力するようになされてい
る。
のクロックに同期して、シリアルデータとしてのトラン
スポートストリームを、例えば３２ビットのパラレルデ
ータとしてのトランスポートストリームに変換し、ＦＩ
ＦＯ（First In First Out）メモリ２に供給するように
なされている。ＦＩＦＯメモリ２は、シリアル／パラレ
ル変換器１からのトランスポートストリームを一時記憶
し、シンクタイム付与回路３から読み出し要求信号が供
給されると、記憶しているトランスポートストリームを
シンクタイム付与回路３に出力するようになされてい
る。
【００１５】シンクタイム付与回路３は、Ｐ１３９４イ
ンターフェイス４からの読み出し要求信号に対応して、
ＦＩＦＯメモリ２からトランスポートストリームを読み
出し、Ｐ１３９４インターフェイス４に供給するように
なされている。Ｐ１３９４インターフェイス４は、３２
ビットのパラレルデータとされたトランスポートストリ
ームを、ＩＥＥＥ−Ｐ１３９４（以下、適宜、Ｐ１３９
４と略す）のクロックで規定される１２５μｓ単位でパ
ケットにし、即ち１２５μｓの間に、そこに入力される
トランスポートストリームを１パケットとし、Ｐ１３９
４に準拠した伝送路（以下、適宜、Ｐ１３９４伝送路と
いう）に出力するようになされている。
ンターフェイス４からの読み出し要求信号に対応して、
ＦＩＦＯメモリ２からトランスポートストリームを読み
出し、Ｐ１３９４インターフェイス４に供給するように
なされている。Ｐ１３９４インターフェイス４は、３２
ビットのパラレルデータとされたトランスポートストリ
ームを、ＩＥＥＥ−Ｐ１３９４（以下、適宜、Ｐ１３９
４と略す）のクロックで規定される１２５μｓ単位でパ
ケットにし、即ち１２５μｓの間に、そこに入力される
トランスポートストリームを１パケットとし、Ｐ１３９
４に準拠した伝送路（以下、適宜、Ｐ１３９４伝送路と
いう）に出力するようになされている。
【００１６】ＰＣＲ検出回路５は、そこに入力される４
ＭＨｚのクロックに同期して動作し、トランスポートス
トリームからＰＣＲを検出するようになされている。Ｐ
ＣＲ検出回路５は、ＰＣＲを検出すると、ラッチ回路６
に検出信号を出力するようになされている。ラッチ回路
６は、ＰＣＲ検出回路５から検出信号を受信すると、サ
イクルタイマ７が出力している絶対時刻を、シンクタイ
ム（Sync Time）としてラッチし、シンクタイム付与回
路３に出力するようになされている。なお、シンクタイ
ム付与回路３は、ラッチ回路６からシンクタイムを受信
すると、そのシンクタイムをＰ１３９４インターフェイ
ス４に出力し、これによりトランスポートストリームか
らＰＣＲが検出されたタイミングにおける絶対時刻（シ
ンクタイム）をパケットに付加（付与）するようになさ
れている。
ＭＨｚのクロックに同期して動作し、トランスポートス
トリームからＰＣＲを検出するようになされている。Ｐ
ＣＲ検出回路５は、ＰＣＲを検出すると、ラッチ回路６
に検出信号を出力するようになされている。ラッチ回路
６は、ＰＣＲ検出回路５から検出信号を受信すると、サ
イクルタイマ７が出力している絶対時刻を、シンクタイ
ム（Sync Time）としてラッチし、シンクタイム付与回
路３に出力するようになされている。なお、シンクタイ
ム付与回路３は、ラッチ回路６からシンクタイムを受信
すると、そのシンクタイムをＰ１３９４インターフェイ
ス４に出力し、これによりトランスポートストリームか
らＰＣＲが検出されたタイミングにおける絶対時刻（シ
ンクタイム）をパケットに付加（付与）するようになさ
れている。
【００１７】サイクルタイマ７は、装置の電源がオンに
されると、絶対時刻の計時を開始するようになされてい
る。このサイクルタイマ７が計時する絶対時刻は、ラッ
チ回路６に出力されるようになされている。なお、サイ
クルタイマ７は、例えば２４．５７６ＭＨｚのクロック
に同期して、絶対時刻を計時するようになされている。
されると、絶対時刻の計時を開始するようになされてい
る。このサイクルタイマ７が計時する絶対時刻は、ラッ
チ回路６に出力されるようになされている。なお、サイ
クルタイマ７は、例えば２４．５７６ＭＨｚのクロック
に同期して、絶対時刻を計時するようになされている。
【００１８】ここで、図１の送信装置と、Ｐ１３９４伝
送路を介して接続される装置は、このサイクルタイマ７
に相当するブロックを有しており、いずれも電源がオン
にされると、絶対時刻の計時を開始するようになされて
いる。そして、各装置は、他の装置とのリンクを確立す
るにあたって、親を決めるようになされており、親が決
まると、その親が計時する絶対時刻に、自身が計時する
絶対時刻を同期させるようになされている。即ち、Ｐ１
３９４で定義されている、ネットワーク全体のサイクル
タイマを調節するノードであるサイクルマスタ（Cycle
Master）が、１２５μｓごとに、そのサイクルマスタ内
部のサイクルタイマの値が記述されているサイクルスタ
ートパケットをブロードキャストし、各ノードが、これ
を受信し、それぞれのサイクルタイマを、サイクルマス
タ内部のサイクルタイマの値に更新するようになされて
いる。従って、図１の送信装置を構成するサイクルタイ
マ７と、後述する図３に示す受信装置を構成するサイク
ルタイマ１８とは、同一の絶対時刻を計時するようにな
されている。
送路を介して接続される装置は、このサイクルタイマ７
に相当するブロックを有しており、いずれも電源がオン
にされると、絶対時刻の計時を開始するようになされて
いる。そして、各装置は、他の装置とのリンクを確立す
るにあたって、親を決めるようになされており、親が決
まると、その親が計時する絶対時刻に、自身が計時する
絶対時刻を同期させるようになされている。即ち、Ｐ１
３９４で定義されている、ネットワーク全体のサイクル
タイマを調節するノードであるサイクルマスタ（Cycle
Master）が、１２５μｓごとに、そのサイクルマスタ内
部のサイクルタイマの値が記述されているサイクルスタ
ートパケットをブロードキャストし、各ノードが、これ
を受信し、それぞれのサイクルタイマを、サイクルマス
タ内部のサイクルタイマの値に更新するようになされて
いる。従って、図１の送信装置を構成するサイクルタイ
マ７と、後述する図３に示す受信装置を構成するサイク
ルタイマ１８とは、同一の絶対時刻を計時するようにな
されている。
【００１９】カウンタ８は、４ＭＨｚのクロックが、８
クロック入力されると、そのカウント値を１だけインク
リメントし、Ｐ１３９４インターフェイス４に出力する
ようになされている。なお、Ｐ１３９４インターフェイ
ス４は、１２５μｓごとに１パケットを作成すると、リ
セット信号をカウンタ８に出力するとともに、そのとき
カウンタ８が出力しているカウント値を、パケット長と
して、Ｐ１３９４伝送路に出力するパケットの先頭に付
加するようになされている。また、カウンタ８は、Ｐ１
３９４インターフェイス４からリセット信号を受信する
と、そのカウント値を０にリセットするようになされて
いる。カウント値は、４ＭＨｚのクロックが、８クロッ
ク入力されると１だけインクリメントされるから、パケ
ット長をバイト単位で表すものとなる。
クロック入力されると、そのカウント値を１だけインク
リメントし、Ｐ１３９４インターフェイス４に出力する
ようになされている。なお、Ｐ１３９４インターフェイ
ス４は、１２５μｓごとに１パケットを作成すると、リ
セット信号をカウンタ８に出力するとともに、そのとき
カウンタ８が出力しているカウント値を、パケット長と
して、Ｐ１３９４伝送路に出力するパケットの先頭に付
加するようになされている。また、カウンタ８は、Ｐ１
３９４インターフェイス４からリセット信号を受信する
と、そのカウント値を０にリセットするようになされて
いる。カウント値は、４ＭＨｚのクロックが、８クロッ
ク入力されると１だけインクリメントされるから、パケ
ット長をバイト単位で表すものとなる。
【００２０】次に、図２のタイミングチャートを参照し
て、その動作について説明する。シリアル／パラレル変
換器１に、シリアルデータであるトランスポートストリ
ームが入力されると、そこで３２ビットのパラレルデー
タに変換され、ＦＩＦＯメモリ２に書き込まれる。ＦＩ
ＦＯメモリ２に書き込まれたトランスポートストリーム
は、シンクタイム付与回路３を介して、Ｐ１３９４イン
ターフェイス４に供給される。Ｐ１３９４インターフェ
イス４では、３２ビットのパラレルデータとされたトラ
ンスポートストリームが、１２５μｓ単位でパケット化
される。そして、そのパケットに、カウンタ８が出力す
るパケット長が付加され、Ｐ１３９４伝送路に出力され
る。
て、その動作について説明する。シリアル／パラレル変
換器１に、シリアルデータであるトランスポートストリ
ームが入力されると、そこで３２ビットのパラレルデー
タに変換され、ＦＩＦＯメモリ２に書き込まれる。ＦＩ
ＦＯメモリ２に書き込まれたトランスポートストリーム
は、シンクタイム付与回路３を介して、Ｐ１３９４イン
ターフェイス４に供給される。Ｐ１３９４インターフェ
イス４では、３２ビットのパラレルデータとされたトラ
ンスポートストリームが、１２５μｓ単位でパケット化
される。そして、そのパケットに、カウンタ８が出力す
るパケット長が付加され、Ｐ１３９４伝送路に出力され
る。
【００２１】即ち、図２に示すように、周期Ｔ１に、Ｆ
ＩＦＯメモリ２に書き込まれたトランスポートストリー
ムは、次の周期Ｔ２に、パケットＰ１として送信され、
周期Ｔ２に、ＦＩＦＯメモリ２に書き込まれたトランス
ポートストリームは、次の周期Ｔ３に、パケットＰ２と
して送信される。
ＩＦＯメモリ２に書き込まれたトランスポートストリー
ムは、次の周期Ｔ２に、パケットＰ１として送信され、
周期Ｔ２に、ＦＩＦＯメモリ２に書き込まれたトランス
ポートストリームは、次の周期Ｔ３に、パケットＰ２と
して送信される。
【００２２】ここで、トランスポートストリームには、
前述したように、定期的にＰＣＲが挿入されている。ま
た、パラレルデータとされた３２ビットのデータは１ク
アドレットと呼ばれるが、ＰＣＲは、２クアドレットに
渡って記述されている。
前述したように、定期的にＰＣＲが挿入されている。ま
た、パラレルデータとされた３２ビットのデータは１ク
アドレットと呼ばれるが、ＰＣＲは、２クアドレットに
渡って記述されている。
【００２３】また、１２５μｓの間には、４Ｍｂｐｓの
トランスポートストリームは、Ｐ１３９４インターフェ
イス４に対して５００ビット入力されるから、１パケッ
トは、１５または１６クアドレットで構成されることに
なる。
トランスポートストリームは、Ｐ１３９４インターフェ
イス４に対して５００ビット入力されるから、１パケッ
トは、１５または１６クアドレットで構成されることに
なる。
【００２４】ＰＣＲ検出回路５は、トランスポートスト
リームからＰＣＲを検出し、検出信号をラッチ回路６に
出力する。ラッチ回路６は、検出信号を受信すると、サ
イクルタイマ回路７が出力している絶対時刻をラッチす
る。従って、ラッチ回路７には、ＰＣＲの先頭のタイミ
ングにおける、Ｐ１３９４で規定される絶対時刻がラッ
チされることになる。この絶対時刻は、シンクタイムと
して、ラッチ回路６からシンクタイム付与回路３に出力
され、Ｐ１３９４インターフェイス４が出力するパケッ
トに付加される。
リームからＰＣＲを検出し、検出信号をラッチ回路６に
出力する。ラッチ回路６は、検出信号を受信すると、サ
イクルタイマ回路７が出力している絶対時刻をラッチす
る。従って、ラッチ回路７には、ＰＣＲの先頭のタイミ
ングにおける、Ｐ１３９４で規定される絶対時刻がラッ
チされることになる。この絶対時刻は、シンクタイムと
して、ラッチ回路６からシンクタイム付与回路３に出力
され、Ｐ１３９４インターフェイス４が出力するパケッ
トに付加される。
【００２５】即ち、例えば図２に示すように、周期Ｔ１
の間に挿入されたＰＣＲ（図中、斜線を付してある部
分）の先頭（始まり）位置に対応する絶対時刻が、シン
クタイムとしてパケットＰ１に含められる。
の間に挿入されたＰＣＲ（図中、斜線を付してある部
分）の先頭（始まり）位置に対応する絶対時刻が、シン
クタイムとしてパケットＰ１に含められる。
【００２６】従って、Ｐ１３９４伝送路におけるジッタ
が予測不可能なものであっても、あるいはそのジッタが
吸収不可能なものであっても、受信側（受信装置）で
は、シンクタイムが示す時刻に基づいて、ＰＣＲを再生
することにより、送信装置と同期したクロックを生成す
ることが可能となる。
が予測不可能なものであっても、あるいはそのジッタが
吸収不可能なものであっても、受信側（受信装置）で
は、シンクタイムが示す時刻に基づいて、ＰＣＲを再生
することにより、送信装置と同期したクロックを生成す
ることが可能となる。
【００２７】なお、トランスポートストリームは、前述
したように、複数のプログラムが１本のストリームとさ
れたものであるから、ある１２５μｓの周期中に、１つ
ではなく、複数のプログラムのＰＣＲが挿入されている
場合がある。このような場合には、そのすべての先頭位
置を表す絶対時刻が、シンクタイムとしてパケットに付
加される。
したように、複数のプログラムが１本のストリームとさ
れたものであるから、ある１２５μｓの周期中に、１つ
ではなく、複数のプログラムのＰＣＲが挿入されている
場合がある。このような場合には、そのすべての先頭位
置を表す絶対時刻が、シンクタイムとしてパケットに付
加される。
【００２８】次に、図３は、図１に示した送信装置か
ら、Ｐ１３９４伝送路を介して伝送されてくるパケット
を受信する受信装置の構成例を示している。Ｐ１３９４
インターフェイス１１は、Ｐ１３９４伝送路を介して受
信されたパケットを、３２ビットパラレルデータに変換
するようになされている。このデータは、書き込み信号
とともに、ＦＩＦＯメモリ１２、シンクタイム検出回路
１４、およびＰＣＲ検出回路２０に供給されるようにな
されている。
ら、Ｐ１３９４伝送路を介して伝送されてくるパケット
を受信する受信装置の構成例を示している。Ｐ１３９４
インターフェイス１１は、Ｐ１３９４伝送路を介して受
信されたパケットを、３２ビットパラレルデータに変換
するようになされている。このデータは、書き込み信号
とともに、ＦＩＦＯメモリ１２、シンクタイム検出回路
１４、およびＰＣＲ検出回路２０に供給されるようにな
されている。
【００２９】ＦＩＦＯメモリ１２は、Ｐ１３９４インタ
ーフェイス１１から、書き込み信号とともにデータを受
信すると、そのデータを一時記憶するようになされてい
る。そして、ＦＩＦＯメモリ１２は、パラレル／シリア
ル変換器１３から読み出し信号を受信すると、記憶して
いるデータをパラレル／シリアル変換器１３に出力する
ようになされている。
ーフェイス１１から、書き込み信号とともにデータを受
信すると、そのデータを一時記憶するようになされてい
る。そして、ＦＩＦＯメモリ１２は、パラレル／シリア
ル変換器１３から読み出し信号を受信すると、記憶して
いるデータをパラレル／シリアル変換器１３に出力する
ようになされている。
【００３０】パラレル／シリアル変換器１３は、ＰＬＬ
回路２３が出力する４ＭＨｚのクロックに同期して、Ｆ
ＩＦＯメモリ１２から読み出したデータである３２ビッ
トパラレルデータとしてのトランスポートストリーム
を、シリアルデータとしてのトランスポートストリーム
に変換し、図示せぬＭＰＥＧ復号器に出力するようにな
されている。
回路２３が出力する４ＭＨｚのクロックに同期して、Ｆ
ＩＦＯメモリ１２から読み出したデータである３２ビッ
トパラレルデータとしてのトランスポートストリーム
を、シリアルデータとしてのトランスポートストリーム
に変換し、図示せぬＭＰＥＧ復号器に出力するようにな
されている。
【００３１】シンクタイム検出回路１４は、Ｐ１３９４
インターフェイス１１より、書き込み信号とともに供給
されるデータからシンクタイムを検出し、加算回路１５
に出力するようになされている。加算回路１５には、シ
ンクタイム検出回路１４からシンクタイムが供給される
他、ディレイ記憶回路１６に記憶された遅延時間（ディ
レイ）が供給されるようになされており、加算回路１５
は、シンクタイムと遅延時間とを加算し、比較回路１７
に出力するようになされている。
インターフェイス１１より、書き込み信号とともに供給
されるデータからシンクタイムを検出し、加算回路１５
に出力するようになされている。加算回路１５には、シ
ンクタイム検出回路１４からシンクタイムが供給される
他、ディレイ記憶回路１６に記憶された遅延時間（ディ
レイ）が供給されるようになされており、加算回路１５
は、シンクタイムと遅延時間とを加算し、比較回路１７
に出力するようになされている。
【００３２】なお、ディレイ記憶回路１６が記憶してい
る遅延時間は、Ｐ１３９４伝送路における遅れと、受信
装置における処理による遅れとを加算した時間より幾分
長い時間である、例えば数１００ｍｓ程度とされてい
る。
る遅延時間は、Ｐ１３９４伝送路における遅れと、受信
装置における処理による遅れとを加算した時間より幾分
長い時間である、例えば数１００ｍｓ程度とされてい
る。
【００３３】サイクルタイマ１８は、図１に示した送信
装置のサイクルタイマ７と同様に交際されており、従っ
て絶対時刻を出力している。比較回路１７は、加算回路
１５の出力と、サイクルタイマ１８の出力とを比較し、
両者が一致したとき、一致信号をラッチ回路１９に出力
するようになされている。ラッチ回路１９は、ＰＣＲ検
出回路２０の出力をラッチし、比較回路１７から一致信
号を受信すると、ラッチしている値を減算回路２１に出
力するようになされている。
装置のサイクルタイマ７と同様に交際されており、従っ
て絶対時刻を出力している。比較回路１７は、加算回路
１５の出力と、サイクルタイマ１８の出力とを比較し、
両者が一致したとき、一致信号をラッチ回路１９に出力
するようになされている。ラッチ回路１９は、ＰＣＲ検
出回路２０の出力をラッチし、比較回路１７から一致信
号を受信すると、ラッチしている値を減算回路２１に出
力するようになされている。
【００３４】ＰＣＲ検出回路２０は、Ｐ１３９４インタ
ーフェイス１１より、書き込み信号とともに供給される
データからＰＣＲを検出し、ラッチ回路１９に出力する
ようになされている。従って、ラッチ回路１９は、シン
クタイムに遅延時間を加算した時刻が、サイクルタイマ
１８が計時する絶対時刻に一致したときに、ＰＣＲを減
算回路２１に出力するようになされている。
ーフェイス１１より、書き込み信号とともに供給される
データからＰＣＲを検出し、ラッチ回路１９に出力する
ようになされている。従って、ラッチ回路１９は、シン
クタイムに遅延時間を加算した時刻が、サイクルタイマ
１８が計時する絶対時刻に一致したときに、ＰＣＲを減
算回路２１に出力するようになされている。
【００３５】減算回路２１には、ラッチ回路１９からＰ
ＣＲが供給される他、カウンタ２２からカウント値が供
給されるようになされている。カウンタ２２は、ＰＬＬ
回路２３が出力するクロックのタイミングで、そのカウ
ント値を１ずつインクリメントするようになされてい
る。減算回路２１は、ラッチ回路１９から供給されたＰ
ＣＲから、カウンタ２２のカウント値を減算し、その減
算結果をＰＬＬ回路２３に供給するようになされてい
る。ＰＬＬ回路２３は、正の値が入力されると、出力し
ているクロックの位相を進ませ、負の値が入力される
と、出力しているクロックの位相を遅らせるようになさ
れている。即ち、ＰＬＬ回路２３は、ＰＣＲがカウンタ
２２のカウント値より大きい場合には、出力しているク
ロックの位相を進ませ、ＰＣＲがカウンタ２２のカウン
ト値より小さい場合には、出力しているクロックの位相
を遅らせるようになされている。
ＣＲが供給される他、カウンタ２２からカウント値が供
給されるようになされている。カウンタ２２は、ＰＬＬ
回路２３が出力するクロックのタイミングで、そのカウ
ント値を１ずつインクリメントするようになされてい
る。減算回路２１は、ラッチ回路１９から供給されたＰ
ＣＲから、カウンタ２２のカウント値を減算し、その減
算結果をＰＬＬ回路２３に供給するようになされてい
る。ＰＬＬ回路２３は、正の値が入力されると、出力し
ているクロックの位相を進ませ、負の値が入力される
と、出力しているクロックの位相を遅らせるようになさ
れている。即ち、ＰＬＬ回路２３は、ＰＣＲがカウンタ
２２のカウント値より大きい場合には、出力しているク
ロックの位相を進ませ、ＰＣＲがカウンタ２２のカウン
ト値より小さい場合には、出力しているクロックの位相
を遅らせるようになされている。
【００３６】次に、図４のタイミングチャートを参照し
て、その動作について説明する。Ｐ１３９４伝送路を介
して伝送されてきたパケットは、Ｐ１３９４インターフ
ェイス１１で受信され、そこで、そのうちのデータの部
分（パケット長を除く部分）が取り出され、３２ビット
パラレルデータとしてのトランスポートストリームとさ
れて出力される。Ｐ１３９４インターフェイス１１より
出力されたデータは、ＦＩＦＯメモリ１２、シンクタイ
ム検出回路１４、およびＰＣＲ検出回路２０に供給され
る。ＦＩＦＯメモリ１２では、Ｐ１３９４インターフェ
イス１１からのデータが一時記憶され、パラレル／シリ
アル変換器１３に出力される。パラレル／シリアル変換
器１３は、ＰＬＬ回路２３から供給される４ＭＨｚのク
ロックに同期して、ＦＩＦＯメモリ１２からの３２ビッ
トパラレルデータとしてのトランスポートストリーム
を、シリアルデータに変換して出力する。
て、その動作について説明する。Ｐ１３９４伝送路を介
して伝送されてきたパケットは、Ｐ１３９４インターフ
ェイス１１で受信され、そこで、そのうちのデータの部
分（パケット長を除く部分）が取り出され、３２ビット
パラレルデータとしてのトランスポートストリームとさ
れて出力される。Ｐ１３９４インターフェイス１１より
出力されたデータは、ＦＩＦＯメモリ１２、シンクタイ
ム検出回路１４、およびＰＣＲ検出回路２０に供給され
る。ＦＩＦＯメモリ１２では、Ｐ１３９４インターフェ
イス１１からのデータが一時記憶され、パラレル／シリ
アル変換器１３に出力される。パラレル／シリアル変換
器１３は、ＰＬＬ回路２３から供給される４ＭＨｚのク
ロックに同期して、ＦＩＦＯメモリ１２からの３２ビッ
トパラレルデータとしてのトランスポートストリーム
を、シリアルデータに変換して出力する。
【００３７】一方、シンクタイム検出回路１４では、Ｐ
１３９４インターフェイス１１の出力からシンクタイム
が検出され、加算回路１５に出力される。加算回路１５
では、シンクタイムに所定の遅延時間が加算され、比較
回路１７に出力される。比較回路１７は、加算回路１５
とサイクルタイマ１８との出力を比較し、両者が一致す
ると、ラッチ回路１９に一致信号を出力する。
１３９４インターフェイス１１の出力からシンクタイム
が検出され、加算回路１５に出力される。加算回路１５
では、シンクタイムに所定の遅延時間が加算され、比較
回路１７に出力される。比較回路１７は、加算回路１５
とサイクルタイマ１８との出力を比較し、両者が一致す
ると、ラッチ回路１９に一致信号を出力する。
【００３８】また、ＰＣＲ検出回路２０では、Ｐ１３９
４インターフェイス１１の出力からＰＣＲが検出され、
ラッチ回路１９に出力されてラッチされる。ラッチ回路
１９は、一致信号を受信すると、ラッチしているＰＣＲ
を減算回路２１に出力する。即ち、図４に示すように、
シンクタイムが示す時刻から所定の時間だけ遅れた時刻
に、ＰＣＲが減算回路２１に出力される。
４インターフェイス１１の出力からＰＣＲが検出され、
ラッチ回路１９に出力されてラッチされる。ラッチ回路
１９は、一致信号を受信すると、ラッチしているＰＣＲ
を減算回路２１に出力する。即ち、図４に示すように、
シンクタイムが示す時刻から所定の時間だけ遅れた時刻
に、ＰＣＲが減算回路２１に出力される。
【００３９】減算回路２１は、ＰＣＲからカウンタ２２
のカウント値を減算し、その減算値をＰＬＬ回路２３に
出力する。ＰＬＬ回路２３は、減算回路２１からの値に
応じて、出力するクロックの位相を変化させ、これによ
り受信側のクロックは、送信側のクロックにロックする
ことになる。このクロックは、パラレル／シリアル変換
回路１３およびカウンタ２２に供給される。
のカウント値を減算し、その減算値をＰＬＬ回路２３に
出力する。ＰＬＬ回路２３は、減算回路２１からの値に
応じて、出力するクロックの位相を変化させ、これによ
り受信側のクロックは、送信側のクロックにロックする
ことになる。このクロックは、パラレル／シリアル変換
回路１３およびカウンタ２２に供給される。
【００４０】以上のように、送信側と受信側とでは、同
一の絶対時刻を有しており、さらに受信側では、シンク
タイムを含むパケットが受信されると、そのシンクタイ
ムから所定の遅延時間だけ遅れた時刻に、ＰＣＲが再生
されるので、受信側において、送信側と同じ速度のトラ
ンスポートストリームを再生することができる。即ち、
Ｐ１３９４伝送路を介して、ＭＰＥＧのトランスポート
ストリームを正確に伝送することができる。
一の絶対時刻を有しており、さらに受信側では、シンク
タイムを含むパケットが受信されると、そのシンクタイ
ムから所定の遅延時間だけ遅れた時刻に、ＰＣＲが再生
されるので、受信側において、送信側と同じ速度のトラ
ンスポートストリームを再生することができる。即ち、
Ｐ１３９４伝送路を介して、ＭＰＥＧのトランスポート
ストリームを正確に伝送することができる。
【００４１】
【発明の効果】以上の如く、本発明によれば、ＩＥＥＥ
−Ｐ１３９４に準拠した伝送路を用いて、トランスポー
トストリームを正確に送受信することが可能となる。
−Ｐ１３９４に準拠した伝送路を用いて、トランスポー
トストリームを正確に送受信することが可能となる。
【図１】本発明の送信装置の一実施例の構成を示すブロ
ック図である。
ック図である。
【図２】図１の送信装置の動作を説明するタイミングチ
ャートである。
ャートである。
【図３】本発明の受信装置の一実施例の構成を示すブロ
ック図である。
ック図である。
【図４】図３の受信装置の動作を説明するタイミングチ
ャートである。
ャートである。
１ シリアル／パラレル変換器 ２ ＦＩＦＯメモリ ３ シンクタイム付与回路 ４ Ｐ１３９４インターフェイス ５ ＰＣＲ検出回路 ６ ラッチ回路 ７ サイクルタイマ ８ カウンタ １１ Ｐ１３９４インターフェイス １２ ＦＩＦＯメモリ １３ パラレル／シリアル変換器 １４ シンクタイム検出回路 １５ 加算回路 １６ ディレイ記憶回路 １７ 比較回路 １８ サイクルタイマ １９ ラッチ回路 ２０ ＰＣＲ検出回路 ２１ 減算回路 ２２ カウンタ ２３ ＰＬＬ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/24
Claims (5)
- 【請求項１】 ＩＥＥＥ−Ｐ１３９４に準拠した伝送路
を介して、ＭＰＥＧ（Moving Picture Experts Group）
のトランスポートストリームを送信する送信装置であっ
て、 前記トランスポートストリームをパケットにし、前記伝
送路に出力するパケット化手段と、 前記トランスポートストリームからＰＣＲ（Program Cl
ock Reference）を検出する第１のＰＣＲ検出手段と、 絶対時刻を計時する計時手段と、 前記ＰＣＲ検出手段により前記ＰＣＲが検出されたタイ
ミングにおける前記絶対時刻を前記パケットに付加する
付加手段とを備えることを特徴とする送信装置。 - 【請求項２】 前記計時手段は、ＩＥＥＥ−Ｐ１３９４
のサイクルタイマであることを特徴とする請求項１に記
載の送信装置。 - 【請求項３】 前記パケット化手段は、ＩＥＥＥ−Ｐ１
３９４で規定される１２５μｓの間に入力される前記ト
ランスポートストリームを、１つのパケットにすること
を特徴とする請求項１または２に記載の送信装置。 - 【請求項４】 前記付加手段は、ＩＥＥＥ−Ｐ１３９４
で規定される１２５μｓの間に、前記パケット化手段に
入力される前記トランスポートストリームの中に、複数
の前記ＰＣＲが存在する場合、各ＰＣＲに対応する前記
絶対時刻を前記パケットに付加することを特徴とする請
求項３に記載の送信装置。 - 【請求項５】 請求項１乃至４のいずれかに記載の送信
装置から、ＩＥＥＥ−Ｐ１３９４に準拠した伝送路を介
して送信されてきたパケットを受信する受信装置であっ
て、 前記パケットを、前記トランスポートストリームに変換
する変換手段と、 前記変換手段から出力される前記トランスポートストリ
ームからＰＣＲを検出する第２のＰＣＲ検出手段と、 前記第２のＰＣＲ検出手段により検出された前記ＰＣＲ
に基づいて、クロックを生成する生成手段と、 前記変換手段から出力される前記トランスポートストリ
ームから、前記絶対時刻を検出する絶対時刻検出手段
と、 前記絶対時刻検出手段により検出された前記絶対時刻に
対応するタイミングで、前記第２のＰＣＲ検出手段によ
り検出された前記ＰＣＲを、前記生成手段に供給する供
給手段とを備えることを特徴とする受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28767394A JP3531762B2 (ja) | 1994-11-22 | 1994-11-22 | 送信装置および受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28767394A JP3531762B2 (ja) | 1994-11-22 | 1994-11-22 | 送信装置および受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08149428A true JPH08149428A (ja) | 1996-06-07 |
| JP3531762B2 JP3531762B2 (ja) | 2004-05-31 |
Family
ID=17720241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28767394A Expired - Lifetime JP3531762B2 (ja) | 1994-11-22 | 1994-11-22 | 送信装置および受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531762B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980024869A (ko) * | 1996-09-27 | 1998-07-06 | 이데이 노부유키 | 데이터 디코딩 시스템 및 방법, 전송 장치 및 방법과, 수신 장치 및 방법 |
| KR19980033031A (ko) * | 1996-10-22 | 1998-07-25 | 이데이 노부유키 | 전송장치 및 방법과 수신장치 및 방법 |
| WO1998054899A1 (fr) * | 1997-05-30 | 1998-12-03 | Sony Corporation | Systeme et procede de transmission de donnees, et procede et dispositif de reception de donnees |
| WO2000008809A1 (en) * | 1998-08-07 | 2000-02-17 | Matsushita Electric Industrial Co., Ltd. | Apparatus controller, device and method for controlling data transmission of digital apparatus, and data transmission control system |
| WO2000027111A1 (fr) * | 1998-11-04 | 2000-05-11 | Sharp Kabushiki Kaisha | Systeme recepteur de radiodiffusion numerique |
| KR100285816B1 (ko) * | 1997-12-26 | 2001-04-16 | 이중구 | 고속직렬통신기능을가지는촬영장치 |
| KR100296753B1 (ko) * | 1999-01-16 | 2001-07-12 | 윤종용 | 피엘엘을 사용한 티 에스 전송장치 |
| US6377588B1 (en) | 1997-11-25 | 2002-04-23 | Nec Corporation | Method and apparatus for reducing jitter of a program clock reference in a transport stream of MPEG over ATM, and MPEG decoder |
| KR100348263B1 (ko) * | 1999-12-30 | 2002-08-09 | 엘지전자 주식회사 | 디지털 인터페이스 장치 |
| US6441863B1 (en) | 1997-11-26 | 2002-08-27 | Sony Corporation | Image processing apparatus, image processing method, and television receiver |
| US6493832B1 (en) | 1999-03-17 | 2002-12-10 | Sony Corporation | Communication apparatus which handles a time stamp |
| CN100378853C (zh) * | 1997-07-17 | 2008-04-02 | 松下电器产业株式会社 | 数据记录/再现方法和装置 |
| JP2008141536A (ja) * | 2006-12-01 | 2008-06-19 | Toshiba Corp | 伝送装置 |
-
1994
- 1994-11-22 JP JP28767394A patent/JP3531762B2/ja not_active Expired - Lifetime
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980024869A (ko) * | 1996-09-27 | 1998-07-06 | 이데이 노부유키 | 데이터 디코딩 시스템 및 방법, 전송 장치 및 방법과, 수신 장치 및 방법 |
| KR19980033031A (ko) * | 1996-10-22 | 1998-07-25 | 이데이 노부유키 | 전송장치 및 방법과 수신장치 및 방법 |
| WO1998054899A1 (fr) * | 1997-05-30 | 1998-12-03 | Sony Corporation | Systeme et procede de transmission de donnees, et procede et dispositif de reception de donnees |
| US6798756B1 (en) | 1997-05-30 | 2004-09-28 | Sony Corporation | Data transmission system and method, and data receiving method and device |
| CN100378853C (zh) * | 1997-07-17 | 2008-04-02 | 松下电器产业株式会社 | 数据记录/再现方法和装置 |
| US6377588B1 (en) | 1997-11-25 | 2002-04-23 | Nec Corporation | Method and apparatus for reducing jitter of a program clock reference in a transport stream of MPEG over ATM, and MPEG decoder |
| US6441863B1 (en) | 1997-11-26 | 2002-08-27 | Sony Corporation | Image processing apparatus, image processing method, and television receiver |
| KR100285816B1 (ko) * | 1997-12-26 | 2001-04-16 | 이중구 | 고속직렬통신기능을가지는촬영장치 |
| AU764785B2 (en) * | 1998-08-07 | 2003-08-28 | Panasonic Corporation | Apparatus controller, device and method for controlling data transmission of digital apparatus, and data transmission control system |
| WO2000008809A1 (en) * | 1998-08-07 | 2000-02-17 | Matsushita Electric Industrial Co., Ltd. | Apparatus controller, device and method for controlling data transmission of digital apparatus, and data transmission control system |
| US6710814B1 (en) | 1998-11-04 | 2004-03-23 | Sharp Kabushiki Kaisha | Digital broadcast receiving system for detecting short-breaks and holding information based on same |
| WO2000027111A1 (fr) * | 1998-11-04 | 2000-05-11 | Sharp Kabushiki Kaisha | Systeme recepteur de radiodiffusion numerique |
| KR100296753B1 (ko) * | 1999-01-16 | 2001-07-12 | 윤종용 | 피엘엘을 사용한 티 에스 전송장치 |
| US6493832B1 (en) | 1999-03-17 | 2002-12-10 | Sony Corporation | Communication apparatus which handles a time stamp |
| KR100348263B1 (ko) * | 1999-12-30 | 2002-08-09 | 엘지전자 주식회사 | 디지털 인터페이스 장치 |
| JP2008141536A (ja) * | 2006-12-01 | 2008-06-19 | Toshiba Corp | 伝送装置 |
Also Published As
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