JPH0814850B2 - 画像処理装置のエッジ検出回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、画像処理装置のエッジ検出方法及びその
回路に関する。

［従来技術］ ２値画像の処理においては、その画像の特徴を抽出す
るため、第12図に示すように、画像の外周図形、即ち２
値の０と１の境界を線画として求めエッジ検出処理が行
われる。

この処理を行うために、デジタル画像では次式の如き
差分を用いる。

Δｘ・ｆ（i,j） ＝ｆ（i,j）−ｆ（ｉ−1,j） …（１） Δｙ・ｆ（i,j） ＝ｆ（i,j）−ｆ（i,j−１） …（２） Δθ・ｆ（i,j） ＝Δｘ・ｆ（i,j）・cosθ ＝Δｙ・ｆ（i,j）・sinθ …（３） しかしながらこの方法では、例えば画像線の中に１個
だけ割り込んだ自画像をエッジであると誤って検出して
しまうことがあるように、画像の方向によっては大きな
影響を受け、特に斜め線の検出を正確に行うことができ
ないという問題点がある。

又、他の方法として、マスクパターンをかけて一致す
るところをエッジとするものがある。第13図に代表的な
マスクパターンの列を示した。このパターンは、数学的
には（１）〜（３）式と一致する。ここでφは０でも１
でも良く、マスクが一致するとＸ部を１とする。

しかしながら、この方式による処理時間は、マスクパ
ターンが４つあるので、全処理時間が（画素数）×（１
パターンの処理時間）×４となり、比較的大きな処理時
間を要してしまうという問題点があった。

〔発明の概要〕

前述のごとき従来の問題に鑑みて、本発明は、２値画
を記憶する画像メモリと、アドレスデコーダからの指令
信号に基いて前記画像メモリから３行複列の画像データ
を読み出して記憶保持する第１のラッチ回路と、この第
１のラッチ回路に記憶保持されたラッチデータの列和を
同時に求める複数列の加算回路と、この複数列の加算回
路の列端の隣接した２個の加算回路の加算結果を記憶保
持する第２のラッチ回路と、上記第２のラッチ回路に記
憶保持された２個の列和に複数列の加算回路のうちの下
位側の加算回路の列和を配列した態様でもって自己の列
の列和と両隣りの列の列和との総和を求めてエッジを検
出する下位のエッジ検出用ROMと、複数列の加算回路の
うちの上位側の加算回路の自己の列和と両隣りの列和と
の総和を求めてエッジを検出する上位のエッジ検出用RO
Mと、を備えてなるものである。

［実施例］ 以下、添付図面を用いてこの発明の実施例を説明す
る。

第１図は原画を記憶した画像メモリの説明図、第２図
は画素マトリクスの説明図、第３図エッジ検出処理の結
果を記憶する画像メモリの説明図である。

第１図に示すように、画像メモリ１には、エッジ検出
すべき２値画３が記憶されている。ここに、黒画素はコ
ード「１」で、白画素は「０」で記憶されているとす
る。

本例では、第２図に示すように、前記画像メモリ１の
被検出画素f₀、及びその周囲の画素f₁〜f₈で画素マトリ
クス５を形成し、全画素f₀，f₁〜f₈の画像データの和Ｓ
が２〜４であれば画素f₀はエッジであると判定する。

Fn＝0 or 1 …（４） Ｓ＝ΣFn（ｎ＝０〜８） …（５） if ２≦Ｓ≦４ then ＝f₀＝１ …（６） if Ｓ＜2 or 4＜ｓ then f₀＝０ …（７） そして、第３図に示すように、前記画像メモリ１に対
応する画像メモリ７を準備して、画素F0がエッジであれ
ば画素F0に対応する画素に「１」を記憶すると共に画素
F0がエッジでなければ「０」を記憶する。

本例では、上記条件式２≦ｓ≦４を用いてエッジ部分
を検出するがため、従来例（（１）〜（３）式及び第13
図）と異なって、例えば、黒画素で全周を取り囲まれた
白画素部分をエッジと判定してしまうことがなく、又、
例えばコの字形状に黒画素で囲まれた白画素部分をエッ
ジであると誤って検出するようなことがない。

なお、画像メモリ７は、走査順に順次前の画像を消去
することとして画像メモリ１を利用するようにしても良
い。

第４図はエッジ検出回路のブロック図、第５図は画像
メモリの説明図、第６図は画像データラッチ回路のラッ
チ状態の説明図である。又、第７図及び第８図はエッジ
検出用ROMの回路構成の説明図、第９図及び第10図は画
像メモリへの結果書き込み処理の説明図、第11図は検出
結果を記憶する画像メモリの説明図である。

第４図に示すように、エッジ検出回路はCPU9を有し、
該CPU9と接続されるバス11（データバス）には、プログ
ラム用ROM13と、画像メモリ15とが接続されている。

前記CPU9は全体を総括制御するものである。

前記プログラム用ROM13は、エッジ検出用のプログラ
ムを格納し、第５図で詳述するように前記CPU9と協働
し、所定のアルゴリズムでエッジ検出処理を行うもので
ある。

前記画像メモリ15は、第５図に示すように、１行が32
バイト（256ビット）で256行の画素で形成され、第１図
に示した２値画３を記憶するものである。

前記バス11には、アドレスデコーダ17と、該デコーダ
17と接続される３個の画像データラッチ用のラッチ回路
Ｌ_U,L_M,L_Lが接続されている。

第６図に示すように、ラッチ回路Ｌ_U,L_M,L_Lは、アド
レスデコーダ17からの指令信号に基いて、第５図に示し
た画像メモリ15の一部から、８ビット×３行の画像デー
タＲ_U,R_M,R_Lを読み出して、これをラッチする。アドレ
スデコーダ17から順次指令される読出し順は、アドレス
大なる方から小なる方への順である。即ち、第５図にお
いて、右から左へ１バイトごと、下から上へ１ビットづ
つ繰り上げられ順である。

前記ラッチ回路Ｌ_U,L_M,L_Lには、８個の加算回路C₀〜C
₇（C₂，C₄，C₅は図示せず）が接続され、加算回路C₆，C
₇と前記アドレスデコーダ17との間には２ビットの中間
データラッチ用のラッチ回路19が接続されている。

各加算回路Ci（ｉ＝０〜８）は、ハード回路で構成さ
れ、第６図に示したラッチデータについて、列和Siを２
ビットデータで求めるものである。

Si＝Ui＋Mi＋Li ……（８） ラッチ回路19は、加算回路C₆，C₇の加算結果S₆，S₇を
Ｓ′₆,S′₇として次のエッジ検出のために保持するもの
である。

前記ラッチ回路19と前記加算回路C₀〜C₃には、下位の
エッジ検出用ROM21が接続され、該ROM21は、前記アドレ
スデコーダ17及び前記バス11と接続されている。又、前
記加算回路C₂〜C₇には、上位のエッジ検出用ROM23が接
続され、該ROM23は、前記アドレスデコーダ17及び前記
バス11と接続されている。

エッジ検出用ROM21,23の回路構成を第７図及び第８図
に示した。

エッジ検出用ROM21,23は、12ビットデータで決定され
る多数のアドレスにそれぞれ所定の４ビットデータＤ′
₇〜Ｄ′₆を対応させて記憶させたものである。

４ビットデータＤ′₇〜D₂及びD₃〜Ｄ′₆を形成する各
ビットデータDiは、次式によって決定された「１」又は
「０」の値である。

Ｋ＝S(_i)+S(_i-₁)+S(_i-₂) …（９） if ２≦Ｋ≦４ then D_i＝１ …（10） if Ｋ＞2 or 4＜Ｋ then D_i＝０ …（11） 以上の通りに設定される８ビットデータＤ′₇〜D₂及
びD₃〜Ｄ′₆は、ラッチ回路L_Mがラッチした８ビットの
画像データの各画素がエッジであるか否かを示すデータ
となる。

エッジ検出用ROM21,23は、前記アドレスデコーダ17か
らのタイミング制御信号（Read）に基いて、各12ビット
データで生成されたアドレス部分の８ビットデータＤ′
₇〜Ｄ′₆を、第９図に示すように、画像メモリ15のラッ
チ回路L_Lがラッチした部分に相当する画素L₀〜L₇に前の
内容を更新して記憶する。

以上示したエッジ検出用ROM21,23の作用により、第５
図に示した画像メモリ15は、第10図に示したように、エ
ッジ検出データで更新され、エッジ形状を記憶するよう
になる。

エッジ検出回路の検出処理を第11図に示した。

図示の如く、ステップ1101でアドレスデコーダ17はラッ
チ回路L_U，L_M，L_Lにアドレスセットし、ステップ1102
で、ラッチ19をデータクリアする。

ステップ1103では、ラッチ回路L_U，L_M，L_Lが８ビット
データＲ_U,R_M,R_Uを読み出して、ステップ1104で、加算
回路C₀〜C₇で加算処理を行って列和S₀〜S₇を求め、ステ
ップ1105でラッチ回路19は前の列和S₇，S₆を保持する。

次いで、ステップ1106で、エッジ検出ROM21,23は、デ
ータS₀〜S₇,S′₆,S′₇よりアドレス生成し、ステップ11
07,1108で、該ROM21,23の内容を画像メモリに書き込ん
で、ステップ1109,1110で次の８ビット処理に移行す
る。

そして最後に、ステップ1111で作成終了を確認し、第
10図に示す結果を得てエッジ検出処理を終了する。

本例では、ハード処理部（ラッチ回路L_U，L_M，L_L,19
及び加算回路C₀〜C₇並びにエッジ検出用ROM21,23）を主
体として並列処理を行うことができるため、処理を極め
て高速に行うことができる。

しかも本例では、原理的にも第１図〜第３図に示した
方法を応用したものであるがため、エッジ検出精度が良
好である。

以上の実施例では、物体ないし形状を表わす画素を黒
画素「１」としそれ以外の画素を白画素「０」として示
したが、これとは逆に物体ないし形状を表わす画素を白
画素「０」としそれ以外の画素を黒画素「１」で表わす
ことができること勿論である。この場合、（４），
（５）式又は（10），（11）式で示した２≦Ｓ≦4,2≦
Ｋ≦４なる条件式は、５≦Ｓ≦7,5≦Ｋ≦７に代えられ
る。

なお、この発明は上記実施例に限定されるものではな
く、適宜の設計的変更を行うことにより、他の態様でも
実施し得るものである。

［発明の効果］ 以上のごとき実施例の説明より理解されるように、要
するに本発明は、２値画（３）を記憶する画像メモリ
（15）と、アドレスデコーダ（17）からの指令信号に基
づいて前記画像メモリ（15）から３行複列の画像データ
（RU,RM,RL）を読み出して記憶保持する第１のラッチ回
路（LU,LM,LL）と、この第１のラッチ回路（LU,LM,LL）
に記憶保持されたラッチデータの列和（Si）を同時に求
める複数列の加算回路（C0〜C7）と、この複数列の加算
回路（C0〜C7）の列端の隣接した２個の加算回路（C6,C
7）の加算結果を記憶保持する第２のラッチ回路（19）
と、上記第２のラッチ回路（19）に記憶保持された２個
の和列に複数列の加算回路（C0〜C7）のうちの下位側の
加算回路（C0〜C3）の列和を配列した態様でもって自己
の列の列和と両隣りの列の列和との総和（Ｋ）を求めて
エッジを検出する下位のエッジ検出用ROM（21）と、複
数列の加算回路（C0〜C7）のうちの上位側の加算回路
（C2〜C7）の自己の列和と両隣りの列和との総和（Ｋ）
を求めてエッジを検出する上位のエッジ検出用ROM（2
3）と、を備えてなるものである。

上記構成より明らかなように、本発明においては、３
×３の方形のマトリクスのコード和を求めて中央の画素
がエッジであるか否かを求める構成であるが、本発明に
おいては、画像メモリから３行複数列の画像データを読
み出し、各列に対応した複数の加算回路を設けると共に
下位と上位の複数のエッジ検出用ROMを設けて、複数ビ
ットの画素を並列処理する構成であるから、エッジ検出
をより高速に行うことができるものである。

【図面の簡単な説明】

第１図は原画を記憶した画像メモリの説明図、第２図は
画素マトリクスの説明図、第３図はエッジ検出処理の結
果を記憶する画像メモリの説明図である。 第４図〜第11図は特許請求の範囲第２項及び第３項に記
載の発明の実施例を示すものであり、第４図はエッジ検
出回路のブロック図、第５図は画像メモリの説明図、第
６図は画像データラッチ回路のラッチ状態の説明図、第
７図及び第８図はエッジ検出用ROMの回路構成の説明
図、第９図及び第10図は画像メモリへの結果書き込み処
理の説明図、第11図は検出結果を記憶する画像メモリの
説明図である。 第12図及び第13図は従来例を示し、第12図はエッジ検出
例の説明図、第13図はマスクパターンの説明図である。 1,15……画像メモリ f₀〜f₈……画素マトリクス L_U，L_M，L_L……ラッチ回路 C₀〜C₇……加算回路 21,23……エッジ検出用ROM

Claims (1)

【特許請求の範囲】
1. 【請求項１】２値画（３）を記憶する画像メモリ（15）
   と、アドレスデコーダ（17）からの指令信号に基づいて
   前記画像メモリ（15）から３行複列の画像データ（RU,R
   M,RL）を読み出して記憶保持する第１のラッチ回路（L
   U,LM,LL）と、この第１のラッチ回路（LU,LM,LL）に記
   憶保持されたラッチデータの列和（Si）を同時に求める
   複数列の加算回路（C0〜C7）と、この複数列の加算回路
   （C0〜C7）の列端の隣接した２個の加算回路（C6,C7）
   の加算結果を記憶保持する第２のラッチ回路（19）と、
   上記第２のラッチ回路（19）に記憶保持された２個の列
   和に複数列の加算回路（C0〜C7）のうちの下位側の加算
   回路（C0〜C3）の列和を配列した態様でもって自己の列
   の列和と両隣りの列の列和との総和（Ｋ）を求めてエッ
   ジを検出する下位のエッジ検出用ROM（21）と、複数列
   の加算回路（C0〜C7）のうちの上位側の加算回路（C2〜
   C7）の自己の列和と両隣りの列和との総和（Ｋ）を求め
   てエッジを検出する上位のエッジ検出用ROM（23）と、
   を備えてなることを特徴とする画像処理装置のエッジ検
   出回路。